EP2188810A2 - Point memoire de memoire statique et application a un capteur d'image - Google Patents

Point memoire de memoire statique et application a un capteur d'image

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Publication number
EP2188810A2
EP2188810A2 EP08804079A EP08804079A EP2188810A2 EP 2188810 A2 EP2188810 A2 EP 2188810A2 EP 08804079 A EP08804079 A EP 08804079A EP 08804079 A EP08804079 A EP 08804079A EP 2188810 A2 EP2188810 A2 EP 2188810A2
Authority
EP
European Patent Office
Prior art keywords
memory
line
transistor
node
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP08804079A
Other languages
German (de)
English (en)
Inventor
Caroline Papaix
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teledyne e2v Semiconductors SAS
Original Assignee
e2v Semiconductors SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by e2v Semiconductors SAS filed Critical e2v Semiconductors SAS
Publication of EP2188810A2 publication Critical patent/EP2188810A2/fr
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Definitions

  • the invention relates to matrix image sensors made in CMOS technology. They comprise a matrix of photosensitive pixels arranged in rows and columns. Each pixel comprises an active circuit with a photodiode and some transistors.
  • the photogenerated charges in the pixels are read line by line: a line conductor common to all the pixels of a line selects all the pixels of this line and authorizes the transmission on a column conductor of an electrical signal representing the photogenerated charges in the pixel.
  • the column driver is common to all the pixels of a column of the array but as the addressing is done line by line, a single pixel of the column is effectively connected to the column driver at a given point in the read process.
  • the signal transmitted on the column conductor is a voltage or an analog current whose amplitude is representative of the charges generated in a pixel.
  • the reading is usually double measurement: we read the charges present in the pixel after a load integration period, then we reset the pixel (for a new integration) and read again immediately the reset pixel before the new integration begins; the analog signal representative of the illumination of the pixel is the difference between the signals resulting from these two immediately consecutive readings.
  • the digital information corresponding to the P words must be read quickly before reading a new image line of the matrix modifies them. It is therefore necessary to perform a very fast reading of the P words before the arrival of P new words. Typically, all words in a line must be read within about 50 microseconds.
  • the selective addressing of words makes it possible to speed up reading in certain cases.
  • two memories of P words of M bits operating alternately can be used: one receives the digitized information from the columns of pixels while reading the contents of the other, and in the next line we reverse the roles of the two memories.
  • FIG. 1 schematically represents this architecture, with a matrix MT of sensors, a decoder LED for addressing the line-by-line matrix for reading, an array AD of differential amplifiers for reading at the foot of the columns of the matrix, a CAN bench of analog-digital converters (here as many converters as columns), and finally two RAM memories designated RAM1 and RAM2, addressable by a decoder column DEC to designate a particular word of the RAM (thus such or such column) of the pixel matrix).
  • the two memories operate alternately under the control of the line decoder, the alternation being made between one line and the next during the reading.
  • the RAMs can be constituted from SRAM (Static RAM) type conventional memory cells, the dynamic RAMs having the disadvantage of less conserving the information because it is stored in capacities that have currents. leakage tending to degrade the content of the information.
  • SRAM Static RAM
  • the conventional SRAM memory point capable of storing an information bit, is represented in FIG. 2. It is located between two complementary data lines DL and DLB (one transporting the bit to be recorded, the other carrying the binary complement of this bit). These lines are used for both writing and reading and are therefore both an analog-to-digital converter and outputs intended to transport the information read into the memory to a utilization circuit.
  • the memory point of FIG. 2 comprises a line WL for reading or writing the point; if this line receives a high potential level, it allows the selection of this memory point and this point can be written or read.
  • writing the data to be written and its complement are established on the bit lines DL and DLB and force the memory point into a state among two possible states.
  • read mode the state in which the memory point is located forces one level or another on the DL bit line and a complementary level on the DLB line.
  • the memory point essentially comprises, in its simplest configuration, two nodes representing complementary states stored in the memory point, two inverters mounted head to tail between these two nodes, and two access transistors for connecting one of the nodes to line DL and the other line DLB complementary; these transistors are controlled by the read or write control line WL.
  • a total of six transistors, each inverter can be constituted by two transistors mounted push-pull.
  • an M-bit counter counts clock pulses at from the beginning of a very linear voltage ramp and a comparator associated with each column compares the level of the ramp at the level of the analog signal to be converted; when the level of the ramp reaches the level of the signal to be converted, the comparator toggles and triggers the registration in the memory of a word of M bits constituted by the current content of the counter, this word therefore directly dependent on the level of the signal to be converted.
  • the entries in the memory are made under the control of the comparator associated with each column of pixels, and therefore they can be staggered in time according to the signal levels of the different pixels.
  • the memory point for storing an elementary bit further comprises two inverters mounted head to tail between two nodes, but the connection between the output of one of them and a node can be interrupted by a transistor in series that is temporarily stuck at the beginning of each write pulse.
  • the conflict induced by the inverted toppers is thus removed at the beginning of the writing.
  • the simplest is also to block this transistor for the duration of a write pulse and thus to control the transistor by the write pulse itself, pulse which, in the case of Figure 2, is used to make the access transistors placed between the nodes and the data lines conductive.
  • the memory point is characterized in that it comprises two inverters mounted head to tail between two nodes, an isolation transistor being inserted in series between the output of a first inverter and a first node, an access transistor adapted to be made conductive during a write phase being connected between this node and a data write line, the isolation transistor being controlled by an isolation signal at beginning of a writing phase.
  • the isolation transistor is blocked for the duration of the write phase, although this is not necessary. It is therefore preferably provided that the access transistor and the isolation transistor are controlled in phase opposition by the same write signal which turns on the access transistor while blocking the isolation transistor and vice versa.
  • the memory point may be constituted symmetrically between two complementary data write lines, as in Figure 2, with an access transistor between each data line and a respective node; in this case, a respective isolation transistor is required between the output of each inverter and a corresponding node.
  • the two data writing lines are then used both to carry data to be written in the memory point and to extract data read in the memory point.
  • an asymmetrical memory point having a data line for writing and another line of data for reading.
  • the isolation transistor is unique.
  • the access transistor is controlled by a write signal.
  • a read transistor is provided in the memory point, and another access transistor is provided, controlled by a read signal, for connecting the read transistor to the read data line; the conduction of the read transistor is controlled by the binary state of the second node.
  • the reading is done by observing the consumption of current drawn from the read line by the read transistor: stronger if the transistor is made conductive by a binary state of the second memory node, less strong if it is blocked by the complementary binary state of this node.
  • the RAM memory point according to the invention is particularly suitable for use in the context indicated above, namely in a CMOS image sensor comprising a matrix of photosensitive pixels arranged in N lines and P columns, an analog-digital converter.
  • a column conductor connected to a column conductor and capable of supplying a word of M bits representing the signal coming from a pixel of the column
  • a RAM memory (or preferably two memories operating alternately, one in writing and the other read) adapted to receive and store P words from the analog-to-digital conversion and corresponding to P pixels of a line, and able to return then these P words during a read command.
  • FIG. 1 already described represents the general architecture of an image sensor Matrix CMOS
  • FIG. 2 represents the structure of a memory point of the memory storing the digital words representing the pixels of a line of the sensor
  • FIG. 3 represents an exemplary embodiment of a memory point according to the invention
  • FIG. 4 represents a different, dissymmetrical embodiment of the memory point
  • FIG. 5 represents an alternative embodiment of FIG. 4;
  • FIG. 6 represents a reading circuit in the case of two memories operating alternately.
  • FIG. 3 represents a diagram of the memory point according to the invention, in a symmetrical constitution.
  • the point is one of the memory points of the memory located downstream of a bench of analog-digital converters; this memory can be constituted by two memories RAM1 and RAM2 as explained in relation with FIG.
  • the memory point comprises two nodes N and NB which are in complementary bit states, the state of the node N being, for example, the one that defines the state of the memory point.
  • the write consists in imposing on the node N the state of the line DL and on the node NB the state of the line DLB.
  • the reading consists of transferring on the line DL information relating to the state of the node N and to transfer on the line DLB additional information relating to the state of the node NB.
  • Two memory access control transistors are respectively interposed between the N node and the DL line (TS transistor) and between the NB node and the DLB line (TSB transistor). These transistors are made conductive by a read or write command line WL common to all the memory points of the memory (there is a specific line WL for each of the two memories if there are two memories RAM1 and RAM2 as in Figure 1). Outside of the reading or writing moments in the memory, the access control transistors remain blocked. For writing, two complementary voltages (high level and low level) are applied to the DL and DLB lines and the TS and TSB access control transistors transfer these voltages to the nodes N and NB respectively.
  • the lines are preferably preloaded at an intermediate potential between a high level and a low level; one of the nodes N and NB tends to raise the potential of the line to which it is connected; the other tends to lower the potential.
  • the potential change of the DL and DLB lines is detected to determine the state of the memory point.
  • a first inverter INV has an input connected to the node N and an output connected to the node NB via an isolation transistor TA.
  • a second inverter INVB has an input connected to the node NB and an output connected to the node N via an isolation transistor TAB.
  • These isolation transistors TA and TAB are made conductive and locked in phase opposition with the access control transistors TS and TSB.
  • the transistors TS and TSB are NMOS transistors and the isolation transistors TA and TAB are PMOS transistors, which makes it possible to carry out an anti-phase control using the same read control line WL and write to control the four transistors.
  • the voltage levels present on the DL and DLB lines are applied to the nodes N and NB respectively by turning on the transistors TS and TSB; the nodes N and NB are then isolated from the outputs of the inverters INV and INVB thanks to the transistors TA and TAB; the inverters can not therefore oppose a level change of the nodes N and NB in the case where the new information to be stored in memory would be the binary complement of the information currently inscribed.
  • the isolation transistors TA and TAB become conductive again and the inverters INV and INVB stably confirm the states of the nodes N and NB since the inverter INV can now apply on the node NB the complement of the state of the node N and the inverter INVB can apply on the node N the complement of the state of the node NB.
  • a command is again applied on the line WL to turn on the TS and TSB access control transistors.
  • the isolation transistors TA and TAB are blocked and the nodes N and NB are in communication only with the lines DL and DLB respectively.
  • the information is then stored in capacitive form in these nodes. If the DL and DLB lines have been preloaded to an intermediate voltage between the logic levels high and low that can be stored in the nodes N and NB, the communication of the nodes N and NB with the lines DL and DLB will drain a current in one way or the other depending on the state of the considered node.
  • the reading will be done at the bottom of the column by observing the direction of the difference of the currents flowing in the lines DL and DLB at the time of the command of reading by the line WL.
  • the reading with a precharging phase is a synchronous type reading, that is to say with a precise timing between two reading phases, while one may wish an asynchronous type reading consisting simply of send a read command and immediately collect the data contained at the designated memory address.
  • a DLW data line is provided for inputting the information to be written and another DLR data line is provided for exporting the read information. There are therefore no two lines of complementary data conveying the information and the complement of the information to be read or written.
  • the memory point further comprises two nodes N and NB having complementary bit states.
  • the node NB is connected directly to the output of an inverter INV whose input is constituted by the node N and it therefore always takes the complementary bit state of that of the node N. It is the node NB which will be used, as we will see, to read the information contained in the memory point.
  • the node N is connected to the output of an invertor INVB, via an isolation transistor TAB which plays the same role as the transistor TAB of FIG. 3 and which is blocked during the write command.
  • Two memory access control transistors are provided: the TSW transistor which is controlled by the command line WLW write to be conductive during writing, and the TSR transistor that is controlled by the WLR read command line to be driving during playback.
  • the transistor TSW is connected between the write data line DLW and the node N.
  • the transistor TSR is connected between the read data line DLR and a current measuring transistor TL which is also connected to a fixed potential.
  • the gate of the transistor TL is connected to the node B so that this transistor is blocked or made conductive according to the state of the node NB. If it is blocked, it does not draw power from the DLR line. If it is conductive, it can pull current from the DLR line when the read access transistor TSR is turned on as well. It can therefore be determined at the bottom of the line DLR what is the state of the memory point when applying a read command on the line WLR.
  • the transistor TSW is an NMOS transistor
  • the transistor TAB is a PMOS transistor
  • they can both be directly controlled by the write command line WLW so that one is blocked while the other is a driver and vice versa.
  • an inverter INVC (or a buffer amplifier) is inserted between the DLW write data line and the TSW access transistor in order to reinforce the data to be written, so that the information provided by the line is not attenuated by its passage through the transistor TSW.
  • This configuration is shown in FIG. 5.
  • the inverter could also be placed between the transistor TSW and the node N rather than between the line DLW and the transistor TSW.
  • FIG. 6 A simple way of reading the state of the memory point is shown in FIG. 6 in the case of a memory divided into two memories RAM1 and RAM2 operating alternately.
  • the read data line DLW1 of the first memory RAM1 and the read data line DLW2 of the second memory RAM2 are alternately fed by identical reference currents Iref 1 and Iref2 supplied by current sources SC1 and SC2.
  • a respective control transistor Q1 allows the passage of the current in line DLW1 only during the reading of the line DLW2 and conversely a transistor Q2 allows the passage of the current in the line DLW2 only during the reading of the line DLW1.
  • the ends of the lines DLW1 and DLW2 are connected to a current comparator COMP.
  • the two lines are preloaded to a sufficient voltage (in practice a voltage greater than the threshold voltage of the NMOS transistors of the circuit).
  • the transistor Q2 is turned on and the line DLW2 is traversed by a reference current Iref2.
  • the current comparator receives on one side a current which is the difference between the precharge current of the line DLW2 and the reference current Iref2 and on the other side the precharge current of the line DLW1.
  • the precharge currents are identical, the lines having the same construction and the same relatively high overall capacity. The difference of the currents is therefore Iref2 in a first stage of the reading.
  • the current drawn by the read transistor TL modifies the unbalance of the currents in the comparator.
  • the difference in currents becomes greater or less than Iref2 depending on the state read in the memory point.
  • the advantage of this arrangement is that the reading is not disturbed or slowed down by the stray capacitances of the data lines, one of the data lines (the one that is not read) serving to compensate the effect of the capabilities parasites of the other (the one that is read).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

L'invention concerne un point mémoire de mémoire de type SRAM (mémoire statique). Le point mémoire comprend classiquement deux inverseurs (INV, INVB) montés tête-bêche entre deux noeds (N et NB), et au moins un transistor d'accès (TS) apte à être rendu conducteur pendant une phase d'écriture et relié entre un premier noed (N) et une ligne de données à écrire (DL, DLW), caractérisé en ce qu'il comporte un transistor d'isolement (TAB) inséré en série entre la sortie d'un premier inverseur (INVB) et le premier noed (N), le transistor d'isolement (TAB) étant commandé par un signal d'isolement au début d'une phase d'écriture. On réduit la consommation de courant lorsqu'il faut inverser l'état du point mémoire. Application à un capteur d'image ayant de nombreux pixels en ligne.

Description

POINT MEMOIRE DE MEMOIRE STATIQUE ET APPLICATION A UN
CAPTEUR D'IMAGE
L'invention concerne les capteurs d'image matriciels réalisés en technologie CMOS. Ils comportent une matrice de pixels photosensibles agencés en lignes et colonnes. Chaque pixel comprend un circuit actif avec une photodiode et quelques transistors. La lecture des charges photogénérées dans les pixels se fait ligne par ligne : un conducteur de ligne commun à tous les pixels d'une ligne sélectionne tous les pixels de cette ligne et autorise la transmission sur un conducteur de colonne d'un signal électrique représentant les charges photogénérées dans le pixel. Le conducteur de colonne est commun à tous les pixels d'une colonne de la matrice mais comme l'adressage se fait ligne par ligne, un seul pixel de la colonne est relié effectivement au conducteur de colonne à un instant donné du processus de lecture.
Le signal transmis sur le conducteur de colonne est une tension ou un courant analogique dont l'amplitude est représentative des charges photo-générées dans un pixel. La lecture se fait en général par double mesure : on lit les charges présentes dans le pixel après une période d'intégration de charges, puis on réinitialise le pixel (en vue d'une nouvelle intégration) et on lit à nouveau immédiatement le pixel réinitialisé avant que la nouvelle intégration ne commence ; le signal analogique représentatif de l'éclairement du pixel est la différence entre les signaux résultant de ces deux lectures immédiatement consécutives.
Le signal analogique représentant cette différence est converti en un signal numérique sur M bits (par exemple M=10 bits) par un convertisseur analogique-numérique. La lecture d'une ligne de la matrice donne donc lieu à P mots de M bits s'il y a P colonnes dans la matrice. Il peut y avoir un convertisseur analogique-numérique au pied de chaque colonne, ce qui permet d'obtenir très rapidement ces P mots de M bits.
Les informations numériques correspondant aux P mots doivent être lues rapidement avant que la lecture d'une nouvelle ligne d'image de la matrice ne les modifie. Il faut donc effectuer une lecture très rapide des P mots avant l'arrivée de P nouveaux mots. Typiquement, tous les mots d'une ligne doivent être lus dans un délai d'environ 50 microsecondes.
Dans une architecture particulière, les P mots de M bits sont stockés dans une mémoire RAM adressable, de sorte qu'on peut lire ensuite à volonté et de manière asynchrone le contenu de cette mémoire sans être obligé de lire séquentiellement et de manière synchrone tous les mots de la mémoire. Ceci peut être important dans le cas où le nombre de colonnes est élevé (exemple : P = 1048 colonnes) et où on n'a pas forcément besoin de toutes les informations stockées. L'adressage sélectif des mots permet d'accélérer la lecture dans certains cas.
Pour accélérer encore la lecture ligne à ligne des informations issues de la matrice on peut utiliser deux mémoires de P mots de M bits fonctionnant en alternance : l'une reçoit les informations numérisées issues des colonnes de pixels pendant qu'on lit le contenu de l'autre, et à la ligne suivante on inverse les rôles des deux mémoires.
La figure 1 représente schématiquement cette architecture, avec une matrice MT de capteurs, un décodeur DEL pour l'adressage de la matrice ligne par ligne pour la lecture, un banc AD d'amplificateurs différentiels de lecture au pied des colonnes de la matrice, un banc CAN de convertisseurs analogique-numérique (ici autant de convertisseurs que de colonnes), et enfin deux mémoires RAM désignées par RAM1 et RAM2, adressables par un décodeur de colonne DEC pour désigner tel ou tel mot de la RAM (donc telle ou telle colonne de la matrice de pixels). Les deux mémoires fonctionnent en alternance sous la commande du décodeur de ligne, l'alternance se faisant entre une ligne et la suivante lors de la lecture.
Les mémoires RAM peuvent être constituées à partir de points mémoire classiques de type SRAM (RAM statique), les mémoires RAM dynamiques ayant l'inconvénient de moins bien conserver l'information du fait que celle-ci est stockée dans des capacités qui ont des courants de fuite tendant à dégrader le contenu de l'information.
Le point mémoire classique de type SRAM, apte à stocker un bit d'information, est représenté à la figure 2. Il est situé entre deux lignes de données complémentaires DL et DLB (l'une transportant le bit à enregistrer, l'autre transportant le complément binaire de ce bit). Ces lignes servent à l'écriture comme à la lecture et constituent donc à la fois des entrées issues d'un convertisseur analogique-numérique et des sorties destinées à transporter vers un circuit d'utilisation l'information lue dans la mémoire.
Le point mémoire de la figure 2 comprend une ligne WL de commande de lecture ou d'écriture du point ; si cette ligne reçoit un niveau de potentiel haut, elle autorise la sélection de ce point mémoire et ce point peut être écrit ou lu. En écriture, la donnée à écrire et son complément sont établies sur les lignes de bit DL et DLB et forcent le point mémoire dans un état parmi deux états possibles. En lecture, l'état dans lequel se trouve le point mémoire force un niveau ou un autre sur la ligne de bit DL et un niveau complémentaire sur la ligne DLB.
Le point mémoire comprend essentiellement, dans sa configuration la plus simple, deux noeuds représentant les états complémentaires stockés dans le point mémoire, deux inverseurs montés tête-bêche entre ces deux noeuds, et deux transistors d'accès pour relier l'un des nœuds à la ligne DL et l'autre à la ligne complémentaire DLB ; ces transistors sont commandés par la ligne WL de commande de lecture ou écriture. Au total six transistors, chaque inverseur pouvant être constitué par deux transistors montés en push-pull.
L'écriture de ce point mémoire consomme plus de courant lorsqu'il faut changer l'état du point que s'il faut simplement conserver l'état précédent du point. En effet, au moment de l'écriture d'un changement d'état, la ligne DL doit forcer son état logique sur l'un des nœuds de mémoire alors qu'un des inverseurs tend à forcer justement l'état contraire (l'ancien état) sur ce même nœud. Ce conflit engendre une consommation de courant jusqu'à ce que la ligne ait pris le dessus.
Or il peut se produire des circonstances dans lesquelles il faut justement inverser l'état d'un grand nombre de points mémoire parmi les PxM points, ce qui engendre une consommation instantanée très élevée.
Ce phénomène de pic de consommation est atténué dans certaines réalisations du fait de la constitution des convertisseurs analogique-numérique qui peuvent être des convertisseurs dit "à rampe" qui fonctionnent sur le principe suivant : un compteur de M bits compte des impulsions d'horloge à partir du début d'une rampe de tension très linéaire et un comparateur associé à chaque colonne compare le niveau de la rampe au niveau du signal analogique à convertir ; lorsque le niveau de la rampe atteint le niveau du signal à convertir, le comparateur bascule et déclenche l'inscription dans la mémoire d'un mot de M bits constitué par le contenu actuel du compteur, ce mot dépendant donc directement du niveau du signal à convertir. Les inscriptions dans la mémoire se font sous la commande du comparateur associé à chaque colonne de pixels, et par conséquent elles peuvent être échelonnées dans le temps en fonction des niveaux de signal des différents pixels.
Cependant, là encore, il y a des circonstances dans lesquelles tous les pixels étaient à un même niveau défini par un mot, et doivent passer tous à un même niveau défini par un autre mot dont les bits sont justement tous complémentaires des bits du mot précédent. C'est le cas quand on passe d'une ligne noire (pixels non éclairés) à une ligne blanche (pixels tous éclairés avec un même niveau) ou réciproquement. Ce problème de pic de courant d'écriture très élevé est certes moins fréquent lorsque le convertisseur est un convertisseur à rampe, mais le cas est possible et les circuits doivent donc être dimensionnés pour le prendre en compte même s'il est rare.
On propose ici de modifier la structure du point mémoire de la mémoire RAM dans laquelle est stocké temporairement le contenu numérisé des lignes de pixels successivement adressées, dans le but de réduire les pics de consommation de courant à l'écriture.
Selon l'invention, le point mémoire de stockage d'un bit élémentaire comprend encore deux inverseurs montés tête-bêche entre deux nœuds, mais la connexion entre la sortie de l'un d'eux et un nœud peut être interrompue par un transistor en série qui est bloqué temporairement au début de chaque impulsion d'écriture.
Le conflit induit par les inverseurs tête-bêche est ainsi supprimé au début de l'écriture. Le plus simple est d'ailleurs de bloquer ce transistor pendant toute la durée d'une impulsion d'écriture et donc de commander le transistor par l'impulsion d'écriture elle-même, impulsion qui, dans le cas de la figure 2, sert à rendre conducteurs les transistors d'accès placés entre les nœuds et les lignes de données.
Par conséquent, selon l'invention, le point mémoire est caractérisé en ce qu'il comprend deux inverseurs montés tête-bêche entre deux noeuds, un transistor d'isolement étant inséré en série entre la sortie d'un premier inverseur et un premier nœud, un transistor d'accès apte à être rendu conducteur pendant une phase d'écriture étant relié entre ce nœud et une ligne d'écriture de donnée, le transistor d'isolement étant commandé par un signal d'isolement au début d'une phase d'écriture. En pratique, il est plus simple de prévoir que le transistor d'isolement est bloqué pendant toute la durée de la phase d'écriture, bien que ce ne soit pas nécessaire. On prévoit donc de préférence que le transistor d'accès et le transistor d'isolement sont commandés en opposition de phase par un même signal d'écriture qui rend conducteur le transistor d'accès pendant qu'il bloque le transistor d'isolement et réciproquement.
Le point mémoire peut être constitué de manière symétrique entre deux lignes d'écriture de données complémentaires, comme à la figure 2, avec un transistor d'accès entre chaque ligne de donnée et un nœud respectif ; dans ce cas, il faut un transistor d'isolement respectif entre la sortie de chaque inverseur et un nœud correspondant. Les deux lignes d'écriture de données servent alors aussi bien à transporter une donnée à écrire dans le point mémoire qu'à extraire une donnée lue dans le point mémoire.
Mais dans une autre configuration, on propose un point mémoire dissymétrique ayant une ligne de donnée servant à l'écriture et une autre ligne de donnée servant à la lecture. Le transistor d'isolement est unique. Le transistor d'accès est commandé par un signal d'écriture. Un transistor de lecture est prévu dans le point mémoire, et un autre transistor d'accès est prévu, commandé par un signal de lecture, pour relier le transistor de lecture à la ligne de donnée de lecture ; la conduction du transistor de lecture est commandée par l'état binaire du deuxième nœud. Dans cette configuration, la lecture se fait en observant la consommation de courant tiré de la ligne de lecture par le transistor de lecture : plus forte si le transistor est rendu conducteur par un état binaire du deuxième nœud de mémoire, moins forte s'il est bloqué par l'état binaire complémentaire de ce nœud.
Dans ces différentes configurations, on peut prévoir qu'un petit inverseur supplémentaire est inséré entre la ligne d'écriture de données et le transistor d'accès correspondant, pour réduire la charge capacitive globale reliée à la ligne. Le point mémoire RAM selon l'invention est particulièrement adapté à l'utilisation dans le contexte indiqué plus haut, à savoir dans un capteur d'image CMOS comportant une matrice de pixels photosensibles arrangées en N lignes et P colonnes, un convertisseur analogique-numérique relié à un conducteur de colonne et apte à fournir un mot de M bits représentant le signal issu d'un pixel de la colonne, et une mémoire RAM (ou de préférence deux mémoires fonctionnant en alternance, l'une en écriture et l'autre en lecture) apte à recevoir et stocker P mots issus de la conversion analogique-numérique et correspondant à P pixels d'une ligne, et apte à restituer ensuite ces P mots lors d'une commande de lecture.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 déjà décrite représente l'architecture générale d'un capteur d'image CMOS matriciel ;
- la figure 2 représente la structure d'un point mémoire de la mémoire stockant les mots numériques représentant les pixels d'une ligne du capteur ; - la figure 3 représente un exemple de réalisation d'un point mémoire selon l'invention ;
- la figure 4 représente une réalisation différente, dissymétrique, du point mémoire ;
- la figure 5 représente une variante de réalisation de la figure 4 ; - la figure 6 représente un circuit de lecture dans le cas de deux mémoires fonctionnant en alternance.
La figure 3 représente un schéma du point mémoire selon l'invention, dans une constitution symétrique. Le point est un des points mémoire de la mémoire située en aval d'un banc de convertisseurs analogiques-numériques ; cette mémoire peut être constituée par deux mémoires RAM1 et RAM2 comme expliqué en relation avec la figure 1 .
Il y a une ligne de données DL et une ligne de données complémentaire DLB, servant toutes deux à la fois à l'écriture d'un bit dans le point mémoire et à la lecture d'un bit stocké dans le point mémoire. Pour l'écriture il faut appliquer des niveaux logiques complémentaires sur ces deux lignes. Pour la lecture, les lignes fournissent deux niveaux logiques complémentaires.
Le point mémoire comporte deux nœuds N et NB qui sont dans des états binaires complémentaires, l'état du nœud N étant, par exemple, celui qui définit l'état du point mémoire. L'écriture consiste à imposer sur le nœud N l'état de la ligne DL et sur le nœud NB l'état de la ligne DLB. La lecture consiste à transférer sur la ligne DL une information relative à l'état du nœud N et à transférer sur la ligne DLB une information complémentaire relative à l'état du nœud NB.
Deux transistors de commande d'accès au point mémoire, TS et TSB, sont interposés respectivement entre le nœud N et la ligne DL (transistor TS) et entre le nœud NB et la ligne DLB (transistor TSB). Ces transistors sont rendus conducteurs par une ligne de commande de lecture ou d'écriture WL commune à tous les points mémoire de la mémoire (il y a une ligne WL spécifique pour chacune des deux mémoires s'il y a deux mémoires RAM1 et RAM2 comme à la figure 1 ). En dehors des moments de lecture ou d'écriture dans la mémoire, les transistors de commande d'accès restent bloqués. Pour l'écriture, deux tensions complémentaires (niveau haut et niveau bas) sont appliquées aux lignes DL et DLB et les transistors de commande d'accès TS et TSB transfèrent ces tensions vers les nœuds N et NB respectivement.
Pour la lecture, les lignes sont de préférence préchargées à un potentiel intermédiaire entre un niveau haut et un niveau bas ; l'un des nœuds N et NB tend à faire monter le potentiel de la ligne à laquelle il est raccordé ; l'autre tend à faire descendre le potentiel. La modification de potentiel des lignes DL et DLB est détectée pour déterminer l'état du point mémoire. Un premier inverseur INV possède une entrée reliée au nœud N et une sortie reliée au nœud NB par l'intermédiaire d'un transistor d'isolement TA. Un deuxième inverseur INVB possède une entrée reliée au nœud NB et une sortie reliée au nœud N par l'intermédiaire d'un transistor d'isolement TAB. Ces transistors d'isolement TA et TAB sont rendus conducteurs et bloqués en opposition de phase avec les transistors de commande d'accès TS et TSB. Par exemple, les transistors TS et TSB sont des transistors NMOS et les transistors d'isolement TA et TAB sont des transistors PMOS, ce qui permet de faire une commande en opposition de phase en utilisant la même ligne WL de commande de lecture et d'écriture pour commander les quatre transistors.
Pour écrire une information dans ce point mémoire, les niveaux de tension présents sur les lignes DL et DLB sont appliqués sur les nœuds N et NB respectivement par la mise en conduction des transistors TS et TSB ; les nœuds N et NB sont alors isolés des sorties des inverseurs INV et INVB grâce aux transistors TA et TAB ; les inverseurs ne peuvent donc pas s'opposer à un changement de niveau des nœuds N et NB dans le cas où la nouvelle information à stocker en mémoire serait le complément binaire de l'information actuellement inscrite.
Dès que la commande d'écriture s'interrompt sur la ligne WL, les transistors d'isolement TA et TAB redeviennent conducteurs et les inverseurs INV et INVB confirment de manière stable les états des nœuds N et NB puisque l'inverseur INV peut maintenant appliquer sur le nœud NB le complément de l'état du nœud N et l'inverseur INVB peut appliquer sur le nœud N le complément de l'état du nœud NB.
Pour la lecture, une commande est à nouveau appliquée sur la ligne WL pour mettre en conduction les transistors de commande d'accès TS et TSB. Les transistors d'isolement TA et TAB se bloquent et les nœuds N et NB se trouvent en communication seulement avec les lignes DL et DLB respectivement. L'information est alors stockée sous forme capacitive dans ces nœuds. Si les lignes DL et DLB ont été préchargées à une tension intermédiaire entre les niveaux logiques haut et bas pouvant être stockés dans les nœuds N et NB, la mise en communication des nœuds N et NB avec les lignes DL et DLB va drainer un courant dans un sens ou dans l'autre selon l'état du nœud considéré. La lecture se fera en pied de colonne par observation du sens de la différence des courants circulant dans les lignes DL et DLB au moment de la commande de lecture par la ligne WL.
On peut cependant souhaiter éviter de faire une lecture avec une phase de précharge des lignes de données. En effet ces lignes de données sont fortement capacitives puisque de très nombreux points mémoire peuvent leur être raccordées, par exemple 1048 points mémoire sur chaque ligne de donnée. La précharge consomme donc un courant important.
D'autre part, la lecture avec une phase de précharge est une lecture de type synchrone, c'est-à-dire avec un cadencement précis entre deux phases de lecture, alors qu'on peut souhaiter une lecture de type asynchrone consistant simplement à envoyer un ordre de lecture et recueillir immédiatement la donnée contenue à l'adresse de point mémoire désignée.
Pour cela, on propose une variante de réalisation du point mémoire, dans laquelle la commande de lecture est distincte de la commande d'écriture. Il en résulte un schéma de point mémoire dissymétrique, représenté à la figure 4.
Dans le schéma de la figure 4, une ligne de donnée DLW est prévue pour apporter l'information à écrire et une autre ligne de donnée DLR est prévue pour exporter l'information lue. Il n'y a donc pas deux lignes de données complémentaires transportant l'information et le complément de l'information à lire ou à écrire.
D'autre part, il y a une ligne de commande d'écriture WLW et une ligne de commande de lecture WLR distincte de la ligne WLW. Ces deux lignes sont communes à tous les points de la mémoire (d'une seule des deux mémoires s'il y a deux mémoires RAM1 et RAM2 fonctionnant en alternance).
Le point mémoire comprend encore deux nœuds N et NB ayant des états binaires complémentaires. Le nœud NB est relié directement à la sortie d'un inverseur INV dont l'entrée est constituée par le nœud N et il prend donc systématiquement l'état binaire complémentaire de celui du nœud N. C'est le nœud NB qui sera utilisé, comme on va le voir, pour lire l'information contenue dans le point mémoire. Le nœud N est relié à la sortie d'un inverseur INVB, par l'intermédiaire d'un transistor d'isolement TAB qui joue le même rôle que le transistor TAB de la figure 3 et qui est bloqué pendant la commande d'écriture.
Deux transistors de commande d'accès au point mémoire sont prévus : le transistor TSW qui est commandé par la ligne de commande d'écriture WLW pour être conducteur pendant l'écriture, et le transistor TSR qui est commandé par la ligne de commande de lecture WLR pour être conducteur pendant la lecture. Le transistor TSW est relié entre la ligne de données d'écriture DLW et le nœud N. Le transistor TSR est relié entre la ligne de données de lecture DLR et un transistor de mesure de courant TL relié par ailleurs à un potentiel fixe. La grille du transistor TL est reliée au nœud B de sorte que ce transistor est bloqué ou rendu conducteur selon l'état du nœud NB. S'il est bloqué, il ne tire pas de courant de la ligne DLR. S'il est conducteur, il peut tirer un courant de la ligne DLR lorsque le transistor d'accès en lecture TSR est rendu conducteur lui aussi. On peut donc déterminer en pied de ligne DLR quel est l'état du point mémoire lors de l'application d'une commande de lecture sur la ligne WLR.
De même qu'à la figure 3, si le transistor TSW est un transistor NMOS, et si le transistor TAB est un transistor PMOS, ils peuvent tous deux être commandés directement par la ligne de commande d'écriture WLW pour que l'un soit bloqué pendant que l'autre est conducteur et réciproquement.
De préférence, on insère entre la ligne de données d'écriture DLW et le transistor d'accès TSW un inverseur INVC (ou un amplificateur tampon) destiné à renforcer la donnée à écrire, pour éviter que l'information apportée par la ligne ne soit atténuée par son passage à travers le transistor TSW. Cette configuration est représentée à la figure 5. L'inverseur pourrait aussi être placé entre le transistor TSW et le nœud N plutôt qu'entre la ligne DLW et le transistor TSW.
Une manière simple de lire l'état du point mémoire est représentée à la figure 6 dans le cas d'une mémoire divisée en deux mémoires RAM1 et RAM2 fonctionnant en alternance.
La ligne de donnée de lecture DLW1 de la première mémoire RAM1 et la ligne de donnée de lecture DLW2 de la deuxième mémoire RAM2 sont alimentées en alternance par des courants de référence Iref 1 et Iref2 identiques fournis par des sources de courant SC1 et SC2. Un transistor de contrôle respectif Q1 autorise le passage du courant dans la ligne DLW1 seulement pendant la lecture de la ligne DLW2 et réciproquement un transistor Q2 autorise le passage du courant dans la ligne DLW2 seulement pendant la lecture de la ligne DLW1. Les extrémités des lignes DLW1 et DLW2 sont reliées à un comparateur de courant COMP.
Avant une étape de lecture, les deux lignes sont préchargées à une tension suffisante (en pratique une tension supérieure à la tension de seuil des transistors NMOS du circuit).
Pour la lecture de la ligne DLW1 , le transistor Q2 est rendu conducteur et la ligne DLW2 est parcourue par un courant de référence Iref2.
Le comparateur de courant reçoit d'un côté un courant qui est la différence entre le courant de précharge de la ligne DLW2 et le courant de référence Iref2 et de l'autre côté le courant de précharge de la ligne DLW1. Les courants de précharge sont identiques, les lignes ayant la même construction et la même capacité globale relativement élevée. La différence des courants est donc Iref2 dans un premier stade de la lecture.
Puis, au moment où on applique une commande de lecture à la ligne WLR du point mémoire de la première mémoire, le courant tiré par le transistor de lecture TL (figure 4 ou figure 5) vient modifier le déséquilibre des courants dans le comparateur. La différence de courants devient supérieure ou inférieure à Iref2 selon l'état lu dans le point mémoire.
Cette variation est détectée et permet de recueillir l'information sur l'état du point mémoire. Pour la lecture de l'autre mémoire, on inverse les rôles des deux lignes.
L'avantage de cette disposition est que la lecture n'est pas perturbée ou ralentie par les capacités parasites des lignes de données, l'une des lignes de données (celle qui n'est pas lue) servant à compenser l'effet des capacités parasites de l'autre (celle qui est lue).

Claims

REVENDICATIONS
1. Point mémoire d'une mémoire statique SRAM, comprenant deux inverseurs (INV, INVB) montés tête-bêche entre deux nœuds (N et NB), et au moins un transistor d'accès (TS, TSW) apte à être rendu conducteur pendant une phase d'écriture et relié entre un premier nœud (N) et une ligne de données à écrire (DL, DLW), caractérisé en ce qu'il comporte un transistor d'isolement (TAB) inséré en série entre la sortie d'un premier inverseur (INVB) et le premier nœud (N), le transistor d'isolement (TAB) étant commandé par un signal d'isolement au début d'une phase d'écriture.
2. Point mémoire selon la revendication 1 , caractérisé en ce que le transistor d'accès (TS, TSW) et le transistor d'isolement (TAB) sont commandés en opposition de phase par un même ligne de commande d'écriture (WL, WLM) qui rend conducteur le transistor d'accès pendant qu'elle bloque le transistor d'isolement et réciproquement.
3. Point mémoire selon l'une des revendications 1 et 2, caractérisé en ce qu'il comporte une deuxième ligne de données à écrire (DLB) transportant une information binaire complémentaire de celle de la première ligne de données, avec un transistor d'accès (TS, TSB) entre chaque ligne de donnée et un nœud respectif , un transistor d'isolement respectif (TAB, TA) étant prévu entre la sortie de chaque inverseur et un nœud correspondant.
4. Point mémoire selon l'une des revendications 1 et 2, caractérisé en ce qu'il comporte une ligne de données à lire (DLR) distincte de la ligne de données à écrire (DLW), un transistor de lecture (TL) étant prévu dans le point mémoire, commandé par le deuxième nœud (NB), et un transistor d'accès étant prévu, commandé par une ligne de commande de lecture (WLR), pour relier le transistor de lecture à la ligne de données à lire (DLR).
5. Point mémoire selon la revendication 4, caractérisé en ce qu'un inverseur supplémentaire (INVC) est inséré entre la ligne d'écriture de données et le transistor d'accès correspondant.
6. Capteur d'image CMOS comportant une matrice de pixels photosensibles arrangées en N lignes et P colonnes, un convertisseur analogique-numérique relié à un conducteur de colonne et apte à fournir un mot de M bits représentant le signal issu d'un pixel de la colonne, et au moins une mémoire M*P points mémoire, apte à recevoir et stocker P mots issus de la conversion analogique-numérique et correspondant à P pixels d'une ligne, et pour restituer ensuite ces P mots lors d'une commande de lecture, caractérisé en ce que chaque point mémoire est constitué selon l'une des revendications 1 à 5.
7. Capteur d'image selon la revendication 6, caractérisé en ce qu'il comporte deux mémoires de M*P points mémoire fonctionnant en alternance, l'une en écriture et l'autre en lecture.
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