EP1597767A2 - Integrierte halbleiterschaltung mit einem transistor mit seitlich versetzten source- und drain-elektroden - Google Patents

Integrierte halbleiterschaltung mit einem transistor mit seitlich versetzten source- und drain-elektroden

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Publication number
EP1597767A2
EP1597767A2 EP04715877A EP04715877A EP1597767A2 EP 1597767 A2 EP1597767 A2 EP 1597767A2 EP 04715877 A EP04715877 A EP 04715877A EP 04715877 A EP04715877 A EP 04715877A EP 1597767 A2 EP1597767 A2 EP 1597767A2
Authority
EP
European Patent Office
Prior art keywords
source
drain electrode
transistor
semiconductor circuit
conductor track
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04715877A
Other languages
English (en)
French (fr)
Inventor
Jörg Vollrath
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1597767A2 publication Critical patent/EP1597767A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors

Definitions

  • the invention relates to a semiconductor integrated circuit with a transistor and with a conductor track.
  • CMOS circuits complementary metal oxide semiconductor
  • MOS technology which form inversion channels from electrons or holes below a conductor track.
  • two source / drain electrodes are formed opposite one another on both sides of a conductor track as implantation areas in a semiconductor substrate.
  • the conductor track serves as a gate electrode in the region of the transistor and controls the formation or prevention of an inversion channel through its electrical potential.
  • the inversion channel runs in the semiconductor substrate just below the semiconductor surface, specifically below a gate oxide layer between the mutually facing sides of both source / drain electrodes of the transistor.
  • the width of the channel extends over the width of both source / drain regions along the direction of the course of the conductor track.
  • both the channel length and the channel width each correspond to the optical resolution limit F that can be achieved with the lithographic exposure device used in each case.
  • the transistor described above can be used in particular as a memory transistor in non-volatile semiconductor memories.
  • it has a charge-storing between the conductor track and the semiconductor substrate Layer which spatially binds electrical charges which are interspersed in this layer when an inversion channel is formed and can thereby store digital information.
  • the task of miniaturizing electrical circuits also arises with logic circuits.
  • the number of inversion channels that can be formed in a semiconductor substrate is to be increased by a factor of up to two while the substrate base area remains the same.
  • the transistor (10) has a first (1) and a second source / drain electrode (2), which are arranged in a semiconductor substrate (20), and a gate electrode (7),
  • the conductor track (11) is at least electrically insulated from the semiconductor substrate (20) by a gate dielectric (14) and forms the gate electrode (7) in the region of the transistor (10),
  • the conductor track (11) in the region of the transistor (10) runs along a first direction (x),
  • the second source / drain electrode (2) in the first direction (x) is arranged offset to the first source / drain electrode (1) and -
  • the transistor (10) between the gate electrode (7) and the semiconductor substrate (20) has a charge-storing layer (13) in which electrical charges (Ql, Q2) are locally bound.
  • a semiconductor circuit which has a transistor, preferably in a MOS design, with two source / drain electrodes offset with respect to one another in the direction of the course of the conductor track, the conductor track forming its gate electrode in the region of the transistor.
  • Conventional semiconductor transistors have two source / drain electrodes, both of which adjoin the same or largely identical conductor track section, so that the inversion channel extends between them essentially over the entire width of the two source / drain electrodes.
  • the inversion channel therefore has a width which corresponds to the optical resolution limit.
  • the first and the second source / drain electrodes are offset from one another in the direction of the conductor path, so that the inversion channel no longer occupies the entire width of the two source / drain electrodes measured in the direction of the conductor path, but only adjoins next to one another Corner regions of the first and the second source / drain electrode extends.
  • the shortest possible connection between the two electrodes is, for example, the connecting line between a right corner area of the first electrode that faces the second electrode and a left corner area of the second electrode the first electrode is facing; an inversion channel becomes the edge regions of the source / drain adjacent to these corner regions No longer reach electrodes along the entire length of these edge areas, but essentially only short-circuit the facing corner areas. Since such an inversion channel takes up a much smaller substrate base area between the electrodes offset with respect to one another according to the invention, the potential for area savings on the semiconductor substrate increases.
  • the inversion channel is formed essentially along the connecting line of the two adjacent corner regions of the source / drain electrodes.
  • the other two corner areas, which adjoin the surface of the conductor track, can be used for the formation of further inversion channels to other electrodes. Since the rectangular or square base area of a source / drain electrode has four corners, the density of transistors can be increased by a factor of up to two.
  • the transistor has a charge-storing layer between the gate electrode and the semiconductor substrate, in which electrical charges are locally bound.
  • a transistor is suitable as a memory transistor for non-volatile semiconductor memories; by scattering high-energy charge carriers from an inversion channel, locally bound charge states are generated in the charge-storing layer above the first and / or to the second source / drain electrode.
  • This storage mechanism is used in irror bit technology. The storage density that can be generated in this way can be doubled with the aid of the present invention, since charges are only stored in the charge-storing layer at corner areas instead of at edge areas of the source / drain electrodes.
  • the second source / drain electrode is arranged offset from the first source / drain electrode by a distance which corresponds to the width of the first source / drain electrode along the first direction.
  • the first and the second source / drain electrode thus adjoin two different, successive sections of the conductor track; the second source / drain electrode begins on the first side of the interconnect where the first source / drain electrode ends on the second side of the interconnect.
  • This offset allows multiple source / drain electrodes to be lined up alternately on both sides of the conductor track.
  • There is a distance between different inversion channels under the conductor path in the direction of the conductor path which corresponds approximately to the optical resolution limit.
  • the first and second source / drain electrodes have a rectangular base area in the semiconductor substrate and that the transistor forms an inversion channel in the switched-on state, which is only between a single corner region of the first source / drain electrode, that of the second Source / drain electrode is facing, and a single corner region of the second source / drain electrode, which faces the first source / drain electrode, runs.
  • two corner regions of the second source / drain electrode, which adjoin the conductor path in the direction and in the opposite direction of the conductor path can each be used to form an inversion channel.
  • the transistor forms an inversion channel that is narrower than half the width of the first or second source / drain electrode measured in the direction of the course of the conductor track.
  • the transistor electrical charges in the charge storage layer only at the corner region of the first source / drain electrode, which faces the second source / drain electrode, and / or at the corner region of the second source / drain electrode, which faces the first source / drain electrode, stores.
  • the storage of electrical charges exclusively at corner regions of source / drain electrodes is achieved in that an electrical insulation layer between the semiconductor substrate and the charge-storing layer has a layer thickness which is so large that the electrical insulation layer only at corner regions of the source / drain -Electrodes can be tunneled through by electrical charges of an inversion channel.
  • first and the second source / drain electrodes can be electrically biased against one another either positively or negatively.
  • An inversion channel can then flow in both directions between the electrodes and, if the source-drain voltage is sufficiently high, can store digital information at the corner region of the first or second electrode.
  • a third source / drain electrode is provided, which is arranged on the same side of the conductor track as the first source / drain electrode and which is arranged offset in the first direction to the second source / drain electrode.
  • an inversion channel can be formed between a corner region of the second source / drain electrode, which faces the third source / drain electrode, and a corner region of the third source / drain electrode, which faces the second source / drain electrode.
  • the first and third source / drain electrodes are on the opposite side of the second source / drain electrode Arranged side of the conductor track and offset relative to the second source / drain electrode in mutually opposite directions, ie in the direction and in the opposite direction of the conductor track in the region of the second source / drain electrode.
  • an inversion channel extending to the second source / drain electrode and thus a separate transistor can be formed between each of the first and third source / drain electrodes.
  • the inversion channels of both transistors each reach different corner regions of the second source / drain electrode that are adjacent to the conductor track.
  • the first and the third source / drain electrode preferably have a distance from one another which corresponds to the width of the second source / drain electrode in the direction of the course of the conductor track, ie along the first direction.
  • a fourth source / drain electrode is preferably provided, which is arranged on the same side of the conductor track as the second source / drain electrode and is arranged offset in the first direction to the third source / drain electrode.
  • a further inversion channel can be formed between a corner region of the third source / drain electrode, which faces the fourth source / drain electrode, and a corner region of the fourth source / drain electrode, which faces the third source / drain electrode , In this way, as in the aforementioned embodiment, both corner regions of the third source / drain electrode adjacent to the conductor track can be used for the formation of one transistor each.
  • further source / drain electrodes can be lined up alternately on both sides of the conductor track, which results in a particularly dense arrangement of transistors, in particular memory transistors.
  • the charge-storing layer is a nitride layer which is surrounded on both sides by electrical insulation layers.
  • one oxide layer each can be provided on and below the nitride layer, the lower oxide layer simultaneously serving as a gate dielectric.
  • a further development of the invention provides that the semiconductor circuit adjacent to the second source / drain electrode has a further conductor track running parallel to the conductor track and a fifth source / drain electrode, the fifth source / drain electrode on that of the second source / drain -Electrode opposite side of the further conductor track is arranged and is arranged offset in the first direction to the second source / drain electrode.
  • the semiconductor circuit adjacent to the second source / drain electrode has a further conductor track running parallel to the conductor track and a fifth source / drain electrode
  • the fifth source / drain electrode on that of the second source / drain -Electrode opposite side of the further conductor track is arranged and is arranged offset in the first direction to the second source / drain electrode.
  • those corner regions of the second source / drain electrode that face away from the first conductor track and are adjacent to a further, second conductor track are also used to form transistors.
  • additional conductor tracks and transistors formed on them dense two-dimensional logic or memory circuits can be implemented.
  • a sixth source / drain electrode is provided, which faces a corner region of the second source / drain electrode.
  • the third, the fifth and the sixth source / drain electrode up to four inversion channels can be formed, each of which is connected to different corner regions of the second source / drain. Reach the electrode. While in conventional semiconductor circuits a maximum of two inversion channels can reach one and the same source / drain electrode, according to the invention up to 50% of the substrate surface previously required is saved.
  • the semiconductor circuit is preferably a non-volatile memory circuit in which digital information can be stored at each corner region of the second source / drain electrode.
  • each of the inversion channels reaching the second source / drain electrode can additionally store further digital information at a corner region of a source / drain electrode adjacent to the second source / drain electrode.
  • the semiconductor circuit can be a logic subcircuit in which the first, the second and the fifth source / drain electrode and the two conductor tracks form two logic transistors connected in series. Even more complex logic circuits can be implemented with the help of a two-dimensional network of transistors formed on conductor tracks.
  • FIG. 1 shows a cross-sectional view of a semiconductor circuit according to the invention with a transistor
  • FIG. 2 shows a top view of the semiconductor circuit from FIG. 1, FIGS. 3 and 4 different alternatives for electrical contacting of the semiconductor circuit from FIG. 1,
  • FIGS. 5 and 6 further embodiments of the present invention with a plurality of source / drain electrodes
  • Figures 7 and 8 are schematic plan views of a conventional and a semiconductor circuit according to the invention.
  • FIGS. 9 and 10 are circuit diagrams of special logic circuits, each of which can be implemented by a conventional or an inventive semiconductor circuit.
  • FIG. 1 shows a transistor 10 with a first 1 and a second source / drain electrode 2, which are formed in a semiconductor substrate 20. Between the two electrodes 1, 2 there is a conductor track 11 above the semiconductor substrate 20 which forms the gate electrode 7 in the region of the transistor 10.
  • a lower oxide layer 14, which also forms the gate dielectric of the transistor, a charge-storing layer 13 and an upper oxide layer 15 are arranged between the conductor track 11 and the semiconductor substrate 20.
  • the charge-storing layer 13 spatially binds charges Ql, Q2 which are scattered through the gate oxide layer 14 into the charge-storing layer, as a result of which digital information can be stored as locally bound amounts of charges Ql, Q2.
  • the first and second source / drain electrodes 1, 2 are, as shown in FIG. 2 in plan view, offset from one another in the direction of the course of the conductor track 11, ie the first direction x.
  • the base area G of the first electrode 1 has a ⁇ width d.
  • the second electrode 2 would also be arranged along the conductor track section d of the conductor track 11 in the transistor.
  • the second electrode 2 is offset in the direction x relative to the first, and preferably exactly by the distance d.
  • the transistor channel Kl is not completely formed between the mutually facing edge regions of the electrodes 1, 2, but only between a corner region la of the first electrode and a corner region 2a of the second electrode 2.
  • the channel Kl formed between these mutually facing corner regions la, 2a thus narrower than a conventional transistor channel and takes up less substrate area.
  • FIG. 3 shows a possible connection of a transistor according to the invention in nMOS construction (metal oxide semiconductor), in which the inversion channel K1 consisting of electrons flows from the first source / drain electrode 1 to the second source / drain electrode 2, which flows with a positive one electrical potential + V is biased with respect to the first electrode 1, which is, for example, at ground 0.
  • the electrons of the inversion channel Kl are accelerated in the direction of the arrow shown and reach the charge-storing layer by scattering through the gate oxide layer, where they are spatially bound and form the amount of charge Q2.
  • the amount of charge Q2 is located in the charge-storing layer adjacent to the corner region 2a of the second source / drain electrode 2.
  • the first source / drain electrode 1 relative to the second 2 with a positive potential + V is biased so that the Elek t Ronen toward the first E- Electrode 1 accelerated and scattered into the charge-storing layer in the area of the corner region la of the first electrode 1 as the amount of charge Ql.
  • a charge can thus be stored at a corner region 1a, 2a of the first or second source / drain electrode 1, 2. Only two corner areas la, 2a are involved in the inversion channel.
  • further inversion channels K2, K3 can be formed on the conductor track 11.
  • the electrodes are alternately arranged offset on both sides of the conductor track 11.
  • an inversion channel K2 is formed between a corner region 2b of the second electrode, which faces the third source / drain electrode 3, and the corner region 3a thereof.
  • a further inversion channel K3 runs analogously between corner regions 3b, 4a of the third and fourth source / drain electrodes 3, 4.
  • Further source / drain electrodes can be arranged on the conductor track 11, with a further transistor channel per source / drain electrode is trainable.
  • this source / drain electrode which face away from the conductor track 11 in order to form further transistors.
  • 6 shows, in addition to the conductor 11, a further conductor 16, between which the second source / drain electrode 2 is located.
  • two further inversion channels K5, K6 proceeding from the second source / drain electrode can be formed, which between a corner region 2 ⁇ of the second electrode 2 and a corner region 5a of the fifth source / drain electrode 5 and between a corner region 2d of the second electrode and a corner region 6a of the sixth source / drain electrode. They can be used to store two further digital pieces of information by means of charge quantities Q5, Q6 scattered in a corresponding charge-storing layer under the further line 16 at the corner regions 2c, 2d.
  • All of the transistors of the semiconductor circuit according to the invention shown or indicated in the figures can also be formed without a charge-storing layer, for example only with a gate dielectric 14 between the gate electrode 7 and the semiconductor substrate 20, in which case they are logic transistors or transistors can be used for any other circuits. In this case, the indicated amounts of charge Q1 to Q6 are omitted.
  • FIG. 7 shows a schematic top view of a conventional semiconductor circuit, which can be a logic subcircuit, for example.
  • Three conductor tracks G 1, G 2, G 3 are shown, which serve as gate electrodes.
  • Source / drain regions 1, 2, 5, 7 are shown between the conductor tracks and are arranged in two rows between the conductor tracks G1, G2, G3.
  • Q denotes circular amounts of charge which are arranged in the charge storage layer along the entire edges of the source / drain regions. Accordingly, an inversion channel takes up the entire width of a source / drain region along the course of, for example, the conductor track G2.
  • Di ⁇ shown in Figure 7 terscnies represents a subcircuit of a NAND grid, in which three transistors are connected in series in the direction of the vertical arrow. A current through this series connection of three transistors can only flow if a gate voltage is applied in each of the transistors, as shown for example for the middle transistor with the gate electrode G2 by means of the horizontal arrow.
  • FIG. 8 shows a semiconductor circuit according to the invention, with which the subcircuit from FIG. 7 can be implemented with source / drain electrodes offset from one another in the direction of conductor tracks. Also shown are three conductor tracks G1, G2, G3 and several source / drain electrodes 1, 2, 3, 4, 5, 6, 7, of which, for example, the first, second, fifth and seventh source / drain electrodes are three in Series connected transistors can be connected, as shown by the diagonal arrow.
  • the first and the second source / drain electrodes 1, 2 together with the conductor track G1 form a first transistor T and the second and fifth source / drain electrodes 2, 5 together with the second conductor track G2 form a second transistor T ' ,
  • the circuit functions in the same way as in FIG.
  • FIG. 8 shows possible start and end points of further inversion channels, which are indicated by circles on the corner regions of the source / drain electrodes. As the comparison with FIG. 7 shows, these start and end areas of the inversion channels are packed much more densely.
  • FIGS. 7 and 8 represent subcircuits of a NAND grid.
  • FIGS. 9 and 10 show the complete circuit diagram of such a circuit.
  • Three n-channel transistors N and further p-channel transistors P connected to common gate electrodes G1, G2 and G3 are shown, the subcircuit S corresponding to that of the three transistors in FIGS. 7, 8.
  • the three n-channel transistors N are connected in series and connected to a signal output A. If even one of these three transistors is not conductive, the corresponding p-channel transistor, which is connected to the same gate line, is transparent and applies the potential of the signal output A to the operating voltage Vdd. When all three n-channel transistors are conductive, signal output A is grounded.
  • the signal output A is first connected to the operating voltage via a p-channel transistor P and only then, when the transistor P is switched off, possible gate voltages to the gate lines G1, G2 and G3 can be applied to earth the signal output A afterwards.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn (11), wobei der Transistor eine erste (1) und eine zweite Source/Drain-Elektrode (2) und eine Gate-Elektrode aufweist, wobei die Leiterbahn (11) zumindest durch ein Gate-Dielektrikum gegen ein Halbleitersubstrat elektrisch isoliert ist und im Bereich des Transistors die Gate-Elektrode bildet und wobei die Leiterbahn (11) im Bereich des Transistors entlang einer ersten Richtung (x) verläuft. Erfindungsgemäß ist vorgesehen, daß die zweite Source/Drain-Elektrode (2) in die erste Richtung (x) versetzt zur ersten Source/Drain-Elektrode (1) angeordnet ist. Der so gebildete Transistor besitzt einen Inversionskanal (K1), der sich lediglich zwischen zwei aneinander zugewandten Eckbereichen (1a, 2a) der ersten und der zweiten Source/Drain-Elektrode erstreckt, d. h. wesentlich schmaler ist als bei einem herkömmlichen Transistor. Damit sind dichter gepackte Halbleiterschaltungen herstellbar.

Description

Beschreibung
Integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn
Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn.
Halbleiterschaltungen sind beispielsweise als CMOS- Schaltungen (complementary metall oxide semiconductor) realisiert und besitzen in MOS-Technologie hergestellte Transistoren, die unterhalb einer Leiterbahn Inversionskanäle aus E- lektronen oder Löchern ausbilden. Dabei sind zwei Sour- ce/Drain-Elektroden gegenüberliegend auf beiden Seiten einer Leiterbahn als Implantationsgebiete in einem Halbleitersubstrat ausgebildet . Die Leiterbahn dient im Bereich des Transistors als Gate-Elektrode und steuert durch ihr elektrisches Potential die Ausbildung oder Verhinderung eines Inversionskanals. Der Inversionskanal verläuft im Halbleitersubstrat dicht unter der Halbleiteroberfläche, und zwar unterhalb einer Gateoxidschicht zwischen den einander zugewandten Seiten beider Source/Drain-Elektroden des Transistors. Die Breite des Kanals erstreckt sich dabei über die Breite beider Sour- ce/Drain-Gebiete entlang des Richtung des Verlaufs der Leiterbahn. Üblicherweise entsprechen sowohl die Kanallänge als auch die Kanalbreite jeweils der optischen Auflösungsgrenze F, die mit der jeweils verwendeten lithographischen Belichtungseinrichtung erzielbar ist.
Der oben beschriebene Transistor kann insbesondere als Speichertransistor in nichtflüchtigen Halbleiterspeichern eingesetzt werden. In diesem Fall besitzt er zwischen der Leiterbahn und dem Halbleitersubstrat eine ladungsspeichernde Schicht, welche elektrische Ladungen, die bei Ausbildung eines Inversionskanals in diese Schicht eingestreut werden, räumlich bindet und dadurch digitale Informationen speichern kann. In solchen SpeieherSchaltungen besteht ein Bedarf an Techniken, die die Speicherdichte, d. h. die Anzahl speicherbarer Informationen pro Substratfläche, verkleinern. Die Aufgabe einer Miniaturisierung elektrischer Schaltungen stellt sich ebenso bei Logikschaltungen.
Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterschaltung bereitzustellen, die ohne Verkleinerung der optischen Auflösungsgrenze eine größere Anzahl elektrischer Bauelemente pro Substratgrundfläche aufweist. Insbesondere soll die Anzahl von Inversionskanälen, die in einem Halbleitersubstrat ausbildbar sind, bei gleichbleibender Substratgrundfläche um einen Faktor von bis zu Zwei erhöht werden.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine integrierte Halbleiterschaltung gemäß Anspruch 1 mit einem Transistor (10) und mit einer Leiterbahn (11) ,
- wobei der Transistor (10) eine erste (1) und eine zweite Source/Drain-Elektrode (2), die in einem Halbleitersubstrat (20) angeordnet sind, und eine Gate-Elektrode (7) aufweist,
- wobei die Leiterbahn (11) zumindest durch ein Gate- Dielektrikum (14) gegen das Halbleitersubstrat (20) elektrisch isoliert ist und im Bereich des Transistors (10) die Gate-Elektrode (7) bildet,
- wobei die Leiterbahn (11) im Bereich des Transistors (10) entlang einer ersten Richtung (x) verläuft,
- wobei die zweite Source/Drain-Elektrode (2) in die erste Richtung (x) versetzt zur ersten Source/Drain-Elektrode (1) angeordnet ist und - wobei der Transistor (10) zwischen der Gate-Elektrode (7) und dem Halbleitersubstrat (20) eine ladungsspeichernde Schicht (13) aufweist, in der elektrische Ladungen (Ql, Q2) lokal gebunden werden.
Erfindungsgemäß wird eine Halbleiterschaltung vorgeschlagen, die einen Transistor, vorzugsweise in MOS-Bauweise, mit zwei in Richtung des Verlaufs der Leiterbahn gegeneinander versetzten Source/Drain-Elektroden aufweist, wobei die Leiterbahn im Bereich des Transistors dessen Gate-Elektrode bildet. Herkömmliche Halbleitertransistoren besitzen zwei Source/Drain-Elektroden, die beide an denselben oder weitgehend identischen Leiterbahnabschnitt angrenzen, so daß sich der Inversionskanal im wesentlichen über die gesamte Breite der beiden Source/Drain-Elektroden zwischen ihnen erstreckt. Somit besitzt der Inversionskanal eine Weite, die der optischen Auflösungsgrenze entspricht .
Erfindungsgemäß hingegen sind die erste und die zweite Source/Drain-Elektrode gegeneinander in Richtung des Leiterbahnverlaufs versetzt, so daß der Inversionskanal nicht mehr über die gesamte in Richtung des Leiterbahnverlaufs gemessene Breite beider Source/Drain-Elektroden einnimmt, sondern sich nur noch zwischen einander nächstbenachbarten Eckbereichen der ersten und der zweiten Source/Drain-Elektrode erstreckt. Durch den seitlichen Versatz der zweiten Source/Drain- Elektrode gegenüber der ersten ist die kürzestmögliche Verbindung zwischen beiden Elektroden beispielsweise die Verbindungslinie zwischen einem rechten Eckbereich der ersten E- lektrode, der der zweiten Elektrode zugewandt ist, und einem linken Eckbereich der zweiten Elektrode, der der ersteb E- lektrode zugewandt ist; ein Inversionskanal wird die an diese Eckbereichen angrenzenden Kantenbereiche der Source/Drain- Elektroden nicht mehr auf der gesamten Länge dieser Kantenbereiche erreichen, sondern im wesentlichen nur die einander zugewandten Eckbereiche kurzschließen. Da ein solcher Inversionskanal zwischen den erfindungsgemäß zueinander versetzten Elektroden eine viel kleinere Substratgrundfläche einnimmt, erhöht sich das Potential für eine Flächeneinsparung auf dem Halbleitersubstrat .
Der Inversionskanal wird im wesentlichen entlang der Verbindungslinie beider einander nächstbenachbarter Eckbereich der Source/Drain-Elektroden ausgebildet. Die beiden anderen Eckbereiche, die an die Leiterbahngrundfläche angrenzen, können für die Ausbildung weiterer Inversionskanäle zu anderen E- lektroden verwendet werden. Da die rechteckige oder quadratische Grundflche einer Source/Drain-Elektroden vier Ecken besitzt, kann die Dichte von Transistoren um einen Faktor von bis zu Zwei erhöht werden.
Erfindungsgemäß weist der Transistor zwischen der Gate- Elektrode und dem Halbleitersubstrat eine ladungsspeichernde Schicht auf, in der elektrische Ladungen lokal gebunden werden. Ein solcher Transistor ist als Speichertransistor für nichtflüchtige Halbleiterspeicher geeignet; durch Einstreuung hochenergetischer Ladungsträger aus einem Inversionskanal werden oberhalb der ersten und/oder zur zweiten Source/Drain- Elektrode lokal gebundene Ladungszustände in der ladungsspei- chernden Schicht erzeugt. Dieser Speicherungsmechanismus wird bei der irror bit-Technologie ausgenutzt. Die damit erzeugbare Speicherdichte kann mithilfe der vorliegenden Erfindung verdoppelt werden, da Ladungen nur noch an Eckbereichen statt an Kantenbereichen der Source/Drain-Elektroden in der la- dungsspeichernden Schicht gespeichert werden. Vorzugsweise ist vorgesehen, daß die zweite Source/Drain- Elektrode um eine Strecke, die der Breite der ersten Source/Drain-Elektrode entlang der ersten Richtung entspricht, zur ersten Source/Drain-Elektrode versetzt angeordnet ist. Die erste und die zweite Source/Drain-Elektrode grenzen somit an zwei verschiedene, aufeinander folgende Abschnitte der Leiterbahn an; die zweite Source/Drain-Elektrode beginnt auf der ersten Seite der Leiterbahn dort, wo auf der zweiten Seite der Leiterbahn die erste Source/Drain-Elektrode endet . Durch diesen Versatz können mehrere Source/Drain-Elektroden abwechselnd auf beiden Seiten der Leiterbahn aufgereiht werden. Zwischen verschiedenen Inversionskanälen unter der Leiterbahn besteht in Richtung des Leiterbahnverlaufs ein Abstand, der ungefähr der optischen Auflösungsgrenze entspricht .
Vorzugsweise ist vorgesehen, daß die erste und die zweite Source/Drain-Elektrode eine rechteckige Grundfläche in dem Halbleitersubstrat besitzen und daß der Transistor im eingeschalteten Zustand einen Inversionskanal ausbildet, der nur zwischen einem einzigen Eckbereich der ersten Source/Drain- Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, und einem einzigen Eckbereich der zweite Source/Drain- Elektrode, der der ersten Source/Drain-Elektrode zugewandt ist, verläuft. Somit können zwei Eckbereiche der zweiten Source/Drain-Elektrode, die in Richtung und in Gegenrichtung des Leiterbahnverlaufs an die Leiterbahn angrenzen, zur Ausbildung je eines Inversionskanals benutzt werden. Der Transistor bildet insbesondere einen Inversionskanal aus, der schmaler ist als die Hälfte der in Richtung des Verlaufs der Leiterbahn gemessenen Breite der ersten oder der zweiten Source/Drain-Elektrode . Dementsprechend ist vorgesehen, daß der Transistor elektrische Ladungen in der ladungsspeichernden Schicht ausschließlich am Eckbereich der ersten Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, und/oder am Eckbereich der zweiten Source/Drain-Elektrode, der der ersten Source/Drain-Elektrode zugewandt ist, speichert. Die Speicherung elektrischer Ladungen ausschließlich an Eckbereichen von Source/Drain-Elektroden wird dadurch erreicht, daß eine e- lektrische Isolationsschicht zwischen dem Halbleitersubstrat und der ladungsspeichernden Schicht eine Schichtdicke besitzt, die so groß ist, daß die elektrische Isolationsschicht nur an Eckbereichen der Source/Drain-Elektroden durch elektrische Ladungen eines Inversionskanals durchtunnelbar ist.
Eine Weiterbildung sieht vor, daß die erste und die zweite Source/Drain-Elektrode wahlweise positiv oder negativ gegeneinander elektrisch vorspannbar sind. Zwischen den Elektroden kann ein Inversionskanal dann in beide Richtungen fließen und bei ausreichend hoher Source-Drain-Spannung am Eckbereich der ersten oder zweiten Elektrode je eine digitale Information speichern.
Vorzugsweise ist vorgesehen, daß eine dritte Source/Drain- Elektrode vorgesehen ist, die auf derselben Seite der Leiterbahn wie die erste Source/Drain-Elektrode angeordnet ist und die in die erste Richtung versetzt zur zweiten Source/Drain- Elektrode angeordnet ist. Dadurch ist zwischen einem Eckbereich der zweiten Source/Drain-Elektrode, der der dritten Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der dritten Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, ein Inversionskanal ausbildbar. Die erste und die dritte Source/Drain-Elektrode sind auf der der zweiten Source/Drain-Elektrode gegenüberliegenden Seite der Leiterbahn angeordnet und relativ zur zweiten Source/Drain-Elektrode in zueinander entgegengesetzte Richtungen versetzt angeordnet, d. h. in Richtung und in Gegenrichtung des Leiterbahnverlaufs im Bereich der zweiten Source/Drain- Elektrode. Somit ist zwischen je einer der ersten und dritten Source/Drain-Elektrode ein zur zweiten Source/Drain-Elektrode reichender Inversionskanal und somit ein eigener Transistor ausbildbar. Die Inversionskanäle beider Transistoren reichen jeweils an verschiedene der Leiterbahn benachbarte Eckbereiche der zweiten Source/Drain-Elektrode heran. Die erste und die dritte Source/Drain-Elektrode besitzen vorzugsweise einen Abstand voneinander, der der Breite der zweiten Source/Drain- Elektrode in Richtung des Verlaufs der Leiterbahn, d. h. entlang der ersten Richtung entspricht .
Vorzugsweise ist eine vierte Source/Drain-Elektrode vorgesehen, die auf derselben Seite der Leiterbahn wie die zweite Source/Drain-Elektrode angeordnet ist und in die erste Richtung versetzt zur dritten Source/Drain-Elektrode angeordnet ist . Dadurch ist zwischen einem Eckbereich der dritten Source/Drain-Elektrode, der der vierten Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der vierten Source/Drain- Elektrode, der der dritten Source/Drain-Elektrode zugewandt ist, ein weiterer Inversionskanal ausbildbar. Auf diese Weise können analog wie in der vorgenannten Ausführungsform beide der Leiterbahn benachbarten Eckbereiche der dritten Source/Drain-Elektrode für die Ausbildung je eines Transistors genutzt werden. Analog können weitere Source/Drain-Elektroden entlang der Leiterbahn abwechselnd auf beiden Seiten von ihr aufgereiht werden, wodurch eine besonders dichte Anordnung von Transistoren, insbesondere Speichertransistoren entsteht. Vorzugsweise ist vorgesehen, daß die ladungsspeichernde Schicht eine Nitridschicht ist, die beidseitig von elektrischen Isolationsschichten umgeben ist. Insbesondere kann auf und unter der Nitridschicht je eine Oxidschicht vorgesehen sein, wobei die untere Oxidschicht gleichzeitig als Gate- Dielektrikum dient .
Eine Weiterbildung der Erfindung sieht vor, daß die Halbleiterschaltung benachbart zur zweiten Source/Drain-Elektrode eine parallel zur Leiterbahn verlaufende weitere Leiterbahn und eine fünfte Source/Drain-Elektrode aufweist, wobei die fünfte Source/Drain-Elektrode auf der der zweiten Source/Drain-Elektrode gegenüberliegenden Seite der weiteren Leiterbahn angeordnet ist und in die erste Richtung versetzt zur zweiten Source/Drain-Elektrode angeordnet ist. Dadurch ist zwischen einem Eckbereich der zweiten Source/Drain-Elektrode, der der fünften Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der fünften Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, noch ein weiterer Inversionskanal ausbildbar. Somit werden auch solche Eckbereiche der zweiten Source/Drain-Elektrode, die der ersten Leiterbahn abgewandt und einer weiteren, zweiten Leiterbahn benachbart sind, zur Ausbildung von Transistoren genutzt. Mit Hilfe zusätzlicher Leiterbahnen und an ihnen ausgebildeter Transistoren lassen sich dichte zweidimensionale Logik- oder Speicherschaltungen realisieren.
Vorzugsweise ist vorgesehen, daß eine sechste Source/Drain- Elektrode vorgesehen ist, der ein Eckbereich der zweiten Source/Drain-Elektrode zugewandt ist. Mit Hilfe der ersten, der dritten, der fünften und der sechsten Source/Drain- Elektrode sind bis zu vier Inversionskanäle ausbildbar, die an jeweils verschiedene Eckbereiche der zweiten Source/Drain- Elektrode heranreichen. Während bei herkömmlichen Halbleiterschaltungen maximal zwei Inversionskanäle an ein und die selbe Source/Drain-Elektrode heranreichen können, werden erfindungsgemäß bis zu 50% der bislang benötigten Substratoberfläche eingespart.
Die Halbleiterschaltung ist vorzugsweise eine nichtflüchtige Speicherschaltung, bei der an jedem Eckbereich der zweiten Source/Drain-Elektrode je eine digitale Informationn speicherbar ist. Bei Verwendung der mirror bit-Technologie ist zusätzlich durch jeden der an die zweite Source/Drain- Elektrode heranreichenden Inversionskanäle je eine weitere digitale Information an einem Eckbereich einer der zweiten Source/Drain-Elektrode benachbarten Source/Drain-Elektrode speicherbar.
Alternativ kann die Halbleiterschaltung eine logische Teil- schaltung sein, bei der die erste, die zweite und die fünfte Source/Drain-Elektrode und die beiden Leiterbahnen zwei in Reihe geschaltete Logik-Transistoren bilden. Auch kompliziertere Logik-Schaltungen lassen sich mit Hilfe eines zweidimen- sionalen Netzwerks aus an Leiterbahnen ausgebildeten Transistoren realisieren.
Die Erfindung wird nachstehend mit Bezug auf die Figuren 1 bis 10 beschrieben. Es zeigen:
Figur 1 eine Querschnittsansicht einer erfindungsgemäßen Halbleiterschaltung mit einem Transistor,
Figur 2 eine Draufsicht auf die Halbleiterschaltung aus Figur 1, Figuren 3 und 4 verschiedene Alternativen einer elektrischen Kontaktierung der Halbleiterschaltung aus Figur 1,
Figuren 5 und 6 weitere Ausführungsarten der vorliegenden Erfindung mit mehreren Source/Drain-Elektroden,
Figuren 7 und 8 schematische Draufsichten auf eine herkömmliche und eine erfindungsgemäße Halbleiterschaltung und
Figuren 9 und 10 Schaltbilder spezieller Logikschaltungen, die jeweils durch eine herkömmliche oder eine erfindungsgemäße Halbleiterschaltung realisierbar sind.
Figur 1 zeigt einen Transistor 10 mit einer ersten 1 und einer zweiten Source/Drain-Elektrode 2, die in einem Halbleitersubstrat 20 ausgebildet sind. Zwischen beiden Elektroden 1, 2 befindet sich oberhalb des Halbleitersubstrats 20 eine Leiterbahn 11, die im Bereich des Transistors 10 die Gate- Elektrode 7 bildet. Zwischen der Leiterbahn 11 und dem Halbleitersubstrat 20 sind eine untere Oxidschicht 14, die zugleich das Gate-Dielektrikum des Transistors bildet, eine ladungsspeichernde Schicht 13 und eine obere Oxidschicht 15 angeordnet. Die ladungsspeichernde Schicht 13 bindet räumlich Ladungen Ql, Q2 , die durch die Gate-Oxidschicht 14 hindurch in die ladungsspeichernde Schicht eingestreut werden, wodurch digitale Informationen als lokal gebundene Ladungsmengen Ql, Q2 speicherbar sind.
Die erste und die zweite Source/Drain-Elektrode 1, 2 sind, wie in Figur 2 in der Draufsicht dargestellt, zueinander in Richtung des Verlaufs der Leiterbahn 11, d. h. der ersten Richtung x versetzt. In Richtung x besitzt die Grundfläche G der ersten Elektrode 1 eine πreite d. Bei einem herkömmlichen Transistor wäre die zweite Elektrode 2 ebenfalls entlang des Leiterbahnabschnitts d der Leiterbahn 11 angeordnet . Erfindungsgemäß hingegen ist die zweite Elektrode 2 gegenüber der ersten in Richtung x versetzt, und zwar vorzugsweise genau um die Strecke d. Infolgedessen ist der Transistorkanal Kl nicht vollständig zwischen den einander zugewandten Kantenbereichen der Elektroden 1, 2 ausgebildet, sondern lediglich zwischen einem Eckbereich la der ersten Elektrode und einem Eckbereich 2a der zweiten Elektrode 2. Der zwischen diesen einander zugewandten Eckbereichen la, 2a ausgebildete Kanal Kl ist somit schmaler als ein herkömmlicher Transistorkanal und beansprucht weniger Substratgrundfläche.
Figur 3 zeigt eine mögliche Beschaltung eines erfindungsgemäßen Transistors in nMOS-Bauweise (metall oxide semiconductor) , bei dem der aus Elektronen bestehende Inversionskanal Kl von der ersten Source/Drain-Elektrode 1 zur zweiten Source/Drain-Elektrode 2 fließt, welche mit einem positiven e- lektrischen Potential +V gegenüber der ersten Elektrode 1, die beispielsweise auf Masse 0 liegt, vorgespannt ist. Infolgedessen werden die Elektronen des Inversionskanals Kl in Richtung des abgebildeten Pfeils beschleunigt und gelangen durch Streuung durch die Gate-Oxidschicht hindurch in die ladungsspeichernde Schicht, wo sie räumlich gebunden werden und die Ladungsmenge Q2 bilden. Die Ladungsmenge Q2 befindet sich, wie in Figur 3 dargestellt, in der ladungsspeichernden Schicht benachbart zum Eckbereich 2a der zweiten Source/Drain-Elektrode 2.
Bei der in Figur 4 dargestellten Beschaltung des nMOS- Transistors aus Figur 3 ist die erste Source/Drain-Elektrode 1 gegenüber der zweiten 2 mit einem positiven Potential +V vorgespannt, so daß die Elektronen in Richtung der ersten E- lektrode 1 beschleunigt und durch Streuung in die ladungsspeichernde Schicht im Bereich des Eckbereichs la der ersten Elektrode 1 als Ladungsmenge Ql gespeichert werden. Je nach Stromrichtung des Transistorkanals läßt sich also an einem Eckbereich la, 2a der ersten oder zweiten Source/Drain- Elektrode 1, 2 je eine Ladung speichern. Am Inversionskanal sind nur zwei Eckbereiche la, 2a beteiligt.
Mit einer dritten 3 und einer vierten Source/Drain-Elektrode 4 können wie in Figur 5 dargestellt, weitere Inversionskanäle K2, K3 an der Leiterbahn 11 ausgebildet werden. Die Elektroden werden abwechselnd auf beiden Seiten der Leiterbahn 11 versetzt zueinander angeordnet. Gemäß Figur 5 wird ein Inversionskanal K2 zwischen einem Eckbereich 2b der zweiten Elektrode, der der dritten Source/Drain-Elektrode 3 zugewandt ist, und deren Eckbereich 3a ausgebildet. Analog verläuft ein weiterer Inversionskanal K3 zwischen Eckbereichen 3b, 4a der dritten und der vierten Source/Drain-Elektrode 3, 4. Es lassen sich weitere Source/Drain-Elektroden an der Leiterbahn 11 anordnen, wobei pro Source/Drain-Elektrode ein weiterer Transistorkanal ausbildbar ist.
Es können auch weitere Eckbereiche dieser Source/Drain- Elektrode genutzt werden, welche von der Leiterbahn 11 abgewandt sind, um weitere Transistoren auszubilden. So zeigt Figur 6 außer der Leiterbahn 11 eine weitere Leiterbahn 16, zwischen denen sich die zweite Source/Drain-Elektrode 2 befindet. Die weitere Leiterbahn 16 ist in gleicher Weise wie die Leiterbahn 11 ausgebildet und grenzt an die zweite 2, die vierte 4 sowie an eine fünfte 5 und eine sechste Source/Drain-Elektrode 6 an, wobei diese vier Source/Drain- Elektroden ebenfalls versetzt zueinander und in abwechselnder Folge links und rechts von d<=r weiteren Leiterbahn 16 ange- ordnet sind. Dadurch können zwei weitere von der zweiten Source/Drain-Elektrode ausgehende Inversionskanäle K5, K6 ausgebildet werden, die zwischen einem Eckbereich 2σ der zweiten Elektrode 2 und einem Eckbereich 5a der fünften Source/Drain-Elektrode 5 sowie zwischen einem Eckbereich 2d der zweiten Elektrode und einem Eckbereich 6a der sechsten Source/Drain-Elektrode verlaufen. Mit ihnen lassen sich zwei weitere digitale Informationen durch an den Eckbereichen 2c, 2d in eine entsprechende ladungsspeichernde Schicht unter der weiteren Leitung 16 eingestreute Ladungsmengen Q5, Q6 speichern. Sämtliche in den Figuren dargestellten oder angedeuteten Transistoren der erfindungsgemäßen Halbleiterschaltung lassen sich auch ohne eine ladungsspeichernde Schicht, beispielsweise nur mit einem Gate-Dielektrikum 14 zwischen der Gate-Elektrode 7 und dem Halbleitersubstrat 20 ausbilden, in welchem Falle sie als Logik-Transistoren oder als Transistoren für beliebige andere Schaltungen einsetzbar sind. In diesem Falle entfallen die angedeuteten Ladungsmengen Ql bis Q6.
Figur 7 zeigt eine schematische Draufsicht auf eine herkömmliche Halbleiterschaltung, die beispielsweise eine logische Teilschaltung sein kann. Dargestellt sind drei Leiterbahnen Gl, G2 , G3 , die als Gate-Elektroden dienen. Zwischen den Leiterbahnen sind Source/Drain-Gebiete 1, 2, 5, 7 dargestellt, die in zwei Reihen zwischen den Leiterbahnen Gl, G2, G3 angeordnet sind. Bei der herkömmlichen Halbleiterschaltung aus Figur 7 sind diese Source/Drain-Elektroden nicht zueinander versetzt. Mit Q sind kreisförmig angedeutete Ladungsmengen bezeichnet, die in der ladungsspeichernden Schicht entlang der gesamten Kanten der Source/Drain-Gebiete angeordnet sind, Dementsprechend nimmt ein Inversionskanal die gesamte Breite eines Source/Drain-Gebiets entlang des Verlaufs beispielsweise der Leiterbahn G2 ein. DiΩ in Figur 7 abgebildete Halblei- terschaltung stellt eine Teilschaltung eines NAND-Gitters dar, bei der in Richtung des senkrecht verlaufenden Pfeils drei Transistoren hintereinandergeschaltet sind. Ein Strom durch diese Reihenschaltung dreier Transistoren kann nur dann fließen, wenn in jedem der Transistoren eine Gate-Spannung angelegt wird, wie beispielsweise für den mittleren Transistor mit der Gate-Elektrode G2 anhand des horizontalen Pfeiles dargestellt .
Figur 8 zeigt eine erfindungsgemäße Halbleiterschaltung, mit der sich die Teilschaltung aus Figur 7 mit zueinander in Richtung von Leiterbahnen versetzten Source/Drain-Elektroden verwirklichen läßt. Dargestellt sind ebenfalls drei Leiterbahnen Gl, G2, G3 sowie mehrere Source/Drain-Elektroden 1, 2, 3, 4, 5, 6, 7, von denen beispielsweise die erste, zweite, fünfte und siebte Source/Drain-Elektrode zu drei in Reihe geschalteten Transistoren geschaltet sein können, wie durch den diagonal verlaufenden Pfeil dargestellt. Insbesondere bilden die erste und die zweite Source/Drain-Elektrode 1, 2 zusammen mit der Leiterbahn Gl einen ersten Transistor T und die zweite und die fünfte Source/Drain-Elektrode 2, 5 bilden zusammen mit der zweiten Leiterbahn G2 einen zweiten Transistor T' . Die Schaltung .funktioniert in gleicher Weise wie in Figur 7, läßt sich jedoch wesentlich dichter gemeinsam mit weiteren Schaltelementen anordnen. Insbesondere zeigt Figur 8 mögliche Anfangs- und Endpunkte von weiteren Inversionskanälen, die durch Kreise an den Eckbereichen der Source/Drain-Elektroden angedeutet sind. Wie der Vergleich mit Figur 7 zeigt, sind diese Anfangs- und Endbereiche der Inversionskanäle wesentlich dichter gepackt.
Die in den Figuren 7 und 8 dargestellten Schaltungen stellen Teilschaltungen eines NAND-Gi ters dar. Die Figuren 9 und 10 zeigen das vollständige Schaltbild einer solchen Schaltung. Dargestellt sind jeweils drei an gemeinsame Gate-Elektroden Gl, G2 und G3 angeschlossene n-Kanal-Transistoren N und weitere p-Kanal-Transistoren P, wobei die Teilschaltung S derjenigen aus den jeweils drei Transistoren in den Figuren 7, 8 entspricht. Die drei n-Kanal-Transistoren N sind in Reihe geschaltet und an einen Signalausgang A angeschlossen. Wenn auch nur einer dieser drei Transistoren nicht leitend ist, ist der entsprechende p-Kanal-Transistor, der an dieselbe Gate-Leitung angeschlossen ist, durchlässig und legt das Potential des Signalausgangs A auf die Betriebsspannung Vdd. Wenn alle drei n-Kanal-Transistoren leitend sind, wird der Signal- ausgang A geerdet. Das gleiche Schaltverhalten besitzt die in Figur 10 dargestellte Schaltung, bei der der Signalausgang A zunächst über einen p-Kanal-Transistor P mit der Betriebsspannung verbunden wird und erst anschließend, bei abgeschaltetem Transistor P, eventuelle Gate-Spannungen an die Gate- Leitungen Gl, G2 und G3 angelegt werden, um ggf. den Signalausgang A nachträglich zu erden.
Mit der vorliegenden Erfindung kann jede beliebige andere logische Teilschaltung hergestellt werden. Der Vorteil dicht gepackter Inversionskanäle läßt sich insbesondere bei Speicherschaltungen ausnutzen, bei denen Informationen in einer ladungsspeichernden Schicht des Transistors oder in einer anderen Struktur gespeichert werden. Bezugszeichenliste
1, 2, 3, 4, 5, 6 Source/Drain-Elektroden la, lb, 2a, ... , 6a Eckbereiche
7 Gate-Elektrode
10 Transistor
11 Leiterbahn
13 ladungsspeichernde Schicht
14 untere Oxidschicht
15 obere Oxidschicht
16 weitere Leiterbahn 20 Halbleitersubstrat A Signalausgang
Gl, G2, G3 Gate-Leitungen (Leiterbahnen)
Kl, ... , K6 Inversionskanäle
N n-Kanal-Transistoren
P p-Kanal-Transistoren
Ql , Q2 , ... , Q6 Ladungsmengen
T, T' Transistoren
S Teilschaltung
Vdd Betriebsspannung

Claims

Patentansprüche
1. Integrierte Halbleiterschaltung mit einem Transistor (10) und mit einer Leiterbahn (11) ,
- wobei der Transistor (10) eine erste (1) und eine zweite Source/Drain-Elektrode (2), die in einem Halbleitersubstrat (20) angeordnet sind, und eine Gate-Elektrode (7) aufweist,
- wobei die Leiterbahn (11) zumindest durch ein Gate- Dielektrikum (14) gegen das Halbleitersubstrat (20) elektrisch isoliert ist und im Bereich des Transistors (10) die Gate-Elektrode (7) bildet,
- wobei die Leiterbahn (11) im Bereich des Transistors (10) entlang einer ersten Richtung (x) verläuft,
- wobei die zweite Source/Drain-Elektrode (2) in die erste Richtung (x) versetzt zur ersten Source/Drain-Elektrode (1) angeordnet ist und
- wobei der Transistor (10) zwischen der Gate-Elektrode (7) und dem Halbleitersubstrat (20) eine ladungsspeichernde Schicht (13) aufweist, in der elektrische Ladungen (Ql, Q2) lokal gebunden werden.
2. Halbleiterschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Source/Drain-Elektrode (2) um eine Strecke (d) , die der Breite der ersten Source/Drain-Elektrode (1) entlang der ersten Richtung (x) entspricht, zur ersten Source/Drain- Elektrode (1) versetzt angeordnet ist.
3. Halbleiterschaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die erste (1) und die zweite Source/Drain-Elektrode (2) eine rechteckige Grundfläche (G) in dem Halbleitersubstrat (20) besitzen und daß der Transistor (10) einen Inversionskanal (Kl) ausbildet, der nur zwischen einem Eckbereich (la) der ersten Source/Drain-Elektrode (1) , der der zweiten Source/Drain-Elektrode (2) zugewandt ist, und einen Eckbereich (2a) der zweiten Source/Drain-Elektrode (2) , der der ersten Source/Drain-Elektrode (1) zugewandt ist, verläuft.
4. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß der Transistor (10) elektrische Ladungen (Ql; Q2) in der ladungsspeichernden Schicht (13) ausschließlich an dem Eckbereich (la) der ersten Source/Drain-Elektrode (1) , der der zweiten Source/Drain-Elektrode (2) zugewandt ist, und/oder an dem Eckbereich (2a) der zweiten Source/Drain-Elektrode (2) , der der ersten Source/Drain-Elektrode (1) zugewandt ist, speichert .
5. Halbleiterschaltung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die erste (1) und die zweite Source/Drain-Elektrode (2) wahlweise positiv oder negativ gegeneinander elektrisch vorspannbar sind.
6. Halbleiterschaltung nach einem der Ansprüche 3 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß eine dritte Source/Drain-Elektrode (3) vorgesehen ist, die auf derselben Seite der Leiterbahn (11) wie die erste Source/Drain-Elektrode (1) angeordnet ist und die in die erste Richtung (x) versetzt zur zweiten Source/Drain-Elektrode (2) angeordnet ist.
7. Halbleiterschaltung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß eine vierte Source/Drain-Elektrode (4) vorgesehen ist, die auf derselben Seite der Leiterbahn (11) wie die zweite Source/Drain-Elektrode (2) angeordnet ist und in die erste Richtung (x) versetzt zur dritten Source/Drain-Elektrode (3) angeordnet ist .
8. Halbleiterschaltung nach einem der Ansprüche 4 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die ladungsspeichernde Schicht (13) eine Nitridschicht ist, die beidseitig von elektrischen Isolationsschichten (14, 15) umgeben ist .
9. Halbleiterschaltung nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterschaltung benachbart zur zweiten Source/Drain- Elektrode (2) eine parallel zur Leiterbahn (11) verlaufende weitere Leiterbahn (16) und eine fünfte Source/Drain- Elektrode (5) aufweist, wobei die fünfte Source/Drain- Elektrode (5) auf der der zweiten Source/Drain-Elektrode (2) gegenüberliegenden Seite der weiteren Leiterbahn (16) angeordnet ist und in die erste Richtung (x) versetzt zur zweiten Source/Drain-Elektrode (2) angeordnet ist.
10. Halbleiterschaltung nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß eine sechste Source/Drain-Elektrode (6) vorgesehen ist, dem ein Eckbereich (2d) der zweiten Source/Drain-Elektrode (2) zugewandt ist, so daß mit Hilfe der ersten (1) , der dritten (3) , der fünften (5) und der sechsten Source/Drain-Elektrode (6) bis zu vier Inversionskanäle (Kl, K2 , K5 , Kβ) ausbildbar sind, die an jeweils verschiedene Eckbereiche (2a, 2b, 2c, 2d) der zweiten Source/Drain-Elektrode (2) heranreichen.
11. Halbleiterschaltung nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterschaltung eine nichtflüchtige Speicherschaltung ist, bei der an jedem Eckbereich (2a, 2b, 2c, 2d) der zweiten Source/Drain-Elektrode (2) je eine digitale Information (Q2, Q3 , Q5, Q6) speicherbar ist.
12. Halbleiterschaltung nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterschaltung eine logische Teilschaltung ist, bei der die erste (1) , die zweite (2) und die fünfte Source/Drain-Elektrode (5) und die beiden Leiterbahnen (11, 16) zwei in Reihe geschaltete Logiktransistoren (T, T') bilden.
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