EP1563534A1 - Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung - Google Patents

Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung

Info

Publication number
EP1563534A1
EP1563534A1 EP03767441A EP03767441A EP1563534A1 EP 1563534 A1 EP1563534 A1 EP 1563534A1 EP 03767441 A EP03767441 A EP 03767441A EP 03767441 A EP03767441 A EP 03767441A EP 1563534 A1 EP1563534 A1 EP 1563534A1
Authority
EP
European Patent Office
Prior art keywords
metal
layer
barrier layer
atoms
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03767441A
Other languages
English (en)
French (fr)
Inventor
Stephan Bradl
Klaus Kerkel
Christine Lindner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to EP08167849A priority Critical patent/EP2028686B1/de
Priority to EP09170565A priority patent/EP2128899A1/de
Publication of EP1563534A1 publication Critical patent/EP1563534A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Definitions

  • the invention relates to a method for applying metal or a metal alloy in the manufacture of an integrated circuit arrangement.
  • a multiplicity of contact holes for interconnects of a metallization layer are produced in an insulating layer of an integrated circuit arrangement.
  • a barrier layer is then applied, for example sputtered on.
  • the contact hole is also referred to as a via if it does not lead directly to a semiconductor carrier substrate of the integrated circuit arrangement.
  • the contact hole has, for example, a diameter that is significantly smaller than 1 ⁇ m (micrometer) or larger than 1 ⁇ m or even larger than 10 ⁇ m.
  • the barrier layer serves, for example, to improve the adhesion between the metal and the insulating layer.
  • the barrier layer serves, for example, as a diffusion barrier for the atoms of the metal. The aim is to prevent atoms from penetrating into active areas of the semiconductor carrier substrate due to their large diffusion coefficient and there from undesirably changing the electrical properties of integrated semiconductor components.
  • uses of the method and an integrated circuit arrangement are to be specified.
  • the object related to the method is achieved by the method steps specified in claim 1. Further developments are specified in the subclaims.
  • the diffused atoms act as:
  • the invention is therefore further based on the consideration that in a semiconductor production, for example copper, is used in the metallization levels, strictly between the so-called FEOL production (Front End of Line) and the so-called BEOL production (Back End of Line) must be separated.
  • the FEOL production affects among others Process steps for the production of STI (Shallow Trench Isolation), LOCOS isolations (LOCal Oxidization of Silicon), the production of transistors, including the necessary implantations.
  • BEOL production concerns the production of metallization and passivation levels. If, for example, only the last metallization layer is produced using a metal whose atoms in silicon have a large diffusion coefficient, the BEOL production is again divided into two sub-areas. The subdivision leads to a technical dedication. This means that a contaminated system must not be used for processes in which cross-contamination between different systems is critical. Often this plant has to be physically separated from other production areas.
  • the following method steps are carried out without being restricted by the sequence specified: Application of a metal or a metal alloy with the aid of a galvanic method, with the first alternative using the barrier layer as a boundary electrode in the galvanic method Application of the metal or the metal alloy is used, or in a second alternative. in addition to
  • Barrier layer applied a boundary electrode layer before applying the radiation-sensitive layer which does not contain a metal whose atoms in silicon have a large diffusion coefficient or which is not a metal alloy in which more than 5% of the atoms in silicon have a large diffusion coefficient and which is made of a material with a different material composition than the barrier layer ,
  • the method according to the invention thus uses galvanic deposition of the metal, which is suitable both for depositing smaller layer thicknesses between 30 nm and 300 nm, with an external currentless method or a method with external current, but also for depositing larger layer thicknesses.
  • layer thicknesses greater than 1 ⁇ m or greater than 10 ⁇ m can be produced using a process with external current or in a combined galvanic process.
  • a boundary electrode layer is used whose atoms in silicon have a small diffusion coefficient, i.e. just not a large diffusion coefficient.
  • the barrier layer is used as the boundary electrode layer.
  • An additional boundary electrode layer therefore does not have to be applied. There are no contamination problems when the barrier layer and the radiation-sensitive layer are applied.
  • a boundary electrode layer is applied in addition to the barrier layer.
  • the galvanic process can be carried out in a simpler way than without using an additional boundary electrode layer, in particular with regard to the requirements for compliance with process parameters.
  • the boundary electrode layer consists of a metal whose atoms in silicon have a small diffusion coefficient, ie precisely no large diffusion coefficient D.
  • a galvanic process after applying the metal or the metal alloy, removing residues of the radiation-sensitive layer.
  • the entire surface can also be galvanized onto the boundary electrode layer, after which a CMP process (chemical mechanical polishing) is then carried out, for example.
  • the metal to be applied or the metal alloy to be applied has a large diffusion coefficient in silicon.
  • the diffusion coefficient of the atoms of the metal is, for example, greater than 10 "9 cm 2 / s at 400 ° C.
  • a metal alloy to be electroplated in which more than 5% by weight, more than 50% by weight or even more than 90% by weight of the atoms in silicon have a large diffusion coefficient.
  • the additives often only have a small proportion, for example less than 5% by weight.
  • another metal or a different metal alloy can also be galvanically deposited, e.g. made of a material with a small diffusion coefficient, e.g. Aluminum. If a material with a large diffusion coefficient is later deposited onto this material, the same considerations apply to contamination as explained above.
  • the galvanic method is carried out using an external current or voltage source.
  • the external current or voltage source leads, among other things, to a higher separation speed.
  • reducing agents and catalysts are added to the galvanic bath in a process with external current.
  • a galvanic process without external current is carried out.
  • the deposition rate for a micrometer layer thickness is still in the minute range and is, for example, less than 10 minutes.
  • electrical field distortions such as occur in a method with an external current or voltage source, are avoided.
  • the crystal lattice formed in the galvanic process without external current becomes much more uniform in comparison with the galvanic process with an external current or voltage source and also more homogeneous due to the longer time for the deposition. This lowers the electrical resistance of the layer so that less with the same current flow Heat is generated.
  • the more homogeneous crystal lattice is more resistant to electromigration.
  • the invention also relates to a method for applying metal using an electroless method without external current.
  • the galvanic layer deposited without external current is particularly dense and particularly uniform.
  • the thereby improved electrical properties of the galvanically deposited electroless layer compared to deposition with external current, in particular the lower electrical resistance and the resistance to electromigration, are of particular importance for many applications, for example in contact holes, i.e. in places where the current density is very high.
  • the barrier layer is again used as the boundary electrode layer.
  • An additional boundary electrode layer does not have to be applied.
  • a boundary electrode layer is again applied in addition to the barrier layer. This creates a
  • Degree of freedom namely the choice of the material of the boundary electrode layer.
  • a metallic boundary electrode layer is used, the atoms of which have a large diffusion coefficient in silicon, or a metal alloy layer in which more than 5% of the
  • Atoms in silicon have a large diffusion coefficient.
  • a layer is used as the boundary electrode layer that is not such a metal layer or metal alloy layer, for example a barrier layer or a boundary electrode layer applied in addition to the barrier layer.
  • the material of the boundary electrode layer in the electrochemical voltage series has a smaller potential than the electrodeposited metal or the electrodeposited metal alloy.
  • the electrochemical series of voltages indicates the voltages that arise in different materials when these are combined with a reference electrode, namely a hydrogen electrode, to form a galvanic cell.
  • a reference electrode namely a hydrogen electrode
  • an electrolyte solution used for the galvanic method contains metal ions, in particular copper ions.
  • the solution is based on water, on hol or on ether or on a mixture of these substances. Additional additives are not required for electrochemical deposition due to the potential difference, ie in particular no reducing agents such as formaldehyde and also no catalysts for a precipitation reaction.
  • the electrolyte solution thus contains only a few constituents in the further development, for example only the molecules of the basic solution, e.g. Water molecules, the metal ions and ions of opposite polarity, which form a salt with the metal ions, which is dissolved in the electrolytic solution. Due to the galvanic separation due to potential differences, neither the temperature nor the pH value of the electrolytic solution are critical in the galvanic process without external current. For example, the process is carried out at room temperature, i.e. performed at 20 ° C, for example. Heating the electrolyte solution accelerates the deposition, but leads to faster evaporation of the solvent and thus to a change in the concentrations in the electrolyte solution. Cooling below the stated temperature leads to a more uniform layer growth, but to a slower deposition rate.
  • the basic solution e.g. Water molecules
  • the metal ions and ions of opposite polarity which form a salt with the metal ions, which is dissolved in the electrolytic solution. Due to the galvanic separation
  • the pH of the electrolyte solution in the electroless process is in the range from 1 to 6, ie in the acidic range, for example when using copper sulfate CuS0 4 , or in the range between 8 to 14, ie in the basic range, depending on the salt used , for example when using copper hydroxide Cu (OH) 2 .
  • the boundary electrode layer applied in addition to the barrier layer is completely or down to a partial layer during the galvanic process. •
  • the barrier layer is decomposed in a sublayer. The remaining part of the barrier layer still ensures an adequate diffusion barrier.
  • an etching process is carried out after the removal of the radiation-sensitive layer, in which the barrier layer is etched according to the metal structures formed during the galvanizing, preferably in a simple wet-chemical etching process.
  • the interconnect contains aluminum or an aluminum alloy, for example aluminum with a small addition of silicon or copper, e.g. of one percent by weight.
  • the methods according to the invention are particularly suitable for the production of the top metallization layer.
  • the lower metallization layers consist of aluminum or an aluminum alloy, which e.g. contains more than 90% by weight or more than 95% by weight aluminum, i.e. from a processable material.
  • the barrier layer contains, for example, tungsten, titanium or tantalum, i.e. Metals with a melting point greater than 1600 ° C. In one configuration, a nitride layer of such a metal is also used. These barrier layers are particularly suitable as a diffusion barrier and adhesion promoting layers.
  • the boundary electrode layer additionally applied to the barrier layer consists of aluminum or an aluminum alloy, which e.g. contains more than 90% by weight or more than 95% by weight aluminum, i.e. from a material that is easy to process.
  • the galvanically separated metal is copper, gold, silver or platinum. Metal alloys with several of these substances are also used.
  • the contact hole has a diameter greater than 1 ⁇ m (micrometer) greater than 10 ⁇ m or even greater than 20 ⁇ m.
  • the layer thickness of the deposited layer is greater than 100 nm (nanometer) or greater than 500 nm or even greater than 10 ⁇ m if a process with an external current is used for electroplating.
  • contact holes with a diameter of less than 1 ⁇ m can also be produced using an external currentless method, if necessary in combination with an external current method.
  • the invention also relates to the use of a method according to the invention for producing an integrated power circuit, through which currents greater than 1 A (amperes), greater than 10 A or even greater than 100 A flow during switching. Particularly when using electroless plating processes without external current, electrical connections can be made with very low electrical resistance and high resistance to electromigration, as are required for such high currents.
  • the methods serve to produce a large number of carrier circuits and to produce a large number of carried circuits.
  • a large number is, for example, a production quantity of several 1000 circuits.
  • a worn circuit is applied to a carrier circuit using a quick-assembly die.
  • This technique is also known as flip-chip technology.
  • the two circuits are soldered so that their active sides face each other.
  • other fastening methods of flip-chip technology can also be used.
  • the invention also relates to an integrated circuit arrangement with a contact hole which contains a metal or a metal compound whose atoms in silicon contain a large have diffusion coefficients.
  • the metal or the metal compound has a crystal lattice homogeneity that only arises in an electroless plating process without external current.
  • the electrical properties of the contact are thus considerably better compared to contacts which have been sputtered or which have been galvanically produced with the aid of an external current or voltage source.
  • FIG. 3 shows an integrated circuit arrangement produced using flip-chip technology.
  • FIGS. 1A to IC show manufacturing stages of the last metallization layer of an integrated circuit arrangement 10 according to a first method variant.
  • the integrated circuit arrangement 10 already contains at least one metallization layer 12, in which a multiplicity of aluminum interconnects are arranged, for example an interconnect 14.
  • an insulating layer 16 has been deposited, for example from silicon dioxide or from a BPSG material (borophosphosilicate glass ).
  • a barrier layer 20 was subsequently deposited, which consists, for example, of tungsten titanium WTi or of nickel Ni.
  • the barrier layer 20 was applied, for example, using a sputtering process and has a thickness of less than 100 nm (nanometers).
  • the aluminum nucleation layer 22 was then applied, for example using a sputtering process.
  • the aluminum nucleation layer 22 consists of aluminum Al and in the exemplary embodiment has a thickness of, for example, 50 nm. In other exemplary embodiments, the thickness of the nucleation layer 22 is likewise less than 100 nm.
  • a photoresist layer 30 is then applied, which for example has a thickness of 30 ⁇ m (micrometers) or a greater thickness.
  • the photoresist layer 30 is exposed and developed in accordance with predetermined mask structures, it being possible to use systems which are not contaminated with copper and are also not contaminated with copper.
  • an electroless plating process is carried out using a copper sulfate solution CuS0 4 .
  • a copper contact 32 is deposited in the contact hole 18 and above the contact hole 18.
  • the aluminum nucleation layer 22 is decomposed in the region of the contact hole 18.
  • the barrier layer 20 is only decomposed in an upper partial layer, so that it still fulfills its function as a diffusion barrier to a sufficient extent.
  • the copper contact 32 does not protrude, or only slightly, into the lower part of the cutout contained in the photoresist layer 30. Is this clock hole 18 already filled at the end of the process without external current, the galvanizing is ended. If, on the other hand, the contact hole 18 is not yet filled at the end of the process without external current, or if the copper contact is to protrude further beyond the insulating layer 16, then a process with external current is used for further electroplating. Alternatively, galvanizing is only carried out using an external current method.
  • the residues of the photoresist layer 30 are subsequently removed. Thereafter, the aluminum nucleation layer 22 is removed in areas that are not covered by the copper contact 32 using a wet chemical etching process or a dry etching process. Also with a wet chemical etching process or with a dry etching process, the barrier layer 20 is removed in areas that are not separated from the copper contacts, e.g. are covered by the copper contact 32.
  • the method explained with reference to FIGS. 1A to IC can be carried out with a comparatively thin barrier layer 20.
  • a thin barrier layer adheres better than a thicker barrier layer.
  • FIGS. 2A to 2C show production stages in the production of a copper metallization directly on a barrier layer.
  • an integrated circuit arrangement 10a contains a metallization layer 12a.
  • the metallization layer 12a contains an interconnect 14a made of aluminum.
  • An insulating layer 16a which consists of the same material as the insulating layer 16, was applied to the metallization layer 12a.
  • the insulating layer 16a was then structured using a photolithographic method, a contact hole 18a having been produced above the interconnect 14a.
  • a barrier layer 20a was then applied, which consists, for example, of a double layer of titanium Ti and titanium nitride TiN.
  • the thickness of the barrier layer 20a was chosen such that tensile stresses do not become too strong and, on the other hand, that a sufficiently thick layer is also present after a partial decomposition of the barrier layer 20a in a galvanic process without external current.
  • a photo lacquer layer 30a was then applied to the barrier layer 20a.
  • the photoresist layer 30a again has a thickness of 30 ⁇ m, for example.
  • the photoresist layer 30a was then exposed and developed in a photolithographic process, again using systems which are not contaminated with copper and are also not contaminated with copper.
  • a copper contact 32a made of copper Cu is then produced in the region of the contact hole 18a, for example with the aid of an electroless plating process.
  • an upper partial layer of the barrier layer 20a decomposes, see dashed line 50.
  • the residues of the photoresist layer 30a are subsequently removed, for example by a wet chemical cleaning step.
  • the barrier layer 20a is then removed in areas that are not covered by the copper contact 32a in a wet chemical etching process.
  • FIG. 3 shows an arrangement 100 comprising an integrated processor circuit 102 and two integrated memory circuits 104 and 106.
  • the arrangement 100 is arranged on a printed circuit board 110, connecting wires 112 and 114 leading from the processor circuit 102 to the printed circuit board 110.
  • the integrated circuit arrangements 102 to 106 have been produced using the method explained using FIGS. 1A to IC or using the method explained using FIGS. 2A to 2C.
  • the two memory circuits 104 and 106 were soldered to the processor circuit 102 in a so-called small-plate assembly technique (flip-chip technology), see solder joints 120 to 126.
  • an adhesive technique can be used .
  • processor circuit 102 face the active side of processor circuit 102.
  • FIG. 3 can only be produced profitably in large numbers if the method according to the invention is used to produce the integrated circuits 102 to 106. With other methods, contamination of systems would no longer be justifiable.
  • Aluminum processing methods are standard processes in the BEOL, existing systems and processes can be used without restriction, - dedication of exposure systems is not necessary, low costs, a clear separation from FEOL to BEOL, no risk of contamination, and - higher flexibility and modularity.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

Erläutert wird unter anderem ein Verfahren, bei dem ein Kontaktloch (18) zu einer Leitbahn (14) in einer Isolierschicht (16) hergestellt wird. Anschliessend wird eine Barriereschicht (20) aufgebracht. Danach wird eine Fotolackschicht (30) aufgebracht, bestrahlt und entwickelt. Mit Hilfe eines galvanischen Verfahrens wird danach ein Kupferkontakt (32) in dem Kontaktloch (18) erzeugt. Entweder dient die Barriereschicht (20) oder eine zusätzliche Grenzelektrodenschicht (22) als Grenzelektrode in dem galvanischen Prozess. Kritische Metallkontaminationen werden durch dieses Verfahren in der Fertigung gering gehalten.

Description

Beschreibung
Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integ- rierte Schaltungsanordnung
Die Erfindung betrifft ein Verfahren zum Aufbringen von Metall oder einer Metalllegierung bei der Herstellung einer integrierten Schaltungsanordnung. Bei dem Verfahren werden in einer Isolierschicht einer integrierten Schaltungsanordnung eine Vielzahl von Kontaktlöchern zu Leitbahnen einer Metallisierungsschicht erzeugt. Anschließend wird eine Barriereschicht aufgebracht, beispielsweise aufgesputtert .
Das Kontaktloch wird auch als Via bezeichnet, wenn es nicht unmittelbar bis zu einem Halbleiterträgersubstrat der integrierten Schaltungsanordnung führt. Das Kontaktloch hat bspw. einen Durchmesser, der wesentlich kleiner als 1 μm ist (Mikrometer) oder der größer als 1 μm oder sogar größer als 10 μm ist.
Die Barriereschicht dient bspw. zur Verbesserung der Haftung zwischen dem Metall und der Isolierschicht. Außerdem dient die Barriereschicht bspw. als Diffusionssperre für die Atome des Metalls. Es soll verhindert werden, dass Atome auf Grund ihres großen Diffusionskoeffizienten bis in aktive Bereiche des Halbleiterträgersubstrats vordringen und dort die elektrischen Eigenschaften von integrierten Halbleiterbauelementen ungewollt verändern.
Es ist Aufgabe der Erfindung, ein einfaches Verfahren zum Aufbringen eines Metalls anzugeben, insbesondere von Kupfer oder einer Kupferlegierung. Außerdem sollen Verwendungen des Verfahrens und eine integrierte Schaltungsanordnung angegeben werden. Die auf das Verfahren bezogene Aufgabe wird durch die im Patentanspruch 1 angegebenen Verfahrensschritte gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung geht von der Überlegung aus, dass steigende Anforderungen an die Leistungsfähigkeit von Halbleiterchips zu immer größeren Packungsdichten bei gleichzeitig immer höheren Stromdichten in den Metallisierungsebenen bzw. Metallisierungslagen der integrierten Schaltungsanordnung führen, insbesondere bei sogenannten Leistungshalbleitern, mit denen mehrere Ampere zu schalten sind. Probleme durch Elektromigra- tion und durch Erwärmung treten in den Vordergrund und limitieren die Leistungsfähigkeit der Bauelemente. Einen Ausweg stellt z.B. die Verwendung von Kupfer oder von Kupferlegie- rungen an Stelle von Wolfram bzw. Aluminium dar. Kupfer ermöglicht im Vergleich zu den genannten Werkstoffen höhere Stromdichten und eine um den Faktor 2 bessere Wärmeleitfähigkeit. Aufgrund seines hohen Diffusionskoeffizienten im Silizium stellt Kupfer jedoch auch gleichzeitig ein erhebliches Risiko für alle Transistorebenen dar. Durch eine Diffusion von Kupferatomen in die aktiven Bereiche verändert sich beispielsweise die Einsatzspannung, die Kanallänge bzw. die Schaltzeit eines Transistors.
Mit anderen Worten ausgedrückt, wirken die diffundierten Atome bspw. als:
- Störstelle,
- Zentrum für Ladungsträger Generation oder Rekombination,
- Ursache für die Verkürzung der Lebensdauer von Ladungsträ- gern, und/oder
- Keime für oxidationsinduzierte Stapelfehler und Schwachstellen in dünnen Oxidschichten.
Selbst ein Ausfall eines Transistors ist möglich. Demzufolge muss die Diffusion von Kupferatomen bzw. anderen Atome mit großem Diffusionskoeffizienten .in Silizium unterbunden werden. Dazu ist die Barriereschicht allein nicht ausreichend, weil auch eine Kupfer-Querkontamination innerhalb der Produktionslinie verhindert werden muss.
Die Erfindung geht deshalb weiterhin von der Überlegung aus, dass in einer Halbleiterfertigung, in der bspw. Kupfer, in den Metallisierungsebenen verwendet wird, streng zwischen der sogenannten FEOL-Fertigung (Front End of Line) und der sogenannten BEOL-Fertigung (Back End of Line) getrennt werden muss. Dabei betrifft die FEOL-Fertigung u.a. Verfahrens- schritte zum Herstellen von STI (Shallow Trench Isolation) , von LOCOS-Isolationen (LOCal Oxidization of Silicon) , die Herstellung von Transistoren, einschließlich der erforderlichen Implantationen. Die BEOL-Fertigung betrifft u.a. die Herstellung von Metallisierungs- und Passivierungsebenen. Wird beispielsweise nur die letzte Metallisierungslage unter Verwendung eines Metalls, dessen Atome in Silizium einen großen Diffusionskoeffizienten haben, hergestellt, so wird die BEOL-Fertigung nochmals in zwei Teilbereiche unterteilt. Die Unterteilung führt zu einer anlagentechnischen Dedizie- rung. Das bedeutet, dass eine kontaminierte Anlage nicht für Prozesse verwendet werden darf, bei denen eine Querkontamination zwischen verschiedenen Anlagen kritisch ist. Häufig muss diese Anlage sogar räumlich von anderen Produktionsbereichen .getrennt werden.
Beim erfindungsgemäßen Verfahren werden zusätzlich zu den eingangs genannten Verfahrensschritten ohne Beschränkung durch die angegebene Reihenfolge die folgenden Verfahrens- schritte ausgeführt: - Aufbringen eines Metalls oder einer Metalllegierung mit Hilfe eines galvanischen Verfahrens, wobei bei einer ersten Alternative die Barriereschicht als Grenzelektrode in dem galvanischen Verfahren zum Aufbringen des Metalls oder der Metalllegierung dient, - oder wobei bei einer zweiten Alternative . zusätzlich zur
Barriereschicht vor dem Aufbringen der strahlungsempfindlichen Schicht eine Grenzelektrodenschicht aufgebracht wird, die kein Metall enthält, dessen Atome in Silizium einen großen Diffusionskoeffizienten haben, oder die keine Metalllegierung ist, in der mehr als 5 % der Atome in Silizium einen großen Diffusionskoeffizienten haben, und die aus einem Material mit einer anderen Materialzusammensetzung als die Barriereschicht besteht.
Damit nutzt das erfindungsgemäße Verfahren eine galvanische Abscheidung des Metalls, die sich sowohl zum Abscheiden klei- nerer Schichtdicken zwischen 30 nm und 300nm, mit einem außenstromlosen Verfahren oder einem Verfahren mit Außenstrom, aber auch zum Abscheiden größerer Schichtdicken eignet. So lassen sich Schichtdicken größer als 1 μm oder größer als 10 μm mit einem Verfahren mit Außenstrom oder in einem ko bi- nierten galvanischen Verfahren erzeugen. Jedoch wird bei dem erfindungsgemäßen Verfahren eine Grenzelektrodenschicht verwendet, deren Atome in Silizium einen kleinen Diffusionskoeffizienten haben, d.h. gerade keinen großen Diffusionskoeffizienten. Dies bietet bspw. den Vorteil, dass ein lithografi- sches Verfahren zum Festlegen der Lage der galvanisch zu erzeugenden Metallstrukturen ggf. bis auf das Resistentfernen vollständig mit Maschinen durchführbar ist, die bei der Durchführung des Verfahrens nicht mit dem Metall kontaminiert :werden, aus dem die galvanisch abgeschiedene Metallschicht besteht. Diese Anlagen stehen daher der Produktion uneingeschränkt zur Verfügung.
Bei der ersten Alternative wird die Barriereschicht als Grenzelektrodenschicht benutzt. Eine zusätzliche Grenzelekt- rodenschicht muss also nicht aufgebracht werden. Beim Aufbringen der Barriereschicht und der strahlungsempfindlichen Schicht treten keine Kontaminationsprobleme auf.
Bei der zweiten Alternative wird jedoch zusätzlich zur Bar- riereschicht eine Grenzelektrodenschicht aufgebracht. Dadurch entsteht ein Freiheitsgrad, nämlich die Wahl des Materials der Grenzelektrodenschicht. Durch das Verwenden eines geeig- neten Materials lässt sich das galvanische Verfahren auf einfachere Art durchführen, als ohne Verwenden einer zusätzlichen Grenzelektrodenschicht, insbesondere hinsichtlich der Anforderungen an die Einhaltung von Prozessparametern. Damit beim Aufbringen der Grenzelektrodenschicht und beim Aufbringen weiterer Schichten, bspw. einer strahlungsempfindlichen Schicht, keine Kontaminationen auftreten, besteht die Grenzelektrodenschicht aus einem Metall, dessen Atome in Silizium einen kleinen Diffusionskoeffizienten haben, d.h. gerade keinen großen Diffusionskoeffizienten D.
Bei einer Weiterbildung werden auch folgende Schritte ausgeführt:
Aufbringen einer strahlungsempfindlichen Schicht nach dem Aufbringen der Barriereschicht,
Bestrahlen der strahlungsempfindlichen Schicht gemäß einem Muster,
Entwickeln der strahlungsempfindlichen Schicht nach dem Bestrahlen, - Aufbringen eines Metalls oder einer Metalllegierung in Bereiche, die nach dem Entwickeln frei von der strahlungsempfindlichen Schicht sind, mit Hilfe eines galvanischen Verfahrens, nach dem Aufbringen des Metalls oder der Metalllegierung Entfernen von Resten der strahlungsempfindlichen Schicht. Jedoch lässt sich auch ganzflächig auf die Grenzelektrodenschicht galvanisieren, wonach dann bspw. ein CMP-Verfahren (chemisch mechanisches Polieren) ausgeführt wird.
Bei einer nächsten Weiterbildung hat jedoch das galvanisch aufzubringende Metall bzw. die galvanisch aufzubringende Metalllegierung einen großen Diffusionskoeffizienten in Silizium. Der Diffusionskoeffizient der Atome des Metalls ist bei 400°C bspw. größer als 10"9 cm2/s ist. So gilt für Kupfer für eine Temperatur T im Bereich zwischen 400°C (Grad Celsius), und 900°C: D[cm2/s] = 4,7 10"3 exp ( - ea/kT) , wobei ea die Aktivierungsenergie in eV (Elektronenvolt) ist, hier 0,43 eV, und k die Boltzmannkonstante ist.
Gleiches gilt für eine galvanisch aufzubringende Metalllegie- rung, in der mehr als 5 Gewichts-%, mehr als 50 Gewichts-% oder sogar mehr als 90 Gewichts-% der Atome in Silizium einen großen Dif usionskoeffizienten haben. Die Zusätze haben oft nur einen kleinen Anteil von bspw. kleiner als 5 Gewichts-%. Alternativ kann galvanisch jedoch auch ein anderes Metall oder eine andere Metalllegierung abgeschieden werden, z.B. aus einem Material mit einem kleinen Diffusionskoeffizienten, z.B. Aluminium. Wird auf dieses Material später ein Material mit einem großen Diffusionskoeffizienten abgeschieden, so gelten bezüglich der Kontamination die gleichen Überlegungen, wie oben erläutert.
Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens wird das galvanische Verfahren unter Verwendung einer äußeren Strom- oder Spannungsquelle durchgeführt. Die äußere Strom- oder Spannungsquelle führt unter anderem zu einer höheren Abscheidegeschwindigkeit. Außerdem werden dem galvanischen Bad bei einem Verfahren mit Außenstrom bspw. Reduktionsmittel und Katalysatoren zugesetzt.
Bei einer anderen Weiterbildung wird ein außenstromloses galvanisches Verfahren durchgeführt. Die Abscheiderate für einen Mikrometer Schichtdicke liegt weiterhin im Minutenbereich und ist bspw. kleiner als 10 Minuten. Jedoch werden Verzerrungen des elektrischen Feldes vermieden, wie sie bei einem Verfahren mit äußerer Strom- oder Spannungsquelle auftreten. Dadurch entsteht eine gleichmäßig dicke Metallschicht. Das sich beim außenstromlosen galvanischen Verfahren bildende Kristallgitter wird im Vergleich zu dem galvanischen Verfahren mit äußerer Strom- oder Spannungsquelle viel gleichmäßiger und aufgrund der größeren Zeit für die Abscheidung auch homogener. Dies senkt den elektrischen Widerstand der Schicht, so dass bei gleichbleibendem Stromfluss weniger Wärme erzeugt wird. Außerdem ist das homogenere Kristallgitter beständiger gegen Elektromigration. Diese technischen Eigenschaften sind um so wichtiger, je höher die zu schaltenden Stromstärken sind.
Die Erfindung betrifft in einem zweiten Aspekt auch ein Verfahren zum Aufbringen von Metall mit einem außenstromlosen galvanischen Verfahren. Die außenstromlos abgeschiedene galvanische Schicht ist besonders dicht und besonders gleichmä- ßig. Die dadurch verbesserten elektrischen Eigenschaften der außenstromlos abgeschiedenen galvanischen Schicht im Vergleich zu einer Abscheidung mit Außenstrom, insbesondere der geringere elektrische Widerstand und die Beständigkeit gegen Elektromigration, sind für viele Anwendungen von besonderer Bedeutung, bspw. in Kontaktlöchern, d.h. an Stellen, an denen die Stromdichte sehr hoch ist .
Bei der ersten Alternative gemäß dem Verfahren des zweiten Aspekts wird wieder die Barriereschicht als Grenzelektroden- schicht benutzt. Eine zusätzliche Grenzelektrodenschicht muss also wiederum nicht aufgebracht werden.
Bei der zweiten Alternative gemäß dem Verfahren des zweiten •Aspekts wird wieder zusätzlich zur Barriereschicht eine Grenzelektrodenschicht aufgebracht. Dadurch entsteht ein
Freiheitsgrad, nämlich die Wahl des Materials der Grenzelektrodenschicht. Durch das Verwenden eines geeigneten Materials lässt sich das galvanische Verfahren auf einfachere Art durchführen, als ohne Verwenden einer zusätzlichen Grenz- elektrodenschicht zur Barriereschicht.
Bei einer Weiterbildung des Verfahrens gemäß zweiten Aspekt wird eine metallische Grenzelektrodenschicht verwendet, deren Atome in Silizium einen großen Diffusionskoeffizienten haben, oder eine Metalllegierungsschicht, in der mehr als 5 % der
Atome in Silizium einen großen Diffusionskoeffizienten haben. Alternativ wird als Grenzelektrodenschicht eine Schicht ver- wendet, die keine solche Metallschicht oder keine solche Metalllegierungsschicht ist, beispielsweise eine Barriereschicht oder eine zusätzlich zur Barriereschicht aufgebrachte Grenzelektrodenschicht .
Bei einer nächsten Weiterbildung des Verfahrens gemäß erstem Aspekt oder des Verfahrens gemäß zweitem Aspekt hat das Material der Grenzelektrodenschicht in der elektrochemischen Spannungsreihe ein kleineres Potential als das galvanisch abgeschiedene Metall oder die galvanisch abgeschiedene Metalllegierung. Die elektrochemische Spannungsreihe gibt die sich einstellenden Spannungen verschiedener Materialien an, wenn diese mit einer Bezugselektrode, nämlich einer Wasserstoffelektrode, zu einer galvanischen Zelle kombiniert wer- den. Beispielsweise gilt: Li - 3,04 V (Volt) , AI - 1,66 V, Ti - 1,628 V, Ni - 0,23 V, H2 0 V,
Cu + 0,35 V, Ag + 0,8 V, Hg + 0,85 V, •Pt + 1,2 V, Au + 1,41 V.
Beispielsweise gilt für Kupfer Cu, dass mit wenigen Ausnahmen, z.B. für Gold Au, für Platin Pt, für Quecksilber Hg und für Silber Ag, nahezu alle Metalle im Beisein von Kupferionen oxidiert werden, wobei unedlere Metalle in Lösung gehen und sich die in Lösung befindlichen Kupferionen als metallischer Überzug niederschlagen.
Deshalb enthält bei einer Weiterbildung der erfindungsgemäßen 'Verfahren eine für das galvanische Verfahren verwendete E- lektrolytlösung Metallionen, insbesondere Kupferionen. Die Lösung basiert bei einer Ausgestaltung auf Wasser, auf Alko- hol oder auf Ether oder auf einem Gemisch aus diesen Stoffen. Weitere Zusätze sind für eine elektrochemische Abscheidung aufgrund des Potentialunterschiedes nicht erforderlich, d.h. insbesondere keine Reduktionsmittel wie z.B. Formaldehyd und auch keine Katalysatoren für eine Fällungsreaktion.
Die Elektrolytlösung enthält damit bei der Weiterbildung nur wenige Bestandteile, beispielsweise nur die Moleküle der Basislösung, z.B. Wassermoleküle, die Metallionen und Ionen entgegengesetzter Polarität, die mit den Metallionen ein Salz bilden, das in der Elektrolytlösung gelöst ist. Aufgrund der galvanischen Abscheidung durch Potentialunterschiede sind weder die Temperatur noch der pH-Wert der Elektrolytlösung bei dem außenstromlosen galvanischen Verfahren kritisch. Beispielsweise wird das Verfahren bei Zimmertemperatur, d.h. bei beispielsweise 20 °C durchgeführt. Ein Erwärmen der Elektrolytlösung beschleunigt die Abscheidung, führt aber zu einem schnelleren Verdampfen des Lösungsmittels und damit zu einer Veränderung der Konzentrationen in der Elektrolytlösung. Ein Abkühlen unter die genannte Temperatur führt zu einem gleichmäßigeren Schichtwachstum, aber zu einer langsameren Abscheiderate .
Der pH-Wert der Elektrolytlösung liegt bei dem außenstromlo- sen Verfahren abhängig von dem verwendeten Salz im Bereich von 1 bis 6, d.h. im sauren Bereich, beispielsweise bei Verwendung von Kupfersulfat CuS04, oder im Bereich zwischen 8 bis 14, d.h. im basischen Bereich, beispielsweise bei Verwendung von Kupferhydroxid Cu(OH)2.
Bei einer nächsten Weiterbildung der erfindungsgemäßen Verfahren wird die zusätzlich zur Barriereschicht aufgebrachte Grenzelektrodenschicht während des galvanischen Verfahrens vollständig oder bis zu einer Teilschicht zersetzt. Bei einer • Weiterbildung wird die Barriereschicht in einer Teilschicht zersetzt. Der verbleibende Teil der Barriereschicht gewährleistet noch eine ausreichende Diffusionssperre. Bei einer nächsten Weiterbildung der erfindungsgemäßen Verfahren wird nach dem Entfernen der strahlungsempfindlichen Schicht ein Ätzvorgang durchgeführt, bei dem die Barriere- schicht gemäß den beim Galvanisieren entstandenen Metallstrukturen geätzt wird, vorzugsweise in einem einfachen nasschemischen Ätzprozess.
Bei einer anderen Weiterbildung enthält die Leitbahn Älumini- um oder eine Aluminiumlegierung, beispielsweise Aluminium mit einem geringen Zusatz von Silizium oder Kupfer, z.B. von einem Gewichtsprozent. Die erfindungsgemäßen Verfahren eignen sich besonders für die Herstellung der obersten Metallisierungslage. Beispielsweise bestehen die unteren Metallisie- rungslagen aus Aluminium oder einer Aluminiumlegierung, die z.B. mehr als 90 Gewichts-% oder mehr als 95 Gewichts-% Aluminium enthält, d.h. aus einem gut prozessierbaren Material.
Die Barriereschicht enthält bei einer nächsten Weiterbildung beispielsweise Wolfram, Titan oder Tantal, d.h. Metalle mit einem Schmelzpunkt größer als 1600°C. Bei einer Ausgestaltung wird auch eine Nitridschicht eines solchen Metalls eingesetzt. Diese Barriereschichten sind als Diffusionssperre und Haftvermittlungsschichten besonders geeignet .
Die zusätzlich auf die Barriereschicht aufgebrachte Grenzelektrodenschicht besteht bei einer Weiterbildung aus Aluminium oder einer Aluminiumlegierung, die z.B. mehr als 90 Gewichts-% oder mehr als 95 Gewichts-% Aluminium enthält, d.h. aus einem prozesstechnisch gut zu bearbeitenden Material.
Bei einer nächsten Weiterbildung ist das galvanisch abgeschiedene Metall Kupfer, Gold, Silber oder Platin. Es werden auch Metalllegierungen mit mehreren dieser Stoffe eingesetzt. Bei einer anderen Weiterbildung hat das Kontaktloch einen Durchmesser größer als 1 μm (Mikrometer) größer als 10 μ oder sogar größer als 20 μm. Die Schichtdicke der abgeschiedenen Schicht ist bei einer Ausgestaltung größer als 100 nm (Nanometer) oder größer als 500 nm oder sogar größer als 10 μm, wenn ein Verfahren mit Außenstrom zum Galvanisieren genutzt wird. Aber auch Kontaktlöcher mit einem Durchmesser kleiner als 1 μm lassen sich gut mit einem außenstromlosen Verfahren herstellen, ggf. in Kombination mit einem Außen- stromverfahren.
Die Erfindung betrifft außerdem eine Verwendung eines erfindungsgemäßen Verfahrens zum Herstellen eines integrierten Leistungs-Schaltkreises, durch den beim Schalten Ströme grö- ßer als 1 A (Ampere) , größer als 10 A oder sogar größer als 100 A fließen. Insbesondere bei Verwendung von außenstromlosen Galvanisierungsverfahren lassen sich elektrische Verbindungen mit sehr geringem elektrischen Widerstand und hoher Beständigkeit gegen Elektromigration herstellen, wie sie für derart hohe Ströme erforderlich sind.
Bei einer anderen Verwendung der erfindungsgemäßen Verfahren dienen die Verfahren zur Herstellung einer Vielzahl von Trägerschaltkreisen und zur Herstellung einer Vielzahl von ge- tragenen Schaltkreisen. Eine Vielzahl ist beispielsweise eine Produktionsmenge von mehreren 1000 Schaltkreisen. Ein getragener Schaltkreis wird auf einem Trägerschaltkreis mit Hilfe einer Plättchen-Schnellmontagetechnik aufgebracht. Diese Technik wird auch als Flip-Chip-Technik bezeichnet. Bei- spielsweise werden die beiden Schaltkreise verlötet, so dass ihre aktiven Seiten einander zugewandt sind. Alternativ lassen sich auch andere Befestigungsverfahren der Flip-Chip- Technik verwenden.
Die Erfindung betrifft außerdem eine integrierte Schaltungsanordnung mit einem Kontaktloch, das ein Metall oder eine Metallverbindung enthält, deren Atome in Silizium einen gro- ßen Diffusionskoeffizienten haben. Das Metall oder die Metallverbindung hat eine Kristallgitterhomogenität, wie sie nur bei einem außenstromlosen galvanischen Abscheideverfahren entsteht. Damit sind die elektrischen Eigenschaften des Kon- taktes im Vergleich zu Kontakten erheblich besser, die gesputtert oder mit Hilfe einer äußeren Strom- bzw. Spannungsquelle galvanisch hergestellt worden sind.
Im Folgenden werden Ausgestaltungen der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
Figuren 1A bis IC
Herstellungsstufen bei der Herstellung einer Kupfermetallisierung gemäß einer ersten Verfahrensva- riante mit einer Aluminium-Keimbildungsschicht,
Figuren 2A bis 2C
Herstellungsstufen bei der Herstellung einer Kupfermetallisierung gemäß einer zweiten Verfahrensva- riante mit einer Barriereschicht als Keimbildungsschicht, und
Figur 3 eine in Flip-Chip-Technik hergestellte integrierte Schaltungsanordnung .
Figuren 1A bis IC zeigen Herstellungsstufen der letzten Metallisierungslage einer integrierte Schaltungsanordnung 10 gemäß einer ersten Verfahrensvariante. Die integrierte Schaltungsanordnung 10 enthält bereits mindestens eine Metallisie- rungslage 12, in der eine Vielzahl von Aluminiumleitbahnen angeordnet sind, beispielsweise eine Leitbahn 14. Nach dem Herstellen der Metallisierungslage 12 wurde eine Isolierschicht 16 abgeschieden, beispielsweise aus Siliziumdioxid oder aus einem BPSG-Material (Borphosphorsilikatglas) .
Mit Hilfe eines fotolithografischen Verfahrens wurden danach eine Vielzahl von Kontaktlöchern, d.h. von sogenannten Vias, in der Isolierschicht 16 erzeugt, beispielsweise ein Kontaktloch 18, das zu der Leitbahn 14 führt.
Anschließend wurde eine Barriereschicht 20 abgeschieden, die beispielsweise aus Wolframtitan WTi oder aus Nickel Ni besteht. Die Barriereschicht 20 wurde beispielsweise mit Hilfe eines Sputterverfahrens aufgebracht und hat eine Dicke unter 100 nm (Nanometer) .
Danach wurde eine Aluminium-Keimbildungsschicht 22 aufgebracht, beispielsweise mit Hilfe eines Sputterverfahrens. Die Aluminium-Keimbildungsschicht 22 besteht aus Aluminium AI und hat im Ausführungsbeispiel eine Dicke von beispielsweise 50 nm. Bei anderen Ausführungsbeispielen ist die Dicke der Keim- bildungsschicht 22 ebenfalls kleiner als 100 nm.
Wie in Figur 1B dargestellt, wird anschließend eine Fotolackschicht 30 aufgebracht, die beispielsweise eine Dicke von 30 μm (Mikrometer) oder eine größere Dicke hat. Die Fotolack- schicht 30 wird gemäß vorgegebener Maskenstrukturen belichtet und entwickelt, wobei sich Anlagen nutzen lassen, die nicht mit Kupfer kontaminiert sind und auch nicht mit Kupfer kontaminiert werden.
Nach dem Strukturieren der Fotolackschicht 30 wird ein außenstromloses Galvanisierungsverfahren unter Verwendung einer Kupfersulfatlösung CuS04 durchgeführt. Dabei scheidet sich ein Kupferkontakt 32 im Kontaktloch 18 und oberhalb des Kontaktlochs 18 ab. Während des Galvanisierens wird die Alumini- um-Keimbildungsschicht 22 im Bereich des Kontaktlochs 18 zersetzt. Die Barriereschicht 20 wird nur in einer oberen Teilschicht zersetzt, so dass sie ihre Funktion als Diffusionssperre noch in ausreichendem Maße erfüllt.
Beim Beenden des außenstromlosen Verfahrens ragt der Kupferkontakt 32 nicht oder nur etwas in den unteren Teil der in der Fotolackschicht 30 enthaltenen Aussparung. Ist das Kon- taktloch 18 am Ende des außenstromlosen Verfahrens bereits gefüllt, wird das Galvanisieren beendet. Ist das Kontaktloch 18 dagegen am Ende des außenstromlosen Verfahrens noch nicht gefüllt, oder soll der Kupferkontakt weiter über die Isolier- schicht 16 hinausragen, so wird ein Verfahren mit Außenstrom zum weiteren Galvanisieren verwendet . Alternativ wird auch nur mit einem Außenstromverfahren galvanisiert.
Wie in Figur IC dargestellt, werden anschließend die Reste der Fotolackschicht 30 entfernt. Danach wird mit einem nasschemischen Ätzverfahren oder mit einem Trockenätzverfahren die Aluminium-Keimbildungsschicht 22 in Bereichen entfernt, die nicht vom Kupferkontakt 32 bedeckt sind. Ebenfalls mit einem nass-chemischen Ätzverfahren oder mit einem Trockenätz- verfahren wird die Barriereschicht 20 in Bereichen entfernt, die nicht von den Kupferkontakten, z.B. vom Kupferkontakt 32, bedeckt sind.
Das an Hand der Figuren 1A bis IC erläuterte Verfahren lässt sich mit einer vergleichsweise dünnen Barriereschicht 20 durchführen. Dies erleichtert die Prozessführung. Beispielsweise haftet eine dünne Barriereschicht besser als eine dickere Barriereschicht.
Die Figuren 2A bis 2C zeigen Herstellungsstufen bei der Herstellung einer Kupfermetallisierung direkt auf einer Barriereschicht. Wie in Figur 2A dargestellt, enthält eine integrierte Schaltungsanordnung 10a eine Metallisierungslage 12a. Die Metallisierungslage 12a enthält eine Leitbahn 14a aus Aluminium. Auf die Metallisierungslage 12a wurde eine Isolierschicht 16a aufgebracht, die aus dem gleichen Material, wie die Isolierschicht 16 besteht. Danach wurde die Isolierschicht 16a mit Hilfe eines fotolithografischen Verfahrens strukturiert, wobei ein Kontaktloch 18a oberhalb der Leitbahn 14a erzeugt worden ist. Anschließend wurde eine Barriereschicht 20a aufgebracht, die beispielsweise aus einer Doppelschicht Titan Ti und Titannitrid TiN besteht. Die Dicke der Barriereschicht 20a wurde so gewählt, dass Zugspannungen nicht zu stark werden und dass andererseits aber auch eine ausreichend dicke Schicht vorhanden ist nach einer teilweisen Zersetzung der Barriereschicht 20a in einem außenstromlosen galvanischen Verfahren.
Wie in Figur 2B dargestellt, wurde anschließend eine Foto- lackschicht 30a auf die Barriereschicht 20a aufgebracht. Die Fotolackschicht 30a hat beispielsweise wieder eine Dicke von 30 μm. Die Fotolackschicht 30a wurde dann in einem fotolitho- grafischen Verfahren belichtet und entwickelt, wobei wiederum Anlagen eingesetzt werden, die nicht mit Kupfer kontaminiert sind und auch nicht mit Kupfer kontaminiert werden.
Anschließend wird bspw. mit Hilfe eines außenstromlosen Gal- vanisierungsverfahrens ein Kupferkontakt 32a aus Kupfer Cu im Bereich des Kontaktlochs 18a erzeugt. Während des Galvanisie- rens zersetzt sich eine obere Teilschicht der Barriereschicht 20a, siehe gestrichelte Linie 50.
Wie in Figur 2C dargestellt, werden anschließend die Reste der Fotolackschicht 30a entfernt, beispielsweise durch einen nasschemischen Reinigungsschritt. In einem nass-chemischen Ätzprozess wird danach die Barriereschicht 20a in Bereichen entfernt, die nicht vom Kupferkontakt 32a bedeckt sind.
Alternativ wird auch bei dem an Hand der Figuren 2A bis 2C erläuterten Verfahren nur ein galvanisches Verfahren mit Außenstrom oder ein kombiniertes Verfahren eingesetzt.
Figur 3 zeigt eine Anordnung 100 aus einem integrierten Prozessorschaltkreis 102 und aus zwei integrierten Speicherschaltkreisen 104 und 106. Die Anordnung 100 ist auf einer Leiterplatte 110 angeordnet, wobei Anschlussdrähte 112 und 114 vom Prozessorschaltkreis 102 zur Leiterplatte 110 führen. Die integrierten Schaltungsanordnungen 102 bis 106 sind mit dem an Hand der Figuren 1A bis IC bzw. mit dem an Hand der Figuren 2A bis 2C erläuterten Verfahren hergestellt worden. Nach der Herstellung der integrierten Schaltkreise 102 bis 106 wurden die beiden Speicherschaltkreise 104 und 106 in einer sogenannten Plättchen-Schnellmontage-Technik (Flip-Chip Technik) mit dem Prozessorschaltkreis 102 verlötet, siehe Lötstellen 120 bis 126. Alternativ lässt sich eine Klebetech- nik einsetzen. Die aktiven Seiten der Speicherschaltkreise
104 und 106 sind der aktiven Seite des Prozessorschaltkreises 102 zugewandt.
Die in Figur 3 dargestellte Anordnung lässt sich nur dann rentabel in großer Zahl herstellen, wenn zur Herstellung der integrierten Schaltkreise 102 bis 106 das erfindungsgemäße Verfahren eingesetzt wird. Bei anderen Verfahren wäre die Kontamination von Anlagen nicht mehr vertretbar.
Die oben erläuterte Prozessführung hat folgende Vorteile:
Aluminiumbearbeitungsverfahren sind Standardprozesse im BEOL, es lassen sich vorhandene Anlage und Prozesse uneingeschränkt nutzen, - eine Dedizierung von Belichtungsanlagen ist nicht notwendig, geringe Kosten, eine klare Trennung von FEOL zu BEOL, keine Kontaminationsgefahr, und - höhere Flexibilität und Modularität.

Claims

Patentansprüche
1. Verfahren zum Aufbringen von Metall (32, 32a),
bei dem ohne Beschränkung durch die angegebene Reihenfolge die folgenden Verfahrensschritte ausgeführt werden:
Erzeugen eines Kontaktlochs (18, 18a) zu einer Leitbahn (14, 14a) in einer Isolierschicht (16, 16a) einer integrierten Schaltungsanordnung (10, 10a) ,
Aufbringen einer Barriereschicht (20, 20a) nach dem Erzeugen des Kontaktlochs (18, 18a),
Aufbringen eines Metalls (32, 32a) oder einer Metalllegierung mit Hilfe eines galvanischen Verfahrens,
wobei die Barriereschicht (20a) als Grenzelektrode in dem galvanischen Verfahren zum Aufbringen des Metalls oder der Metalllegierung dient,
oder wobei zusätzlich zur Barriereschicht (20) vor dem Aufbringen der strahlungsempfindlichen Schicht (30) eine Grenzelektrodenschicht (22) aufgebracht wird, die keine Metall- schicht ist, deren Atome in Silizium einen großen Diffusionskoeffizienten haben, oder die keine Metalllegierungsschicht ist, in der mehr als 5 % der Atome in Silizium einen großen Diffusionskoeffizienten haben, und die aus einem Material mit einer anderen Materialzusammensetzung als die Barriereschicht (20) besteht.
2 . Verfahren nach Anspruch 1 g e k e n n z e i c h n e t d u r c h die Schritte :
Aufbringen einer strahlungsempfindlichen- Schicht (30, 30a) nach dem Aufbringen der Barriereschicht (20, 20a), Bestrahlen der strahlungsempfindlichen Schicht (30, 30a) gemäß einem Muster,
Entwickeln der strahlungsempfindlichen Schicht (30, 30a) nach dem Bestrahlen,
nach dem Aufbringen des Metalls (32, 32a) Entfernen von Resten der strahlungsempfindlichen Schicht (30, 30a) .
3. Verfahren nach Anspruch 1 oder 2, dadurch ge kennzeichnet , dass die Atome des Metalls in Silizium einen großen Diffusionskoeffizienten haben,
oder dass in der Metalllegierung mehr als 5 % der Atome in Silizium einen großen Diffusionskoeffizienten haben.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , dass das galvanische Verfahren unter Verwendung einer äußeren Strom- oder Spannungsquelle durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , dass das galvanische Verfahren •'außenstromlos durchgeführt wird.
6. Verfahren zum Aufbringen von Metall (32, 32a),
bei dem ohne Beschränkung durch die angegebene Reihenfolge die folgenden Verfahrensschritte ausgeführt werden:
Erzeugen eines Kontaktlochs (18, 18a) zu einer Leitbahn (14, 14a) in einer Isolierschicht (16, 16a) einer integrierten Schaltungsanordnung (10, 10a) ,
Aufbringen einer Barriereschicht (20, 20a) nach dem Erzeugen des Kontaktlochs (18, 18a), Nutzen der Barriereschicht (20a) als Grenzelektrode und/oder Nutzen einer zusätzlich zur Barriereschicht (20) aufgebrachten Grenzelektrodenschicht (22) als Grenzelektrode in einem außenstromlosen galvanischen Verfahren zum Aufbringen von Metall oder einer Metalllegierung.
7. Verfahren nach Anspruch 6, dadurch gekenn zeichnet , dass die Atome des Metalls in Silizium einen großen Diffusionskoeffizienten haben,
oder dass in der Metalllegierung mehr als 5 % der Atome in Silizium einen großen Diffusionskoeffizienten haben.
8. Verfahren nach Anspruch 6 oder 7, dadurch g e - kennzeichnet , dass die Grenzelektrodenschicht aus einem Metall besteht, dessen Atome in Silizium einen großen Diffusionskoeffizienten haben, oder aus einer Metalllegierung besteht, in der mehr als 5 % der Atome in Silizium einen großen Diffusionskoeffizienten haben
oder dass die Grenzelektrodenschicht (22) keine Metallschicht ist, deren Atome in Silizium einen großen Diffusionskoeffizienten haben, oder keine Metalllegierungsschicht ist, in der mehr als 5 % der Atome in Silizium einen großen Diffusionsko- effizienten haben.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet , dass das Material der Grenzelektrode in der elektrochemischen Spannungsreihe ein kleineres Potential als das Metall oder die Metalllegierung hat.
10. Verfahren nach einem der vorhergehenden Ansprüche, insbesondere nach einem der Ansprüche 5 bis 9, dadurch ge kennzeichnet , dass eine für das galvanische Verfah- ren verwendete Lösung Ionen enthält, die aus Atomen mit einen kleinen Diffusionskoeffizienten in Silizium entstanden sind, insbesondere Kupferionen, und/oder dass die Lösung auf Basis von Wasser, Alkohol, Ether oder einem Gemisch aus diesen Stoffen hergestellt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet , dass die Lösung frei von Stoffen ist, die eine Ausfällung des Metalls ohne Vorhandensein eines Potentialunterschiedes an einer Grenzelektrode bewirken, insbesondere frei von Katalysatoren,
und/oder dass die Elektrolytlösung frei von einem Reduktionsmittel ist, insbesondere frei von Formaldehyd.
12. Verfahren nach einem der vorhergehenden Ansprüche, da - durch gekennzeichnet , dass die Grenzelektrodenschicht während des galvanischen Verfahrens vollständig oder bis zu einer Teilschicht zersetzt wird,
und/oder dass die Barriereschicht (20, 20a) in einer Teil- schicht während des galvanischen Verfahrens zersetzt wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass nach dem Entfernen .der strahlungsempfindlichen Schicht ein Ätzvorgang durchge- führt wird, bei dem die Barriereschicht (20, 20a) gemäß der entstandenen Metallstrukturen geätzt wird,
vorzugsweise in einem nass-chemischen Ätzprozess und/oder ohne Durchführung eines weiteren lithografischen Verfahrens.
14. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass die Leitbahn (14, 14a) aus Aluminium oder aus einer Aluminiumlegierung besteht.
15. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass die Barriereschicht (20, 20a) ein Metall mit einem Schmelzpunkt größer als 1600 °C enthält,
und/oder dass die Barriereschicht (20, 20a) ein Metall ent- hält, dessen Atome in Silizium einen kleinen Diffusionskoeffizienten haben,
und/oder dass die Barriereschicht (20, 20a) ein Nitrid enthält, vorzugsweise ein Metallnitrid, oder dass die Barriere- Schicht aus einem Nitrid besteht, vorzugsweise aus einem Metallnitrid,
und/oder dass die Barriereschicht (20, 20a) einen oder mehrer der Stoffe Wolfram, Nickel, Tantal, Tantalnitrid, Titan oder Titannitrid enthält,
und/oder dass die Grenzelektrodenschicht (22) aus Aluminium oder aus einer Aluminiumlegierung besteht .
16. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass das Metall Kupfer, Gold, Silber oder Platin ist,
oder dass die Metalllegierung mindestens einen dieser Stoffe zu mehr als 40 Gewichtsprozent enthält.
17. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass das Kontaktloch (18) einen Durchmesser größer als 1 μm oder größer als 10 μm oder größer als 20 μm hat,
und/oder dass die Schichtdicke der galvanischen Schicht größer als 100 nm, größer als 500 nm oder größer als 1 μm ist.
18. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet , dass der Diffusionskoeffizient der Atome des Metalls oder von Atomen der Metallle- gierung in Silizium bei 400°C größer als 10 \ - 12 cm/s oder größer als 10"10 cm2/s größer als 10"9 cm2/s ist.
19. Verwendung des Verfahrens nach einem der vorhergehenden Ansprüche zum Herstellen einer integrierten Schaltungsanordnung, die Ströme größer als 1 A, größer als 10 A oder größer als 100 A schaltet,
und/oder Verwendung des Verfahrens zum Herstellen einer Viel- zahl von Trägerschaltkreisen (102) und getragenen Schaltkreisen (104, 106), wobei jeweils mindestens ein getragener Schaltkreis (104, 106) auf einem Trägerschaltkreis (102) angeordnet wird und wobei Seiten mit aktiven Bauelementen einander zugeordnet sind, insbesondere unter Verwendung einer Plättchen-Schnellmontage-Technik, vorzugsweise durch Verlöten des getragenen Schaltkreises (104, 106) und des Trägerschaltkreises (102) .
20. Integrierte Schaltungsanordnung (10, 10a), insbesondere mit einem Verfahren nach einem der vorhergehenden Ansprüche hergestellte integrierte Schaltungsanordnung (10, 10a) ,
mit einem Kontaktloch (18, 18a), das mit einem Metall oder einer Metalllegierung gefüllt ist,
dadurch gekennzeichnet , dass das Metall oder die Metalllegierung vollständig oder innerhalb einer Teilschicht eine Kristallgitterhomogenität hat, wie sie bei einem außenstromlosen galvanischen Abscheideverfahren entsteht .
EP03767441A 2002-11-23 2003-11-20 Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung Withdrawn EP1563534A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP08167849A EP2028686B1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, und Verwendung dieses Verfahrens
EP09170565A EP2128899A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integrierte Schaltungsanordnung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10254815 2002-11-23
DE2002154815 DE10254815A1 (de) 2002-11-23 2002-11-23 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integrierte Schaltungsanordnung
PCT/DE2003/003845 WO2004049431A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung

Related Child Applications (2)

Application Number Title Priority Date Filing Date
EP09170565A Division EP2128899A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integrierte Schaltungsanordnung
EP08167849A Division EP2028686B1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, und Verwendung dieses Verfahrens

Publications (1)

Publication Number Publication Date
EP1563534A1 true EP1563534A1 (de) 2005-08-17

Family

ID=32308688

Family Applications (3)

Application Number Title Priority Date Filing Date
EP03767441A Withdrawn EP1563534A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung
EP09170565A Withdrawn EP2128899A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integrierte Schaltungsanordnung
EP08167849A Expired - Lifetime EP2028686B1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, und Verwendung dieses Verfahrens

Family Applications After (2)

Application Number Title Priority Date Filing Date
EP09170565A Withdrawn EP2128899A1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, Verwendung dieses Verfahrens und integrierte Schaltungsanordnung
EP08167849A Expired - Lifetime EP2028686B1 (de) 2002-11-23 2003-11-20 Verfahren zum galvanischen Aufbringen eines Metalls, insbesondere von Kupfer, und Verwendung dieses Verfahrens

Country Status (6)

Country Link
EP (3) EP1563534A1 (de)
JP (1) JP4246706B2 (de)
CN (1) CN100585830C (de)
DE (1) DE10254815A1 (de)
TW (1) TWI272695B (de)
WO (1) WO2004049431A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524599B2 (en) * 2011-03-17 2013-09-03 Micron Technology, Inc. Methods of forming at least one conductive element and methods of forming a semiconductor structure
JP6411279B2 (ja) 2015-05-11 2018-10-24 東京エレクトロン株式会社 めっき処理方法および記憶媒体
US12117489B2 (en) * 2020-09-12 2024-10-15 Taiwan Semiconductor Manufacturing Company Ltd. Device and method for measuring characteristics of a wafer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JP3152796B2 (ja) 1993-05-28 2001-04-03 株式会社東芝 半導体装置およびその製造方法
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
JP3644205B2 (ja) 1997-08-08 2005-04-27 株式会社デンソー 半導体装置及びその製造方法
US6249055B1 (en) 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US6376374B1 (en) * 1998-05-12 2002-04-23 Semitool, Inc. Process and manufacturing tool architecture for use in the manufacturing of one or more protected metallization structures on a workpiece
TWI223678B (en) * 1998-03-20 2004-11-11 Semitool Inc Process for applying a metal structure to a workpiece, the treated workpiece and a solution for electroplating copper
US6153521A (en) 1998-06-04 2000-11-28 Advanced Micro Devices, Inc. Metallized interconnection structure and method of making the same
KR100407678B1 (ko) * 2000-06-15 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 구리 금속배선 형성 방법
WO2002047139A2 (en) * 2000-12-04 2002-06-13 Ebara Corporation Methode of forming a copper film on a substrate

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of WO2004049431A1 *
WIDMANN D.; MADER H.; FRIEDRICH H.: "Technologie hochintegrierter Schaltungen", 1996, SPRINGER-VERLAG *

Also Published As

Publication number Publication date
CN1714438A (zh) 2005-12-28
JP4246706B2 (ja) 2009-04-02
TWI272695B (en) 2007-02-01
TW200419715A (en) 2004-10-01
CN100585830C (zh) 2010-01-27
JP2006507675A (ja) 2006-03-02
EP2128899A1 (de) 2009-12-02
EP2028686B1 (de) 2012-08-08
DE10254815A1 (de) 2004-06-09
EP2028686A1 (de) 2009-02-25
WO2004049431A1 (de) 2004-06-10

Similar Documents

Publication Publication Date Title
EP0012955B1 (de) Ätzmittel zum Ätzen von Siliciumoxiden auf einer Unterlage und Ätzverfahren
EP1153430B1 (de) Verfahren zum galvanischen bilden von leiterstrukturen aus hochreinem kupfer bei der herstellung von integrierten schaltungen
DE1930669C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE1903961B2 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE2036139A1 (de) Dunnfümmetallisierungsverfahren fur Mikroschaltungen
WO2009006988A1 (de) Kontakt-struktur für euin halbleiter-bauelement sowie verfahren zur herstellung desselben
DE102007026365A1 (de) Halbleitervorrichtungen und Verfahren zur Herstellung derselben
DE2123595A1 (de) Halbleiteranordnung
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3030660C2 (de) Verfahren zur selektiven Diffusion eines Dotierstoffes in ein Halbleitersubstrat
DE2132034A1 (de) Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern
DE2315710A1 (de) Verfahren zum herstellen einer halbleiteranordnung
DE2620998A1 (de) Verfahren zur herstellung von traegern fuer die verarbeitung von ic-chips
DE10355953A1 (de) Verfahren zum Galvanisieren und Kontaktvorsprungsanordnung
WO2004049431A1 (de) Verfahren zum galvanischen aufbringen eines metalls, insbesondere von kupfer, verwendung dieses verfahrens und integrierte schaltungsanordnung
DE2134291A1 (de) Halbleitervorrichtung
DE102017110073B4 (de) Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements und strahlungsemittierendes Halbleiterbauelement
DE2018027A1 (de) Verfahren zum Einbringen extrem feiner öffnungen
DE10126734B4 (de) Umverdrahtungsverfahren und damit hergestelltes Bauelement
DE10360206B4 (de) Verfahren zum selektiven galvanischen Abscheiden in einer integrierten Schaltungsanordnung, insbesondere auf Kupfer, und integrierte Schaltungsanordnung
DE1614310C3 (de) Verfahren zum Anbringen eines elektrischen Anschlusses auf einer Fläche eines elektronischen Bauelementes
DE102021105129A1 (de) Beschichten von Nanodrähten
DE69836000T2 (de) Verfahren zur herstellung einer halbleiteranordnung
DE1614773C3 (de) Verfahren zum Herstellen einer SotarzeWe
DE3786763T2 (de) Verfahren zur Herstellung einer integrierten elektronischen Schaltung, ins besondere eines CMOS-Bauelementes, das die Absonderung metallischer Verunreinigungen umfasst.

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20050511

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT RO SE SI SK TR

RBV Designated contracting states (corrected)

Designated state(s): DE FR

RIN1 Information on inventor provided before grant (corrected)

Inventor name: LINDNER, CHRISTINE

Inventor name: KERKEL, KLAUS

Inventor name: BRADL, STEPHAN

17Q First examination report despatched

Effective date: 20080109

APBK Appeal reference recorded

Free format text: ORIGINAL CODE: EPIDOSNREFNE

APBN Date of receipt of notice of appeal recorded

Free format text: ORIGINAL CODE: EPIDOSNNOA2E

APBR Date of receipt of statement of grounds of appeal recorded

Free format text: ORIGINAL CODE: EPIDOSNNOA3E

APAF Appeal reference modified

Free format text: ORIGINAL CODE: EPIDOSCREFNE

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

APBT Appeal procedure closed

Free format text: ORIGINAL CODE: EPIDOSNNOA9E

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20100601