EP1472862A1 - Schaltungsanordnung und verfahren zur generierung des ansteuersignales des ablenktransistors einer kathodenstrahlröhre - Google Patents

Schaltungsanordnung und verfahren zur generierung des ansteuersignales des ablenktransistors einer kathodenstrahlröhre

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EP1472862A1
EP1472862A1 EP03731794A EP03731794A EP1472862A1 EP 1472862 A1 EP1472862 A1 EP 1472862A1 EP 03731794 A EP03731794 A EP 03731794A EP 03731794 A EP03731794 A EP 03731794A EP 1472862 A1 EP1472862 A1 EP 1472862A1
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EP
European Patent Office
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circuit arrangement
horizontal
phase
locked loop
delay block
Prior art date
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Withdrawn
Application number
EP03731794A
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English (en)
French (fr)
Inventor
Robert Tolkiehn
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Trident Microsystems (Far East) Ltd
Original Assignee
Philips Intellectual Property and Standards GmbH
Koninklijke Philips Electronics NV
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
    • H04N3/22—Circuits for controlling dimensions, shape or centering of picture on screen
    • H04N3/227—Centering
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising

Definitions

  • the horizontal return is proportional to the resonant circuit voltage. Circuit arrangements of this type can be implemented in analog or digital form.
  • PLL phase-lock-loop
  • the first of these phase-locked loops generates an internal, low-interference reference.
  • the second of these phase locked loops regulates the phase position of the loop "internal reference drive signal (HDRV) - deflection transistor - resonant circuit and horizontal return (HFB)".
  • HDRV internal reference drive signal
  • HFB horizontal return
  • this second control loop follows dynamic, horizontal modulation, which is visible, for example, through the parallelogram setting on the monitor.
  • the second control circuit has a much smaller time constant T ⁇ 00 p 2 -
  • Another third requirement is that the horizontal utilization time of the deflection transistor should be up to 60% and its storage time up to 30%. For example, at 140 kHz deflection frequency, about 2 msec of storage time corresponds to 30% of the period. Not all three requirements can be met in the known systems.
  • the overall context of the system means that an improvement in the value of one requirement leads to a deterioration in one of the other values.
  • Output of the first phase locked loop and the input of the second phase locked loop is connected to a first delay block.
  • the input signal of the delay block is the horizontal reference
  • the output signal is a delayed, second horizontal reference, which in turn is an input signal of the second phase locked loop.
  • the delay block together is more than 100%.
  • the circuit arrangement according to the invention results in a change in the phase measurement of the second phase locked loop: the phase of the horizontal flyback is now measured against the delayed, second horizontal reference instead of, as in the conventional circuit arrangement, against the simple horizontal reference.
  • the principle and advantage of the invention is that the delayed, second horizontal reference for all horizontal positions (hpos) and horizontal modulations (hmod) together, ie for the range of hpos + hmod from -30% to + 30%, between the occurrence of the Horizontal return (HFB) and the start of the control signal (HDRV) for the deflection transistor.
  • phase position of the signals is always such that the phase detectors in the two phase-locked loops first measure the time of occurrence of the horizontal synchronization signal (HSYNC) and the horizontal return (HFB), then the time of the occurrence Measure the first horizontal reference and the second horizontal reference and then make the difference. This simplifies the phase detectors in particular in digital implementations.
  • FIG. 1 in the partial figures a) and b) shows a block diagram 1 of the circuit arrangement according to the invention with different control values
  • FIG. 2 shows the signal curve of the horizontal synchronization signal above the
  • FIG. 3 shows the signal curve of the horizontal reference over time
  • FIG. 4 shows the signal curve of the second horizontal reference over time
  • FIG. 5 shows the signal curve of the control signal over time and FIG. 6 shows the signal curve of the horizontal return over time.
  • the waveforms in Fig. 2 to Fig. 6 represent the steady state.
  • the block diagram 1 shown in FIG. 1 a of a two-PLL system consists of a first phase-locked loop PLL1, a first delay block DB1, a second phase-locked loop PLL2, a second delay block DB2 and an RS flip-flop FF.
  • An output of the first phase locked loop PLL1 is connected to an input of the first delay block DBl.
  • An output of the first delay block DB1 is connected to an input 2 of the second phase locked loop PLL2.
  • An output of the second phase locked loop PLL2 is branched and given to an input S of an RS flip-flop FF and to an input of a second delay block DB2.
  • An output of the second delay block DB2 is with an input R of the RS flip-flop FF connected.
  • the two-PLL system described below is used in particular for the horizontal deflection of a cathode ray tube.
  • Interface signals to the rest of the system are the horizontal synchronization HSYNC, the drive signal HDRV for the deflection transistor and the horizontal return HFB.
  • the drive signal HDRV which is generated by the circuit arrangement according to the invention, switches the deflection transistor on and off.
  • the horizontal return HFB represents the position of the electronic beam on the screen. Control values for the system shown are:
  • the target position ZP1 is the horizontal position hpos plus a constant one
  • the block diagram 1 shown in Fig. Lb) consists of the same elements as that shown in Fig. La). The difference is in the control values for the delay block DB1 and the second phase locked loop PLL2. Control values for these two are in this exemplary embodiment:
  • the division of the horizontal modulation results in values that are particularly suitable for a digital implementation.
  • Fig. 2 shows the waveform of the horizontal synchronization signal
  • HSYNC With the rising edge of a square-wave signal, a period that begins and ends here is specified as 100%.
  • the pulse duration is usually less than 25% and the rising edge or the center of the horizontal synchronization signal HSYNC is usually used as the reference time.
  • Fig. 3 shows the waveform of the internal, low-interference, horizontal
  • Reference HREF horizontal reference
  • the influence of the target phase ZP1 from 15% to 45% on the output signal HREF of the first phase locked loop PLL1 is shown with a dotted line.
  • the square-wave pulses at about 15% and about 45% make it clear that the limits of the setting range of the horizontal position hpos, which should meet the requirements of ⁇ 15% o, are reached, namely that they are shifted by 30% so that they are only positive.
  • FIG. 5 shows the signal curve of the generated drive signal HDRV for the deflection transistor.
  • the maximum pulse duration of 60% is shown with a solid line.
  • the segments drawn with a dotted line represent the control signal
  • HDRV with a maximum pulse duration of 60% for the cases (hpos + h od) -30%>, -15%, + 15% and + 30%.
  • Fig. 6 shows the waveform of the horizontal return HFB.
  • the horizontal return is in phase with the horizontal synchronization signal.
  • the horizontal return HFB appears with a delay by the storage time after switching off the deflection transistor (falling edge of the HDRV). Accordingly, the phase position of the horizontal return HFB varies according to that of the control signal HDRV.
  • the target phase ZP3 of the second phase locked loop PLL2 is constant, e.g. 10%, and the horizontal modulation hmod is realized only in the target phase ZP2 of the delay block DB1.
  • ⁇ 14% is preferably selected for hmodl, which results in a range of 66% to 94% for the target phase ZP 2.
  • ⁇ 1% which results in ZP3 for the target phase Range from 9% to 11. This variant is particularly suitable for digital implementation.
  • T MEMORY 30%
  • hduty 60%

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  • Engineering & Computer Science (AREA)
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Abstract

Schaltungsanordnung zur Generierung des Ansteuersignales (HDRV) für den Ablenktransistor, der den Schwingkreis der horizontalen Ablenkung einer Kathodenstrahlröhre (CRT) treibt. Die erfindungsgemässe Schaltungsanordnung erzeugt ein zweites horizontales Referenzsignal (HREF2), das zeitlich gesehen zwischen dem Signal des Horizontal-Rücklaufs (HFB) und dem Rechtecksignal des Ansteuersignals (HDRV) für den Ablenktransistor liegt, und zwar für alle möglichen horizontalen Positionen (hpos) und horizontalen Modulationen (hmod). Zwischen dem Ausgang des ersten Phasenregelkreises (PLL1) und dem Eingang des zweiten Phasenregelkreises (PLL2) ist ein Verzögerungsblock (DB1) geschaltet. Die Phasenmessung des Horizontal-Rücklaufes (HFB) bezüglich des zweiten horizontalen Referenzsignals (HREF2) findet erfindungsgemäss immer in der Zeit von 10% einer Periode statt. Für die Positionierung des zweiten horizontalen Referenzsignals (HREF2) wird erfindungsgemäss die herkömmliche Schaltungsanordnung mit dem ersten Verzögerungsblock (DB1) ergänzt.

Description

Schaltungsanordnung und Verfahren zur Generierung des Ansteuersignales des Ablenktransistors einer Kathodenstrahlröhre
Die Erfindung betrifft eine Schaltungsanordnung zur Generierung des Ansteuersignais (HDRV = horizontal drive) für den Ablenktransistor, der den Schwingkreis der horizontalen Ablenkung einer Kathodenstrahlröhre (CRT = cathode ray tube) treibt. Als Eingangssignale für die Schaltungsanordnung werden das horizontale Synchronisationssignal (HSYNC = horizontal synchronization) und der Horizontal-Rücklauf (HFB = horizontal flyback) verwendet. Der Horizontal-Rücklauf ist dabei proportional zur Schwingkreisspannung. Schaltungsanordnungen dieser Art können analog oder digital implementiert werden.
Die Erfindung betrifft insbesondere eine Schaltungsanordnung, die zwei Phasenregelkreise (PLL = phase-lock-loop) verwendet. Der erste dieser Phasenregelkreise generiert dabei eine interne, störungsarme Referenz. Der zweite dieser Phasenregelkreise regelt die Phasenlage der Schleife "interne Referenz- Ansteuersignal (HDRV) - Ablenktransistor - Schwingkreis und Horizontal-Rücklauf (HFB)". Dieser zweite Regelkreis folgt im Gegensatz zum ersten Regelkreis der dynamischen, horizontalen Modulation, die z.B. durch die Parallelogrammeinstellung am Monitor sichtbar wird. Der zweite Regelkreis hat eine sehr viel kleinere Zeitkonstante Tι00p2- Non der beschriebenen Schaltungsanordnung für die Generierung des Ansteuersignales eines Ablenktransistors und von anderen Realisierungen her ist es bekannt, daß idealerweise erstens die horizontale Position (hpos = horizontal position) und zweitens die horizontale Modulation (hmod = horizontal modulation) je einen Einstellbereich von bis zu ± 15% haben sollten. Eine weitere, dritte Anforderung ist, daß die horizontale Auslastungszeit des Ablenktransistors bis zu 60% betragen sollte und dessen Speicherzeit bis zu 30%. Zum Beispiel entsprechen bei 140 kHz Ablenkfrequenz etwa 2 msec Speicherzeit 30% der Periode. Bei den bekannten Systemen können nicht alle drei Anforderungen erfüllt werden. Der Gesamtzusammenhang des Systems führt dazu, daß eine Verbesserung des Wertes der einen Anforderung zu einer Verschlechterung eines der anderen Werte führt. Die herkömmliche Schaltungsanordnung für die Generierung des Ansteuersignales für den Ablenktransistor hat sich bewährt, jedoch können die großen, geforderten Einstellbereiche für die horizontale Position und die horizontale Modulation bei Ablenktransistoren, die eine große Auslastungszeit und Speicherzeit haben, nicht erreicht werden ohne die Rückkopplung des zweiten Phasenregelkreises um eine Periode zu vergrößern. Diese Verzögerung der Reaktionszeit würde zu einer Verschlechterung des Regelverhaltens des zweiten Phasenregelkreises führen und ist in der Regel nicht akzeptabel.
Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung anzugeben, die geforderten, großen Einstellbereiche für die horizontale Position und für die horizontale Modulation selbst für einen Ablenktransistor mit großen Auslastungszeit und großer Speicherzeit ohne Vergrößerung der Verzögerung der Rückkopplung des zweiten Regelkreises erreicht. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwischen den
Ausgang des ersten Phasenregelkreises und den Eingang des zweiten Phasenregelkreises ein erster Verzögerungsblock geschaltet ist. Das Eingangssignal des Verzögerungsblockes ist die horizontale Referenz, das Ausgangssignal eine verzögerte, zweite horizontale Referenz, welche wiederum ein Eingangssignal des zweiten Phasenregelkreises ist. Der konstante Anteil des ersten Phasenregelkreises und der konstante Anteil des ersten
Verzögerungsblockes zusammen betragen mehr als 100%. Durch die erfindungsgemäße Schaltungsanordnung ergibt sich eine Veränderung in der Phasenmessung des zweiten Phasenregelkreises: es wird nun die Phase des Horizontal-Rucklaufs gegen die verzögerte, zweite horizontale Referenz gemessen, anstatt, wie bei der herkömmlichen Schaltungsanordnung, gegen die einfache horizontale Referenz.
Prinzip und Vorteil der Erfindung ist, daß die verzögerte, zweite horizontale Referenz für alle horizontalen Positionen (hpos) und horizontalen Modulationen (hmod) zusammen, d.h. für den Bereich von hpos+hmod von -30% bis +30%, zwischen dem Auftreten des Horizontal-Rucklaufs (HFB) und dem Start des Ansteuersignais (HDRV) für den Ablenktransistor liegt. Dies bedeutet, daß die Phasenmessung nach dem Ablauf des Horizontal-Rucklaufs sofort in die Generierung des nächsten Ansteuerungssignales (HDRV) einfließen kann und somit eine minimale Verzögerung des Regelkreises (minimal loop- latency) erreicht wird. Damit ist es möglich, die Phasenmessung stets in dem bei einer geforderten Speicherzeit von 60% und einer Auslastungszeit von 30% verbleibenden Fenster von 10% durchzuführen. Die Phasenmessung begrenzt somit nicht den Einstellbereich der horizontalen Modulation (hmod).
Ein weiterer Vorteil der erfindungsgemäßen Schaltungsanordnung ist, daß die Phasenlage der Signale stets so ist, daß die Phasendektoren in den beiden Phasenregelkreisen zunächst den Zeitpunkt des Auftretens des horizontalen Synchronisationssignales (HSYNC) und des Horizontal-Rucklaufs (HFB) messen, danach den Zeitpunkt des Auftretens der ersten horizontalen Referenz und der zweiten horizontalen Referenz messen und anschließend die Differenz daraus bilden. Die Phasendetektoren vereinfachen sich dadurch insbesondere bei digitalen Implementierungen.
Im folgenden wird die Erfindung mit Bezug auf die Figs. näher erläutert, wobei:
Fig. 1 in den Teilfiguren a) und b) ein Blockschaltbild 1 der erfϊndungsgemäßen Schaltungsanordnung mit unterschiedlichen Steuerungswerten zeigt, Fig. 2 den Signalverlauf des horizontalen Synchronisationssignales über der
Zeit darstellt,
Fig. 3 den Signalverlauf der horizontalen Referenz über der Zeit darstellt, Fig. 4 den Signalverlauf der zweiten horizontalen Referenz über der Zeit darstellt,
Fig. 5 den Signalverlauf des Ansteuersignales über der Zeit darstellt und Fig. 6 den Signalverlauf des Horizontal-Rucklaufs über der Zeit darstellt. Die Signalverläufe in Fig. 2 bis Fig. 6 stellen den eingeschwungenen Zustand dar.
Das in Fig. la) dargestellte Blockdiagramm 1 eines Zwei-PLL-Systems besteht aus einem ersten Phasenregelkreis PLLl, einem ersten Verzögerungsblock DBl, einem zweiten Phasenregelkreis PLL2, einem zweiten Verzögerungsblock DB2 und einem RS-Flipflop FF. Ein Ausgang des ersten Phasenregelkreises PLLl ist mit einem Eingang des ersten Verzögerungsblockes DBl verbunden. Ein Ausgang des ersten Verzögerungsblockes DBl ist mit einem Eingang 2 des zweiten Phasenregelkreises PLL2 verbunden. Ein Ausgang des zweiten Phasenregelkreises PLL2 wird verzweigt und auf einen Eingang S eines RS- Flipflops FF gegeben sowie auf einen Eingang eines zweiten Verzögerungsblockes DB2. Ein Ausgang des zweiten Verzögerungsblockes DB2 ist mit einem Eingang R des RS-Flipflops FF verbunden. Das im folgenden beschriebene Zwei-PLL-System wird insbesondere für die horizontale Ablenkung einer Kathodenstrahlröhre verwendet. Schnittstellensignale zu dem übrigen System sind die horizontale Synchronisation HSYNC, das Ansteuersignal HDRV für den Ablenktransistor und der Horizontal-Rücklauf HFB. Das Ansteuersignal HDRV, das durch die erfindungsgemäße Schaltungsanordnung generiert wird, schaltet den Ablenktransistor ein und aus. Der Horizontal-Rücklauf HFB stellt die Position des elektronischen Strahls auf dem Bildschirm dar. Steuerungswerte für das dargestellte System sind:
- für den ersten Phasenregelkreis PLLl: als Zielphase ZP1 die horizontale Position hpos plus einen konstanten
Anteil konstl, der in dem ersten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 30% beträgt, und die quasi statische horizontale Position, die vom Gesamtsystem vorgegeben ist und hpos = ± 15% ist, so daß ZP1 = 15% bis 45% ist, für den Verzö gerungsblock DBl: als Zielphase ZP2 die dynamische horizontale Modulation hmod plus einen konstanten Anteil konst2, der in dem ersten Verzögerungsblock erzeugt wird und in diesem Ausfuhrungsbeispiel 80% beträgt, und die horizontale Modulation hmod, die vom Gesamtsystem vorgegeben ist hmod = ± 15% ist, so daß ZP2 = 65% bis 95% ist,
- für den zweiten Phasenregelkreis PLL2: als Zielphase ZP3 ein konstanter Anteil konst3, der in dem zweiten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 10%o beträgt, so daß auch ZP3 = 10% ist, - für den zweiten Verzögerungsblock DB2: als Zielphase ZP4 die quasi statische horizontale Auslastungszeit hduty, die von dem Gesamtsystem vorgegeben wird, so daß ZP4 = hduty = 40% bis 60%.
Das in Fig. lb) dargestellte Blockdiagramm 1 besteht aus den gleichen Elementen wie das Fig. la) dargestellte. Der Unterschied besteht in den Steuerungswerten für den Verzögerungsblock DBl und den zweiten Phasenregelkreis PLL2. Steuerungswerte für diese beiden sind in diesem Ausfuhrungsbeispiel:
- für den Verzögerungsblock DB 1 : als Zielphase ZP2 die erste dynamische horizontale Modulation hmodl plus einen konstanten Anteil konst2, der in dem ersten Verzögerungsblock erzeugt wird und in diesem Ausführungsbeispiel 80%) beträgt, und die erste horizontale Modulation hmodl, die vom Gesamtsystem vorgegeben ist hmodl = ± 14% ist, so daß ZP2 = 66% bis 94% ist, - für den zweiten Phasenregelkreis PLL2: als Zielphase ZP3 die zweite horizontale Modulation hmod2 plus einen konstanten Anteil konst3, der in dem zweiten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 0% beträgt, und die zweite horizontale Modulation, die vom Gesamtsystem vorgegeben ist und hmod2 = ± 1% ist, so daß ZP3 = 9% bis 11%.
Bei dieser Ausführungsform nach Fig. lb) erfolgt die Einstellung der horizontalen Modulation hmod in zwei Teilen hmodl und hmod2, wobei hmod=hmodl+hmod2 ist. Es ist bevorzugt, daß dabei der größere Teil hmodl von z.B. +/- 14% im ersten Verzögerungsblock DBl und der kleinere Teil hmod2 von z.B. +/- 1% im zweiten Phasenregelkreis PLL2 verwirklicht wird. Durch die Aufteilung der horizontalen Modulation ergeben sich Werte, die besonders für eine digitale Implementierung geeignet sind. Fig. 2 stellt den Signalverlauf des horizontalen Synchronisationssignales
HSYNC dar. Mit der steigenden Flanke eines Rechtecksignales beginnt und endet hier eine Periodendauer, die mit 100% angegeben ist. Die Impulsdauer beträgt in der Regel weniger als 25% und als Referenzzeitpunkt wird in der Regel die steigende Flanke oder die Mitte des horizontalen Synchronisationssignals HSYNC genutzt. Fig. 3 stellt den Signalverlauf der internen, störungsarmen, horizontalen
Referenz HREF (= horizontal reference) dar. Der Einfluß der Zielphase ZP1 von 15% bis 45% auf das Ausgangssignal HREF des ersten Phasenregelkreises PLLl ist mit gepunkteter Linie dargestellt. Der mit durchgezogener Linie dargestellte Rechteckimpuls verdeutlicht für den Fall hpos = 0% den Einfluß des konstanten Anteils konstl = 30%>. Die Rechteckimpulse bei etwa 15% und etwa 45% verdeutlichen, daß die Grenzen des Eiiistellbereiches der horizontalen Position hpos, die den Anforderungen nach ± 15%o sollen, erreicht werden, und zwar sind sie um 30% verschoben, damit sie nur positiv sind.
Fig. 4 stellt den Signalverlauf der verzögerten zweiten horizontalen Referenz HREF2 dar. In dem dargestellten Beispiel beträgt der Anteil, gemessen vom Eingangssignal HREF des Verzögerungsblockes DBl an, konst2 = 80%. Dies bedeutet, daß im Fall hpos = 0%> und hmod = 0% über eine Periodendauer von 100% hinweg gesehen, die steigende Flanke des Rechtecksignales der zweiten horizontalen Referenz HREF2 um 10% einer Periodendauer nach der steigenden Flanke des horizontalen Synchronisationssignales erscheint. Dies ergibt sich aus der Gleichung 1 :
30 % {HREF) + 80 % {HREF2) - 100 % {HSYNC) = 10 % {HFB) (1)
Der maximale Einfluß der Führungsgröße hpos = ± 15%> ist durch die in gestrichelter Linie dargestellten Rechteckimpulse rechts und links des mit durchgezogener Linie für hpos = 0% dargestellten Rechteckimplus verdeutlicht. Der maximale Einfluß der Führungsgröße hmod = ± 15% ist durch die in gestrichelter Linie dargestellten Rechteckimpulse rechts und links außen dargestellt. Die Anforderung an hmod können also zusätzlich zu den Anforderungen an hpos, beide Anforderungen lauten ± 15%, erfüllt werden.
Fig. 5 stellt den Signalverlauf des generierten Ansteuersignais HDRV für den Ablenktransistor dar. Mit durchgezogener Linie ist die maximale Impulsdauer von 60% dargestellt. Die mit gepunkteter Linie gezeichneten Segmente stellen das Ansteuersignal
HDRV bei einer maximalen Impulsdauer von 60% für die Fälle (hpos+h od) = -30%>, -15%, +15% und +30% dar.
Fig. 6 stellt den Signalverlauf des Horizontal-Rucklaufs HFB dar. In dem mit durchgezogener Linie dargestellten Beispiel ist der Horizontal-Rücklauf in Phase mit dem horizontalen Synchronisationssignal. Der Horizontal-Rücklauf HFB erscheint jeweils mit einer Verzögerung um die Speicherzeit nach dem Ausschalten des Ablenktransistors (fallende Flanke des HDRV). Demnach variiert die Phasenlage des horizontalen Rücklaufs HFB entsprechend der des Ansteuersignais HDRV.
Bei einer bevorzugten Ausführungsform der Erfindung ist die Zielphase ZP3 des zweiten Phasenregelkreises PLL2 konstant, z.B. 10%, und die horizontale Modulation hmod wird ausschließlich in der Zielphase ZP2 des Verzögerungsblockes DBl verwirklicht.
Bei einer Variante zum Betreiben der erfindungsgemäßen Schaltungsanordnung liegt die Zielphase ZP2 für den ersten Verzögerungsblock DBl in einem Bereich, der von dem ersten Teil hmodl und einem konstanten Anteil konst2, so daß ZP2 = hmodl + 80% ist. Für hmodl wird bevorzugt ± 14% gewählt, somit ergibt sich für die Zielphase ZP 2 ein Bereich von 66% bis 94%. Außerdem liegt bei dieser Variante die Zielphase ZP3 für den zweiten Phasenregelkreis PLL2 in einem Bereich, der von dem zweiten Teil und einem konstanten Anteil konst3 gebildet wird, so daß ZP3 = hmod2 + 10% ist. Für hmod 2 wird bevorzugt ± 1% gewählt, somit ergibt sich für die Zielphase ZP3 ein Bereich von 9% bis 11 . Diese Variante eignet sich besonders für eine digitale Implementierung.
Die erfindungsgemäße Schaltungsanordnung erzeugt ein zweites horizontales Referenzsignal HREF2, das zeitlich gesehen zwischen dem Rechtecksignal des horizontalen Rücklaufs und dem Rechtecksignal des Ansteuersignais für den Ablenktransistor liegt, und zwar für alle horizontalen Positionen hpos und horizontalen Modulationen hmod zusammen, dies bedeutet, für den Bereich von hpos+hmod = -30% bis hpos+hmod = +30%. Für große Speicherzeiten, zum Beispiel TSPEICHER = 30%, des Ablenktransistors und für große Auslastungszeiten, zum Beispiel hduty = 60%, verbleibt eine Zeit von 10% für die Phasenmessung und Rückkopplung des zweiten Phasenregelkreises PLL2.
Zusammengefaßt sind für die erfindungsgemäße Schaltungsanordnung mit einem Verzögerungsblock DBl für die Positionierung des zweiten horizontalen Referenzsignals HREF2 zwischen dem horizontalen Rücklauf HFB und dem generierten Ansteuersignal HDRV gegenüber dem Stand der Technik ein größerer Bereich für die horizontale Modulation, mehr Auslastungszeit und/oder mehr Speicherzeit akzeptabel, ohne die Verzögerung der Rückkopplung der Phasenregelkreise auf über eine Periodendauer zu verlängern.

Claims

PATENTANSPRÜCHE:
1. Schaltungsanordnung zur Generierung des Ansteuersignales des Ablenktransistors einer Kathodenstrahlröhre, die aus einem Zwei-PLL-System besteht, dadurch gekennzeichnet, daß zwischen dem ersten und dem zweiten Phasenregelkreis (PLLl, PLL2) ein Verzögerungsblock (DBl) geschaltet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang (HREF) des ersten Phasenregelkreises (PLLl) mit dem Eingang des Verzögerungsblockes (DBl) verbunden ist.
3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Ausgang des ersten Verzögerungsblockes (DBl) mit einem Eingang des zweiten Phasenregelkreises (PLL2) verbunden ist.
4. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die horizontale Modulation (hmod) ein Steuerungswert für den Verzögerungsblock (DBl) ist.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der konstante Anteil (konstl) der Zielphase (ZP1) des ersten Regelkreises (PLLl) und der konstante Anteil (konst2) des ersten Verzögerungsblockes (DBl) zusammen größer 100% sind.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der konstante Anteil (konstl) des ersten Phasenregelkreises PLLl 30% beträgt.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß der konstante Anteil (konst2) des ersten Verzögerungsblockes (DBl) 80%> beträgt.
8. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) konstant ist.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) 10%o beträgt.
10. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der dynamische Anteil der Zielphase (ZP3) des zweiten Phaseiiregelkreises (PLL2) kleiner 20%> der gesamten horizontalen Modulation (hmod) ist.
11. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der dynamische Anteil der Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) etwa 7% der gesamten horizontalen Modulation (hmod) beträgt.
12. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einstellung der horizontalen Modulation (hmod) in zwei Teilen (hmodl und hmod2) erfolgt, wobei der erste Teil (hmodl) im ersten Verzögerungsblock (DBl) und der zweite Teil (hmod2) im zweiten Phasenregelkreis (PLL2) verwirklicht werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste Teil (hmodl) den größeren Anteil der Einstellung der horizontalen Modulation (hmod) verwirklicht und der zweite Teil (hmod2) den kleineren.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der erste Teil (hmodl) 14% beträgt und der zweite Teil (hmod2) 1%> beträgt.
15. Verfahren nach einem der Ansprüche 4 bis 14, dadurch gekennzeichnet, daß die horizontale Modulation (hmod) 15 % beträgt.
16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die Zielphase (ZP2) für den ersten Verzögerungsblock (DBl) in einem Bereich von 66% bis 94% und die Zielphase (ZP3) für den zweiten Phasenregelkreis (PLL2) in einem Bereich von 9% bis 11% liegt.
17. Verfahren nach einem der Ansprüche 4 bis 16, dadurch gekennzeichnet, daß die Schaltungsanordnung digital implementiert ist.
EP03731794A 2002-01-26 2003-01-22 Schaltungsanordnung und verfahren zur generierung des ansteuersignales des ablenktransistors einer kathodenstrahlröhre Withdrawn EP1472862A1 (de)

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PCT/IB2003/000183 WO2003063466A1 (de) 2002-01-26 2003-01-22 Schaltungsanordnung und verfahren zur generierung des ansteuersignales des ablenktransistors einer kathodenstrahlröhre

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