EP1417578A2 - Unterbrecher-steuereinrichtung mit prioritätsvorgabe - Google Patents

Unterbrecher-steuereinrichtung mit prioritätsvorgabe

Info

Publication number
EP1417578A2
EP1417578A2 EP01986883A EP01986883A EP1417578A2 EP 1417578 A2 EP1417578 A2 EP 1417578A2 EP 01986883 A EP01986883 A EP 01986883A EP 01986883 A EP01986883 A EP 01986883A EP 1417578 A2 EP1417578 A2 EP 1417578A2
Authority
EP
European Patent Office
Prior art keywords
interrupt
priority value
processor
priority
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01986883A
Other languages
English (en)
French (fr)
Inventor
Jörg Franke
Joachim Ritter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
TDK Micronas GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Micronas GmbH filed Critical TDK Micronas GmbH
Publication of EP1417578A2 publication Critical patent/EP1417578A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked

Definitions

  • the invention relates to an interrupter control device with which the access of a plurality of interrupter sources to a processor is controlled, which are to switch over the current program there according to the respectively active interrupter source.
  • a processor in a motor vehicle that is currently in a relatively insignificant program mode, e.g. Regulation of heating and ventilation. If a temperature sensor in the engine reports overheating during this time, the processor must be switched to an engine control program so that no damage occurs there.
  • Interrupt sources simultaneously send signals for program change is solved in that the interrupter control device only switches through the individual interrupt sources one after the other according to predetermined priorities to the interrupter input of the processor.
  • each breaker source is connected to its own breaker interface, which is individualized by an address and a predetermined, in particular programmable, priority value.
  • flags settable status registers
  • All interrupt interfaces are coupled to a selector that selects the one with the highest priority from the incoming interrupt requests.
  • interrupt routine which are assigned to the respective priority of the interrupt interface to be switched through, but which always also contain a context-saving routine.
  • the following operations are usually carried out during the context-saving routine: the program running in the processor is stopped, the contents of the registers present in the processor core are loaded into separate memory areas, the
  • the time of the data backup in the processor is not negligible, but depending on the interrupt routine requires a large number of cycles, for example between 10 and 30 cycles.
  • new interrupt requests can only be detected by setting the corresponding flags in the associated interrupt interface. These set flags can only be evaluated again when the interrupt routine in the processor has expired and this is indicated by corresponding signals from the branch logic.
  • the lockout time for new interruption requests during context backup accounts for a significant portion of the total lockout time, also known as latency.
  • the object of the invention is therefore to develop an interrupter control device such that it has greater flexibility with regard to the program branches to be blocked than the total blocking of all program branches by means of one or more control commands.
  • an interrupter control device in that in a priority comparator the current priority value is replaced by a higher priority value, a pseudo priority, during the execution of the current program.
  • a priority comparator the current priority value is replaced by a higher priority value, a pseudo priority, during the execution of the current program.
  • the single figure shows the block diagram of an interrupter control device with a device for prioritizing according to the invention.
  • the block diagram according to the figure shows the functional blocks of an interrupter control device 1, which is generally designed as a monolithically integrated circuit.
  • the interrupt sources can be processors, transmitter devices or sensors that generate data or analog signals sl, s2, s3, s4, which serve as switchover signals for the processor 100.
  • the figure shows only four interrupter sources, but as a rule 16 or more interrupter sources can be connected to an interrupter control device.
  • Each breaker source 11, 12, 13, 14 is assigned an breaker interface 21, 22, 23, 24, which represents the respective input circuit of the breaker control device.
  • the interrupter interfaces can be designed the same or different depending on the type of connectable interrupter sources.
  • each interrupt interface contains its own address Adi and an associated priority value Pi, which is advantageously also programmable via a bus line (not shown).
  • a selection device 30 determines from the current interrupt requests the one with the highest priority Pmax together with the associated address Adm.
  • a priority comparator 40 compares this priority value Pmax with a currently valid priority value Px and generates an interrupt request signal IR if the priority value Pmax is higher than the current one
  • Priority value Px is.
  • the new priority value Pmax is now stored as the new current priority value Px, for example in a register 35, in order to be available again for the current priority comparison at the next interrupt request. If the priority value Pmax is less than the current priority value Px, then this value need not be saved.
  • the priority comparator 40 detects a higher priority value than the current priority value Px from the supplied priority value Pmax, then it uses an interrupt request signal IR to report an interrupt request to the processor 100 which, as soon as that running program allows this to be processed as an interrupt routine.
  • the context of the running program is saved, and in addition to the storage of the data linked to the processor core, the return address is also stored in the interrupted program.
  • the processor core can be prepared for the new program to be processed in a context-sensitive manner.
  • the processor 100 receives the information Vi about the program to be newly processed from a branching logic 60 which, via control signals Vs and possibly a "handshake" method, exchanges the corresponding information with the processor, for example in a register 55 which was previously stored by the Branch logic has been loaded accordingly.
  • the program pointer of the processor receives directly or indirectly the information about the internal start address of the new program or the associated interrupt routine.
  • the switching of the various status signals, which correspond to the respective operating status of the interrupter control device 1, is also essentially controlled by the branching logic 60 via the internal control signals st indicated in the circuit.
  • This program sequence which is controlled by the priorities, is now used in a very simple manner, as already stated, for the solution of the task, in that the priority comparison is not carried out with the current priority value Px but with a pseudo-priority value Pp in the priority comparator 40.
  • the pseudo priority value Pp is expediently queried from a register 45 which is coupled to the priority comparator 40 and can be loaded via a read / write bus 70 which is generally present.
  • Register 45 may also contain memory areas for status signals and an address.
  • the connection and disconnection to the priority comparator 40 takes place either by means of corresponding control signals or if the stored address matches a specific interface address Adi.
  • the pseudo priority the current program can only be interrupted by higher priorities. If it should not be interrupted at all, the highest possible priority level is used for the pseudo priority.
  • the control signal for a total branch lock and the circuit connection that may be required for it can thus even be omitted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Control By Computers (AREA)

Abstract

Unterbrecher-Steuereinrichtung (1) zur Zugangssteuerung von Unterbrecherquellen (11, 12, 13, 14) an einen Prozessor (100) und zur Steuerung der zugehörigen Programmverzweigung der aktuell ablaufenden Signalverarbeitung mit einer aktuellen Priorität (Px) im Prozessor. Eingangsseitig enthält die die Unterbrecher-Steuereinrichtung (1) eine vorgegebene Anzahl von Unterbrecherschnittstellen (21, 22, 23, 24) zum Anschluß der Unterbrecherquellen, wobei jeder Unterbrecherschnittstelle (21, 22, 23, 24) ein Prioritätswert (Pi) und eine Adresse (Adi) zugeordnet ist. Eine Auswahleinrichtung (30) bestimmt aus den aktivierten Unterbrecherschnittstellen diejenige mit dem höchsten Prioritätswert (Pmax). Die Durchschaltung der einzelnen Unterbrecherschnittstellen (21, 22, 23, 24) auf den Prozessor (100) als Unterbrecher-Anforderungssignal (IR) ist von einem Prioritätsvergleicher (40) und einer Verzweigungslogik (60) abhängig, die in Abhängigkeit von dem ermittelten Prioritätswert (Pmax) und dem aktuellen Prioritätswert (Px) oder einem in einem Register (45) enthaltenen Pseudoprioritätswert (Pp) das Auslösung Kontextsicherung im Prozessor (100) steuern.

Description

Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe
Die Erfindung betrifft eine Unterbrecher-Steuereinrichtung, mit der der Zugang einer Vielzahl von Unterbrecherquellen zu einem Prozessor gesteuert wird, die dort entsprechend der jeweils aktiven Unterbrecherquelle das laufende Progamm umschalten sollen. Als Beispiel sei hier ein Prozessor in einem Kraftfahrzeug angegeben, der sich gerade in einem relativ unbedeutenden Programmbetrieb befindet, z.B. Regelung der Heizung und Lüftung. Meldet während dieser Zeit ein Temperatursensor im Motor eine Überhitzung, dann muß der Prozessor auf ein Motorsteuerungsprogramm umschaltet werden, damit dort kein Schaden entsteht. Der Konfliktfall, bei dem zwei oder mehrere
Unterbrecherquellen gleichzeitig Signale zum Programmwechsel senden, wird dadurch gelöst, daß die Unterbrecher-Steuereinrichtung die einzelnen Unterbrecherquellen erst nacheinander nach vorgegebenen Prioritäten an den Unterbrecherreingang des Prozessors durchschaltet. Hierzu ist jede Unterbrecherquelle an eine eigene Unterbrecherschnittstelle angeschlossen, die durch eine Adresse und einen vorgegebenen, insbesondere programmierbaren Prioritätswert individualisiert ist. Jeder
Unterbrecherschnittstelle sind zudem in der Regel mindestens zwei setzbare Zustandsregister (=Flag) zugeordnet, aus denen die Unterbrecher-Steuereinrichtung einen von der Unterbrecherquelle ausgelösten Unterbrechungswunsch erkennt und andererseits der Unterbrecherquelle die Freigabe oder Sperrung der jeweiligen Unterbrecherschnittstelle anzeigt.
Alle Unterbrecherschnittstellen sind mit einer Auswahleinrichtung verkoppelt, die von den eingehenden Unterbrechungsanforderungen, diejenige mit der höchsten Priorität heraussucht. Im Anschluß daran vergleicht ein Prioritätsvergleicher die von der Auswahleinrichtung ermittelte höchste Priorität mit der Priorität des aktuell ablaufenden Programms und gibt dann ein Unterbrechungsanforderungssignal (=Interrupt Request) an den Unterbrechereingang des Prozessors ab, wenn die angeforderte Priorität höher ist als die Priorität des laufenden Programms. Wenn die Priorität geringer ist, läuft das aktuelle Programm ungestört weiter. Da der Prozessor auch bei einer hohen Priorität der Unterbrechungsanforderung in der Regel nicht sofort in das prioritätshöhere Programm wechseln kann, findet zwischen ihm und der Unterbrecher-Steuereinrichtung ein Austausch von Anforderungs- und Freigabesignalen statt, das üblicherweise als "handshake"-Verfahren bezeichnet wird. Eine Verzweigungslogik in der Unterbrecher-Steuerschaltung ist mit der Priorität oder Adresse der prioritätshöchsten Unterbrecherschnittstelle gespeist, die für die Programmverzweigung vom Prozessor abgefragt wird. Die Verzweigungslogik steuert in der Regel auch das „handshake"-Verfahren und liefert die zugehörigen Signale.
Die von der Verzweigungslogik abgegebenen Verzweigungsbefehle lösen im Prozessor unterschiedliche Unterbrecherroutinen aus (= Interrupt Routine), die der jeweiligen Priorität der durchzuschaltenden Unterbrecherschnittstelle zugeordnet sind, die jedoch immer auch eine Kontextsicherungsroutine enthalten. Während der Kontextsicherungsroutine werden in der Regel folgende Operationen durchgeführt: das im Prozessor laufende Programm wird angehalten, der Inhalt der im Prozessorkern vorhandenen Register wird in separate Speicherbereiche geladen, die
Rücksprungadresse in das unterbrochene Programm' wird bestimmt und gespeichert und einige Zustandssignale (=Flags) werden gesetzt oder gelöscht. In dem individuellen Teil der jeweiligen Unterbrecherroutinen werden beispielsweise in einige Register des Prozessorkerns neue Inhalte eingelesen, beispielsweise feste Koeffizienten usw.. Durch den bereits erwähnten Austausch von Anforderungs-, Bereitschafts- und Sperrsignalen zwischen der Unterbrecher-Steuereinrichtung und dem Prozessor wird sichergestellt, daß das laufende Programm nur an den dafür zulässigen Stellen unterbrochen werden kann.
Die Zeit der Datensicherung im Prozessor ist dabei nicht vemachläßigbar sondern erfordert je nach Unterbrecherroutine eine Vielzahl von Takten, beispielsweise zwischen 10 und 30 Takten. Während des Ablaufs der individuellen Unterbrecherroutine können neue Unterbrechungsanforderungen nur über das Setzen der entsprechenden Flags in der zugehörigen Unterbrecherschnittstelle erfaßt werden. Das Auswerten dieser gesetzten Flags kann erst wieder erfolgen, wenn die Unterbrecherroutine im Prozessor abgelaufen und dies durch entsprechende Signale der Nerzweigungslogik angezeigt ist. Die Sperrzeit für neue Unterbrechungsanforderungen während der Kontextsicherung macht einen wesentlichen Teil der gesamten Sperrzeit, die auch als Latenzzeit bezeichnet wird, aus.
Beispielsweise ist im Datenblatt der Firma "Micronas IntermetaH" vom 29. Sept. 1999 mit der Bezeichnung "CEVF-3 V3.2 Dashboard Controller-Emulator", Bestellnummer: 6251-479-3PD, Teil 9: "9. Interrupt Controller (IR) VI .5" auf den Seiten 71 bis 79 eine Unterbrecher-Steuereinrichtung beschrieben, die diese Funktionseinheiten enthält, vergleiche das auf Seite 72, in Fig. 9-1: "Block Diagramm" angegebene Blockschaltbild. In einer zeitgleichen Patentanmeldung wird eine Modifikation der Unterbrecher-Steuereinrichtung unter Schutz gestellt, die in Verbindung mit üblichen Prozessoren eine geringe Latenzzeit aufweist. Gelegentlich tritt jedoch ein eher gegensätzliches Problem auf, bei dem man ein gerade ablaufendes Programm nicht unterbrechen oder allenfalls nur bestimmte Unterbrechungen zulassen möchte. Anwendungsfälle hierfür ergeben sich beispielsweise auf einem Prüfstand, wenn man einen Betriebsvorgang bis in eigentlich verbotene Bereiche austesten möchte. Wenn für diese Bereichsüberschreitung jedoch ein eigenes Notprogramm vorgesehen ist, dann ist ein Test nicht möglich. In der Regel ist daher bei üblichen Prozessoren über einen eigenen Steuereingang eine totale Sperrung sämtlicher Programmverzweigungen möglich, nicht jedoch eine teilweise Sperrung, bei der man einige Programmverzweigungen zulassen möchte, andere jedoch nicht. Da von Fall zu Fall die Festlegung der zu sperrenden Unterbrecherquellen auch änderbar sein soll, ist eine flexible Steuerung wünschenswert.
Aufgabe der Erfindung ist es daher, eine Unterbrecher-Steuereinrichtung dahingehend weiterzubilden, daß sie bezüglich der zu sperrenden Programmverzweigungen eine größere Flexibilität aufweist, als die totale Sperrung sämtlicher Programmverzweigungen mittels eines oder mehrerer Steuerbefehle.
Die Aufgabe wird erfindungsgemäß mit einer Unterbrecher-Steuereinrichtung nach dem Oberbegriff des Anspruchs 1 dadurch gelöst, daß in einem Prioritätsvergleicher der akuelle Prioritätswert während des Ablaufes des aktuellen Programmes durch einen höheren Prioritätswert, eine Pseudopriorität, ersetzt wird. Dies hat den Vorteil gegenüber einer denkbaren Steuerung über weitere Steuersignale, daß trotz ihrer Einfachheit äußerst effektiv ist. Es ist beispielsweise nicht erforderlich, bestimmte, nämlich adressierbare Unterbrecherschmttstellen durch Setzen eines speziellen Flags zu sperren oder umgekehrt bei den zulässigen Unterbrecherschnittstellen ein Freigabe-Flag zu setzen. Allein durch die Vorgabe eines frei wählbaren Pseudoprioritätswertes anstatt des aktuellen Prioritätswertes wird der Prioritätsvergleicher in die Lage versetzt, die gewünschte flexible Steuerung vorzunehmen. Auf diese Weise kann auf einfachste Weise eine nach der ursprünglichen Prioritätsrangfolge vorgegebene Programmverzweigung zeitweilig unterbunden werden.
Die Erfindung und vorteilhafte Ausgestaltungen werden anhand der Figur der Zeichnung näher erläutert. Die einzige Figur zeigt das Blockschaltbild einer Unterbrecher-Steuereinrichtung mit einer Einrichtung zur Prioritätsvorgabe nach der Erfindung. Das Blockschaltbild nach der Figur zeigt die Funktionsblöcke einer Unterbrecher-Steuereinrichtung 1, die in der Regel als monolithisch integrierte Schaltung ausgebildet ist. Die Figur zeigt ferner vier externe Unterbrecherquellen 11, 12, 13, 14 und einen externen Prozessor 100 (=CPU). Die Unterbrecherquellen können dabei Prozessoren, Gebereinrichtungen oder Sensoren sein, die Daten oder analoge Signale sl, s2, s3, s4 erzeugen, die als Umschaltsignale für den Prozessor 100 dienen. Die Figur zeigt lediglich vier Unterbrecherquellen, im Regelfall können jedoch 16 oder mehr Unterbrecherquellen an eine Unterbrecher-Steuereinrichtung angeschlossen werden.
Jeder Unterbrecherquelle 11, 12, 13, 14 ist eine Unterbrecherschnittstelle 21, 22, 23, 24 zugeordnet, die die jeweilige Eingangsschaltung der Unterbrecher-Steuereinrichtung darstellt. Die Unterbrecherschnittstellen können dabei gleich oder je nach der Art der anschließbaren Unterbrecherquellen unterschiedlich ausgebildet sein. Zur Identifizierung enthält jede Unterbrecherschnittstelle eine eigene Adresse Adi und einen zugehörigen Prioritätswert Pi, der vorteilhafterweise über eine nicht dargestellte Busleitung auch programmierbar ist. Jeder Unterbrecherschnittstelle ist ferner ein Zustandsregisterbereich (= Flag-Bereich) zugeordnet, um durch Setzen der entsprechenden Zustandssignale (=Flag) einen externen Unterbrechungswunsch, die Annahmebereitschaft zum Empfang der von der Unterbrecherquelle gesendeten Signale oder andere Zustände anzuzeigen.
Eine Auswahleinrichtung 30 bestimmt aus den aktuellen Unterbrechungsanforderungen diejenige mit der höchsten Priorität Pmax zusammen mit der zugehörigen Adresse Adm. Ein Prioritätsvergleicher 40 vergleicht diesen Prioritätswert Pmax mit einem aktuell gültigen Prioritätswert Px und erzeugt ein Unterbrechungs-Anforderungssignal IR, wenn der Prioritätswert Pmax höher als der aktuelle
Prioritätswert Px ist. Der neue Prioritätswert Pmax wird nun als neuer aktueller Prioritätswert Px abgespeichert, beispielsweise in einem Register 35, um bei der nächsten Unterbrechungsanforderung wieder für den aktuellen Prioritätsvergleich zur Verfügung zu stehen. Wenn der Prioritätswert Pmax kleiner als der aktuelle Prioritätswert Px ist, dann braucht dieser Wert nicht abgespeichert zu werden.
Wenn der Prioritätsvergleicher 40 aus dem zugef hrten Prioritätswert Pmax einen höheren Prioritätswert als den aktuellen Prioritätswert Px erkennt, dann meldet er über ein Unterbrechungs- Anforderungssignal IR beim Prozessor 100 einen Unterbrechungswunsch an, der dort, sobald das laufende Programm dies ermöglicht, als Unterbrechungsroutine bearbeitet wird. In jeder Unterbrechungsroutine findet dabei eine Kontextsicherung des laufenden Programms statt, wobei außer der Speicherung der mit dem Prozessorkern verknüpften Daten auch eine Speicherung der Rücksprungadresse in das unterbrochene Programm stattfindet. Während oder nach der
Kontextsicherung kann der Prozessorkern auf das neu zu bearbeitende Programm vorbereitet werden. Die Information Vi über das neu zu bearbeitende Programm bekommt der Prozessor 100 von einer Verzweigungslogik 60, die über Steuersignale Vs und eventuell ein "handshake"-Verfahren mit dem Prozessor die entsprechenden Informationen austauscht, die beispielsweise in einem Register 55 stehen, das zuvor von der Verzweigungslogik entsprechend geladen worden ist. Mit dieser Information Vi bekommt der Programmzeigers des Prozessor direkt oder indirekt die Information über die interne Startadresse des neuen Programms oder die zugehörige Interruptroutine. Die Umschaltung der verschiedenen Zustandssignale, die dem jeweiligen Betriebszustand der Unterbrecher- Steuereinrichtung 1 entsprechen, wird im wesentlichen ebenfalls von der Verzweigungslogik 60 über die in der Schaltung angedeuteten internen Steuersignale st gesteuet.
Dieser von den Prioritäten gesteuerte Programmablauf wird wie bereits angegeben nun auf ganz einfache Weise für die Lösung der gestellten Aufgabe verwendet, indem der Prioritätsvergleich nicht mit dem aktuellen Prioritätswert Px sondern mit einem Pseudoprioritätswert Pp im Prioritätsvergleicher 40 durchgeführt wird. Der Pseudoprioritätswert Pp wird hierzu zweckmäßigerweise aus einem Register 45 abgefragt, das mit dem Prioritätsvergleicher 40 verkoppelt ist und über einen in der Regel vorhandenen Schreib-und-Lesebus 70 geladen werden kann. Eventuell enthält das Register 45 noch Speicherbereiche für Zustandssignale und eine Adresse. Die Zu- und Abschaltung auf den Prioritätsvergleicher 40 erfolgt entweder durch entsprechende Steuersignale oder bei Übereinstimmung der gespeicherten Adresse mit einer bestimmten Schnittstellenadresse Adi. Durch die Vorgabe der Pseudopriorität wird erreicht, daß das laufende Programm nur noch durch höhere Prioritäten unterbrochen werden kann. Wenn es gar nicht mehr unterbrochen werden soll, dann wird für die Pseudopriorität die höchstmögliche Prioritätsstufe verwendet. Das Steuersignal für eine totale Verzweigungssperre und der gegebenenfalls dafür erforderliche Schaltungsanschluß können somit sogar entfallen.

Claims

Patentansprüche
1. Unterbrecher-Steuereinrichtung ( 1 ) zur Zugangssteuerung von Unterbrecherquellen (11, 12, 13, 14) zu einem Signaleingang eines Prozessors (100) und zur Verzweigung eines im Prozessor aktuell ablaufenden Programms, wobei
- die Unterbrecher- Steuereinrichtung (1) eingangsseitig eine vorgegebene Anzahl von Unterbrecherschnittstellen (21 , 22, 23, 24) zum Anschluß der Unterbrecherquellen enthält,
-jeder Unterbrecherschnittstelle (21, 22, 23, 24) ein, insbesondere ein programmierbarer Prioritätswert (Pi) und eine Adresse (Adi) zugeordnet ist,
- eine Auswahleinrichtung (30) aus den von den Unterbrecherquellen aktivierten
Unterbrecherschnittstellen diejenige mit dem höchsten Prioritätswert (Pmax)und der zugehörigen Adresse (Adm) heraussucht,
- ein Prioritätsvergleicher (40), ein Unterbrecher-Anforderungssignal (TR) in Abhängigkeit von dem von der Auswahleinrichtung bestimmten höchsten Prioritätswert (Pmax) und einem aktuellen
Prioritätswert (Px) erzeugt, das im Prozessor (100) eine Kontextsicherung auslöst, und
- eine Verzweigungslogik (60) entsprechend dem von der Auswahleinrichtung (30) bestimmten höchsten Prioritätswert (Pmax) eine Verzweigungsadresse (Vi) erzeugt,
dadurch gekennzeichnet, daß
im Prioritätsvergleicher (40) der akuelle Prioritätswert (Px) während des Ablaufes des aktuellen Programmes durch einen höheren Prioritätswert, eine Pseudoprioritätswert (Pp), ersetzt wird, der insbesondere in einem Register (45) enthalten ist.
2. Unterbrecher-Steuereinrichtung (1) nach Anspruch 1, dadurch gekennzeichnet, daß das Register (45) programmierbar ist.
3. Unterbrecher-Steuereinrichtung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der im Register (45) gespeicherte Pseudoprioritätswert (Pp) mit einer gleichfalls im Register (45) gespeicherten Adresse verkoppelt ist, die einer Schnittstellenadresse (Adi) zuordenbar ist.
4. Unterbrecher-Steuereinrichtung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Register (45) über Steuersignale, insbesondere über das Setzen von Flags, aktiviert oder gesperrt wird.
EP01986883A 2000-12-16 2001-12-14 Unterbrecher-steuereinrichtung mit prioritätsvorgabe Withdrawn EP1417578A2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10062996A DE10062996B4 (de) 2000-12-16 2000-12-16 Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe
DE10062996 2000-12-16
PCT/EP2001/014794 WO2002048881A2 (de) 2000-12-16 2001-12-14 Unterbrecher-steuereinrichtung mit prioritätsvorgabe

Publications (1)

Publication Number Publication Date
EP1417578A2 true EP1417578A2 (de) 2004-05-12

Family

ID=7667592

Family Applications (1)

Application Number Title Priority Date Filing Date
EP01986883A Withdrawn EP1417578A2 (de) 2000-12-16 2001-12-14 Unterbrecher-steuereinrichtung mit prioritätsvorgabe

Country Status (5)

Country Link
US (1) US20040054832A1 (de)
EP (1) EP1417578A2 (de)
JP (1) JP2004534985A (de)
DE (1) DE10062996B4 (de)
WO (1) WO2002048881A2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030004763A (ko) * 2001-07-06 2003-01-15 삼성전자 주식회사 인터럽트 처리장치
US7769937B2 (en) * 2005-02-28 2010-08-03 Koninklijke Philips Electronics N.V. Data processing system with interrupt controller and interrupt controlling method
JPWO2013141036A1 (ja) * 2012-03-22 2015-08-03 日立オートモティブシステムズ株式会社 車両用通信装置および通信管理システム
CN114153560B (zh) * 2021-11-18 2024-07-05 中汽创智科技有限公司 一种虚拟中断处理方法、装置、设备及介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3984820A (en) * 1975-06-30 1976-10-05 Honeywell Information Systems, Inc. Apparatus for changing the interrupt level of a process executing in a data processing system
JPH0721035A (ja) * 1993-07-02 1995-01-24 Mitsubishi Denki Eng Kk データ処理装置
US5850555A (en) * 1995-12-19 1998-12-15 Advanced Micro Devices, Inc. System and method for validating interrupts before presentation to a CPU
US5968159A (en) * 1997-09-12 1999-10-19 Infineon Technologies Corporation Interrupt system with fast response time
US6298410B1 (en) * 1997-12-31 2001-10-02 Intel Corporation Apparatus and method for initiating hardware priority management by software controlled register access
US6021458A (en) * 1998-01-21 2000-02-01 Intel Corporation Method and apparatus for handling multiple level-triggered and edge-triggered interrupts
JP3097648B2 (ja) * 1998-02-04 2000-10-10 日本電気株式会社 情報処理装置及び情報処理方法
US6081867A (en) * 1998-05-20 2000-06-27 Sony Corporation Software configurable technique for prioritizing interrupts in a microprocessor-based system

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0248881A3 *

Also Published As

Publication number Publication date
WO2002048881A3 (de) 2004-02-26
WO2002048881A2 (de) 2002-06-20
JP2004534985A (ja) 2004-11-18
US20040054832A1 (en) 2004-03-18
DE10062996B4 (de) 2005-09-29
DE10062996A1 (de) 2002-07-11

Similar Documents

Publication Publication Date Title
DE19642737C2 (de) System und Verfahren zur Steuerung einer in einem Motorfahrzeug vorhandenen Einrichtung
DE69419680T2 (de) Skalierbare Unterbrechungsstruktur für ein Simultanverarbeitungssystem
DE2313724C3 (de) Elektronische Datenverarbeitungsanlage mit einer Anzahl von Datengeräten, die mit einem gemeinsamen Kontroller nach dem Unterberechnungsprinzip verkehren
DE69114321T2 (de) Zum Durchführen der Unterbrechungsverschachtelungsfunktion geeignetes Unterbrechungssteuerungsgerät.
DE2321588C2 (de) Unterbrechungseinrichtung für Datenverarbeitungsanlagen
DE69122142T2 (de) Steuerungsanlage für ein Mehrprozessorsystem
DE19955776C1 (de) Multitasking-Prozessorsystem
EP0799441B1 (de) Verfahren zur steuerung von technischen vorgängen
DE10062995A1 (de) Unterbrecher-Steuereinrichtung
EP1417578A2 (de) Unterbrecher-steuereinrichtung mit prioritätsvorgabe
DE3241402A1 (de) Verfahren zum steuern des datentransfers zwischen einem datensender und einem datenempfaenger ueber einen bus mit hilfe einer am bus angeschlossenen steuereinrichtung
DE3040429A1 (de) Ueberwachungseinrichtung fuer ein computersystem
DE19647407C2 (de) Steuergerät, insbesondere für den Einsatz in einem Kraftfahrzeug
DE4019546C2 (de)
DE2612316C3 (de) Anordnung zur Steuerung des Multiplexbetriebes zwischen mehreren Kanälen und einer zentralen Steuerschaltung eines Ein-/Ausgabewerkes in einem Datenverarbeitungssystem
DE2632561B2 (de) Steuereinrichtung fuer eine echtzeitsteuerung, insbesondere fuer fernsprechvermittlungsanlagen
EP0439559B1 (de) Verfahren zur datenübertragung über einen seriellen datenbus in verteilten systemen
DE10027845A1 (de) Controller für Warteschlangen-Datenports in mikroprozessorbasierten Motorsteuerungen
EP1232441B1 (de) Verfahren zum datenaustausch bei einem mehrprozessorsystem
DE69229943T2 (de) Datenringnetz und Verfahren zur Übertragung von Daten über das Netz
DE2606295A1 (de) Verfahren zum ausfuehren einer datenuebertragung zwischen peripheren einheiten und einem arbeitsspeicher ueber einen multiplexkanal
EP0003546B1 (de) Mikroprogrammierbares Steuerwerk
DE102006045139B4 (de) Vorrichtung und Verfahren zur Zustandverwaltung eines Betriebssteuergeräts eines Kraftfahrzeugs
DE19622065C1 (de) Verfahren und Anordnung für eine zentrale Steuerung in einem programmgesteuerten Kommunikationssystem zum autonomen Konfigurieren einer Prozeßstruktur
DE29807745U1 (de) Datenhaltungssystem für persistente Daten

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

17P Request for examination filed

Effective date: 20040826

17Q First examination report despatched

Effective date: 20050128

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20050908