EP1407586B1 - Circuit d'attaque de ligne pour la transmission de signaux numeriques - Google Patents

Circuit d'attaque de ligne pour la transmission de signaux numeriques Download PDF

Info

Publication number
EP1407586B1
EP1407586B1 EP02748575A EP02748575A EP1407586B1 EP 1407586 B1 EP1407586 B1 EP 1407586B1 EP 02748575 A EP02748575 A EP 02748575A EP 02748575 A EP02748575 A EP 02748575A EP 1407586 B1 EP1407586 B1 EP 1407586B1
Authority
EP
European Patent Office
Prior art keywords
line driver
node
current
pseudo
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP02748575A
Other languages
German (de)
English (en)
Other versions
EP1407586A1 (fr
Inventor
Peter Gregorius
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1407586A1 publication Critical patent/EP1407586A1/fr
Application granted granted Critical
Publication of EP1407586B1 publication Critical patent/EP1407586B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling

Definitions

  • the invention relates to line drivers.
  • the invention relates to a pseudo-differential line driver for digital signal transmission.
  • the transmitter must deliver a correspondingly high output current.
  • line drivers are used as transmitters or drivers.
  • line drivers are often configured to feed the two wires of the twisted-pair lines with balanced, complementary signals.
  • the receiver uses a comparator. The information is determined in this mode by the polarity of the difference signal and not by the absolute value of the level. An interference pulse in this case only causes a common mode modulation, which remains ineffective because of the difference in the comparator.
  • a pseudo-differential line driver LT is shown.
  • the pseudo-differential line driver LT has differential amplifiers DV1 and DV2.
  • the inverting inputs of the differential amplifiers DV1 and DV2 are fed by input currents IINN and IINP.
  • the input currents IINN and IINP occur in pulses and contain the information to be transmitted.
  • the input currents IINN and IINP are identical in their time characteristics and the magnitude of their amplitudes, they differ only by different signs.
  • the non-inverting inputs of the differential amplifiers DV1 and DV2 are supplied with a reference voltage VREF.
  • the differential amplifiers DV1 and DV2 are connected as current-voltage converters with feedback resistors RKW1 and RKW2.
  • the outputs of the differential amplifiers DV1 and DV2 feed an external load in the form of a transformer TF and a twisted pair line TPL.
  • the primary-side inputs of the transformer TF are applied to the outputs of the differential amplifiers DV1 and DV2, so that the transformer TF can transmit the signals to its downstream twisted-pair line TPL.
  • the interfaces between the individual transmission elements are of particular importance.
  • An essential transmission element is the line driver. Especially with variable cable lengths it is difficult to meet high demands on the linearity and speed or bandwidth while maintaining the pulse masks of the standard used.
  • line drivers are based on voltage processing of the signal, ie a voltage signal is applied across the external load.
  • line drivers are often based on shunt shunt feedback or series shunt feedback systems.
  • a shunt-shunt feedback system is located the input signal source is parallel to the input resistor, and the feedback signal is connected in parallel with the input power source.
  • the feedback signal is connected in series with the input signal source.
  • the object of the invention is therefore to provide a line driver with a high linearity both in the DC voltage range and in the high frequency range.
  • a line driver according to the invention for amplifying an input current into an output current has a drive amplifier, a voltage-controlled output current source, a current-voltage converter and a voltage-current converter.
  • the input current is coupled into a first node.
  • a first amplifier input of the drive amplifier is coupled to the first node, and a second amplifier input of the drive amplifier is subjected essentially to a reference voltage.
  • the current-voltage converter is connected between the first and a second node. The function of the current-voltage converter is to convert a first current, which is supplied to the current-to-voltage converter from the first node, into a voltage applied to the second node.
  • This voltage applied to the second node is converted by the voltage-current converter, which is connected to the second node, into a second current and dissipated at a current sink.
  • the voltage controlled output current source is controlled by the drive amplifier.
  • a current-carrying path of the voltage-controlled output current source is connected between the second node and a third node.
  • the output current of the line driver according to the invention is decoupled from the third node.
  • the current-voltage converter may be a first resistor and the voltage-to-current converter may be a second resistor.
  • the second resistor is connected via a first terminal to the second node and applied at its second terminal to a common fixed potential, which may be in particular a ground.
  • a node is not necessarily a branch point of multiple lines. Rather, here is a node for a point on a line in which circuit-technical environment approximately the same potential is applied. By this definition even an entire connection line can be i-dealised as a node.
  • the coupling of the first amplifier input to the first node is not necessarily to be understood as meaning that the first amplifier input is connected to the first node by a connection line.
  • a further component could be connected between the first amplifier input and the first node, via which signals would be exchanged between the drive amplifier and the first node, so that there would also be a coupling between the first amplifier input and the first node.
  • the circuit design of the line driver according to the invention corresponds to the shunt-series feedback principle, wherein a fundamentally new structure using a pure current-mode technique is used. Both the input and the output are thus streams. A portion of the output current is fed back to the first node as the input node by the current-carrying path of the voltage-controlled output current source, which may advantageously be realized by a MOS transistor.
  • the gain of the output current is adjustable by the dimensioning of the first and the second resistor and thus variable.
  • the line driver according to the invention Due to the feedback coupled with high loop gain and the use of resistors, the line driver according to the invention has a high linearity in the DC voltage range. Likewise, due to a very high bandwidth of the line driver according to the invention and effectively reduced parasites in the signal path, a high linearity in the high-frequency range results.
  • the use of the current-mode technique allows a good signal-to-noise ratio.
  • the circuit topology of the line driver according to the invention is relatively easy to adapt to different standards. This can also be programmable be interpreted. When driven by a digital-to-analog converter, no additional circuitry is needed to prefilter the signal. Rather, the prefiltering can be realized by a suitable choice of the dominant pole in the feedback.
  • a first capacitor is connected between the first node and the second node. Furthermore, it is advantageous to switch a second capacitor between the second node and the common fixed potential. The first and the second capacitor are used for high-frequency decoupling.
  • the drive amplifier is a transconductance amplifier.
  • its inverting input is the first amplifier input and its non-inverting input is the second amplifier input.
  • the output of the drive amplifier is connected to the control terminal of the voltage-controlled output current source.
  • a transconductance amplifier differs from a conventional operational amplifier in that it has a high-impedance output. Therefore, transconductance amplifiers are particularly suitable for driving lines. It is assumed that the output resistance of the transconductance amplifier is large compared to the characteristic impedance of the line.
  • a further advantageous embodiment of the invention provides that are used as components for the first and / or the second resistor transistors instead of pure resistors, wherein the transistors are operated in the resistance region. It is also conceivable that the first and the second resistor can be realized by a combination of a resistor and transistors in the resistance region.
  • the third node can be connected to a terminal of a termination resistor, wherein the second terminal of the termination resistor is subjected to a further common fixed potential.
  • the further common fixed potential can, for example, also be an externally predetermined supply voltage.
  • a pseudo-differential line driver for amplifying a differential total input current into a differential total output current to a first and a second line driver with the features described above.
  • the differential total input current is composed of a first and a second input partial current.
  • the differential total output current has a first and a second output partial current.
  • the first input sub-stream is coupled into the first node of the first line driver. From the third node of the first line driver, the first output partial current is coupled out.
  • the second input partial current and the second partial output current are moved by means of the second line driver.
  • the reference voltages of the first and the second line driver have the same value.
  • the inventive pseudo-differential line driver is particularly suitable for signal transmission of digital signals.
  • the first input partial current and the second partial input current each have symmetrical, complementary signals.
  • These signals are appropriately amplified by the inventive pseudo-differential line driver and can, for example, feed a twisted pair line.
  • the transmitted information is determined by the polarity of the difference signals.
  • the inventive pseudo-differential line driver is characterized as well as the line driver described above by a high linearity both in the DC voltage range and in the high frequency range. Furthermore, there is a good signal-to-noise ratio due to the current-mode technique.
  • the first node of the first line driver is additionally fed by a first controllable current source.
  • the first node of the second line driver is powered by a second controllable current source.
  • the second amplifier inputs of the drive amplifiers of the first and the second line driver are advantageously coupled to a fourth node, which is fed by a third controllable current source. From the current provided by the third controllable current source, the reference voltage can be derived.
  • the first, second and third controllable current sources may be controlled by an operating point adjustment or duty control unit.
  • the operating point of the pseudo-differential line driver can be adjusted so that optimum operating conditions can be guaranteed and without additional parasitic components occurring in the signal path.
  • the quiescent current of the pseudo-differential line driver can be reduced, without causing additional distortions or bandwidth reductions.
  • the inventive circuit of the pseudo-differential line driver is thus optimally designed for high frequencies in combination with low supply voltages.
  • the dependent claims 11 to 16 relate to an embodiment of the pseudo-differential Line driver, which is shown in Fig. 2 and Fig. 3. Further embodiments are given by the dependent claims 11 to 20 or 21 to 23 or 24 to 26 or 27 to 35 and shown in Fig. 7 or Fig. 8 or Fig. 9 and Fig. 10.
  • FIG. 2 shows a circuit diagram of a first exemplary embodiment of a pseudo-differential line driver LT according to the invention, which is realized in CMOS technology.
  • the circuit diagram of the pseudo-differential line driver LT is arranged symmetrically about an imaginary line running horizontally through the middle of the circuit diagram.
  • an imaginary line running horizontally through the middle of the circuit diagram.
  • the pseudo-differential line driver LT is designed as a controllable current source.
  • Complementary input currents IINN and IINP which feed the pseudo-differential line driver LT at inputs NIN and PIN, are output in amplified form as output currents IOUTN and IOUTP at outputs NIOUT and PIOUT.
  • the output current IOUTN or IOUTP is generated by a transistor MN1 or MN1 'and output to its drain terminal.
  • the transistor MN1 or MN1 ' is driven for this purpose by a transconductance amplifier OTA1.
  • the output of the transconductance amplifier OTA1 and the gate terminal of the transistor MN1 and MN1 ' are connected together.
  • a portion of the output current IOUTN or IOUTP is fed back through the drain-source path of the transistor MN1 or MN1 'to an inverting input of the transconductance amplifier OTA1.
  • the transistor MN1 or MN1 ' feeds with its source terminal a node K2 or K2', which in turn is connected via a resistor R1 or R1 'to a node K1 or K1'.
  • a significant advantage of this arrangement is the low node impedance at node K2 or K2 '.
  • the node K1 or K1 ' is connected both to the inverting input of the transconductance amplifier OTA1 and to the input NIN or PIN of the pseudo-differential line driver LT.
  • a resistor R2 or R2 ' is connected to the node K2 or K2', which is connected in opposition to a common fixed potential, which may in particular be a ground VSS.
  • the non-inverting input of the transconductance amplifier OTA1 is connected to a node K4.
  • a voltage VSGND is generated, which serves as a signal ground.
  • This generation of the voltage VSGND is effected by a voltage-controlled current source VCCS2, which feeds the node K4.
  • the current generated by the voltage-controlled current source VCCS2 flows via a resistor R3, which is coupled to the node K4, to the ground VSS.
  • a capacitor C1 or C1 ' is connected between the nodes K1 and K2 or K1 'and K2'.
  • a capacitor C2 or C2' is connected to the ground VSS.
  • the capacitors C1, C1 ', C2, C2' and C3 are used for high-frequency decoupling.
  • the task of the transconductance amplifier OTA1 is to regulate the voltage applied to the node K1 or K1 'to the voltage VSGND applied to the node K4.
  • the gate potential of the transistor MN1 or MN1 ' is varied accordingly.
  • the gain of the pseudo-differential line driver LT can be set via the resistors R1 and R2 or R1 'and R2' forming the feedback network.
  • the pseudo-differential line driver LT is connected on the output side to a transformer TF, wherein an output voltage VOUT generated by the output currents IOUTN and IOUTP is applied to the transformer TF on the primary side.
  • the transformer TF feeds, for example, a twisted pair line TPL.
  • the output currents IOUTN and IOUTP are discharged via termination resistors RL and RL ', which are connected between the nodes K3 and K3', against an external supply voltage VDDA.
  • the output voltage VOUT drops via the two series-connected termination resistors RL and RL '.
  • the output resistance of the pseudo-differential line driver LT is substantially greater than the external load consisting of the termination resistors RL and RL '.
  • the voltage-controlled current sources VCCS1, VCCS1 'and VCCS2 are controlled by a unit OPC for DC operating point control or DC operating point control.
  • the unit OPC is fed by a current provided by a constant current source IREF.
  • the current of the constant current source IREF is used for DC operating point adjustment of the pseudo-differential line driver LT and also serves as a reference current for the signal generation.
  • a weighted replica of the current provided by the constant current source IREF serves for the DC current adjustment of the transistor MN1 or MN1 'and thus also for the quiescent current setting by the external load.
  • the present circuit makes it possible to perform a cross-current or quiescent current compensation. This involves being able to regulate the presaturation of the transformer TF connected downstream of the pseudo-differential line driver LT, the power consumption of the circuit in the event of idleness, and possible asymmetries of the circuit.
  • Fig. 3 is a circuit diagram of a variation of the first embodiment shown in Fig. 2 is shown.
  • the resistors R1 and R1 'and R2 and R2' have been replaced by transistors MNA and MPA or MNA 'and MPA' and MNB and MPB or MNB 'and MPB'.
  • the transistors MNA, MNA ', MNB and MNB' are n-channel MOSFETs, while the transistors MPA, MPA ', MPB and MPB' are p-channel MOSFETs.
  • the transistor MNA is connected with its drain-source path between the nodes K1 and K2. Parallel to the transistor MNA, the transistor MPA is connected. The transistor MNB is connected with its drain-source path between the node K2 and the ground VSS. Parallel to the transistor MNB, the transistor MPB is connected. The same applies to the transistors MNA 'and MPA' as well as MNB 'and MPB'.
  • a current I2 flowing through the resistor R2 sets in as a function of the voltage present at the node K2.
  • the voltage applied to the node K2 is determined by the voltage VSGND applied to the node K4 and the voltage drop across the resistor R1, which is caused by the current IOPN.
  • the control behavior of the circuit sets the voltage VSGND at the node K1, provided that both the current IOPN and the current I1 flowing through the resistor R1 are equal to zero.
  • VOUT VDDA - IOUTN ⁇ RL
  • VOUT VDDA - VSGND ⁇ IOPN ⁇ R 1 R 2 ⁇ RL
  • the input resistance is very high, which in turn results in a low fault current. This results in a significant Contribution to the high linearity of the inventive pseudo-differential line driver LT in connection with the variance of the input resistance via modulation and frequency.
  • r outMN 1 For the output resistance r outMN1 of the circuit shown in FIG. 2, the following applies: r outMN 1 ⁇ 1 gds MN 1 ⁇ [ 1 + gm totMN 1 ⁇ ( R 1
  • gds MN1 indicate the drain-source transconductance of the transistor MN1 and gm totMN1 the transmission conductance of the transistor MN1 considering the counter-control effect.
  • gds MN1 and gm totMN1 the following equations apply: gds MN 1 ⁇ ⁇ 1 + ⁇ ⁇ V DSMN 1 gm totMNI ⁇ ⁇ n ⁇ C ox ⁇ W MN 1 L MN 1 ⁇ I DSMN 1 ⁇ ( 1 - ⁇ / 2 2 ⁇ ⁇ p + V sbMN 1 )
  • ⁇ stands for a process constant , V dsMN1 for the drain-source voltage of the transistor MN1, ⁇ n for the mobility of the charge carriers, C ox for the capacitance of the gate oxide, W MN1 and L MN1 for the width and the length of the gate of the transistor MN1, I dsMN1 for the current flowing through the drain-source path of the transistor MN1, ⁇ for a constant, ⁇ P for a potential and V sbMN1 for the source-bulk voltage of the transistor MN1 ,
  • FIG. 5 the part of the circuit of the pseudo-differential line driver LT is shown, which serves to amplify the input current IINN.
  • the small-signal equivalent circuit of the circuit shown in FIG. 5 is shown in FIG.
  • the small-signal equivalent circuit assumes that the transconductance amplifier OTA1 is in a so-called folded-case configuration.
  • Fig. 6 the portions of the circuit representing the small-signal equivalent circuit of the transconductance amplifier OTA1 and the transistor MN1, respectively, are indicated by dashed lines.
  • VIN denotes the input voltage of the line driver and f the feedback factor of the feedback loop.
  • r inOTA1 , C in O-TA1 , r outOTA1 and C outOTA1 stand for its input resistance, its Input capacitance, its output resistance and its output capacitance.
  • C gsMN1 stands for its gate-source capacitance, V gsMN1 for its gate-source voltage, C sbMN1 for its source-bulk capacitance, V bsMN1 for its bulk-source voltage, and C outMN1 for its output capacitance ,
  • the sizes gmnl, g m3., Gm1 and GMBl call êtsleitute, and r 3 and r 0 indicate resistors.
  • the input resistance Z in (s) of the line driver results from the following equations: Z in ( s ) ⁇ ( Z Inota 1 ( s )
  • Z inOTA1 (s) represent the input resistance of the transconductance amplifier OTA1, T loop (s) the loop gain, a (s) the open loop gain of the amplifier arrangement , A OTA1 (s) the open loop gain factor of the transconductance amplifier OTA1, A MN1 (s) for the open-loop amplification factor of the transistor MN1 and f (s) for the feedback factor.
  • the open- loop gain factor A OTA1 (s) of the transconductance amplifier OTA1 can be simplified as a function with a zero ⁇ z1 and poles ⁇ p1 and ⁇ p2 :
  • a OTA 1 ( s ) A V 0 dc ⁇ ( 1 - s / ⁇ z 1 ) ( 1 - s / ⁇ p 1 ) ⁇ ( 1 - s / ⁇ p 2 ) .
  • a V0dc stands for the open- loop gain factor of the transconductance amplifier OTA1 in DC case.
  • C dsMN1 stands for the drain-source capacitance of the transistor MN1.
  • the input resistance Z in (s) of the line driver can be represented by taking equation (2) as follows: Z in ( s ) ⁇ R 1 + R 2 1 + T 1 oop ( s )
  • the transfer function A i (s) Assuming that the unit OPC represents a feedback control loop of the operating point and thus controls the quiescent current through the transistor MN1, the transfer function A i (s) according to equation (14) must be adapted accordingly to the circuit arrangement shown in FIG.
  • the pole point ⁇ fb of the feedback loop acts as an additional zero point in the transfer function A ifb (s).
  • the pole ⁇ fb is to be chosen so that the lowest spectral frequency components of the current signal to be amplified without additional distortions are transmitted and the stability of the line driver is not impaired.
  • T 1 oop ( s ) A V 0 dc ⁇ A V 0 MN 1 A idc ⁇ ( 1 - s / ⁇ z 1 ) ⁇ ( 1 - s / ⁇ z 2 ) ( 1 - s / ⁇ p 1 ) ⁇ ( 1 - s / ⁇ p 2 ) ⁇ ( 1 - s / ⁇ p 3 ) ⁇ ( 1 - s / ⁇ p 4 )
  • ⁇ z2 stands for a zero point and ⁇ p3 for a pole of the feedback network
  • a V0MN1 for the open-loop amplification factor of the transistor MN1
  • ⁇ p4 for a zero point of the transistor MN1
  • a idc for a DC gain . Equations (22) and (23) apply to the DC gain A idc and the open- loop gain factor A V0MN1 of the transistor MN1:
  • a idc R 1 + R 2 R 2 A V 0 MN 1 ⁇ gm MN 1 gm MN 1 + 1
  • gm MN1 stands for the transmission conductance of the transistor MN1.
  • gm OTA1 denotes the transmission conductance of the transconductance amplifier OTA1.
  • the gain bandwidth product GBW of the pseudo-differential line driver LT can be calculated according to the following equation: GBW ⁇ A V 0 dc ⁇ A V 0 MN 1 A idc ⁇ 1 2 ⁇ ⁇ R 1 ⁇ C 1
  • the stability of the pseudo-differential line driver LT is determined by the pole ⁇ d in the feedback branch. Therefore, additional stabilization of the transconductance amplifier OTA1 can be dispensed with.
  • the dominant pole ⁇ d can be designed so that the pseudo-differential line driver LT also serves as a shape filter.
  • pole ⁇ p2 If the pole ⁇ p2 is too close to the dominant pole ⁇ d due to the power consumption, then an additional zero point can be generated by an AC feedforward circuit from the input of the transconductance amplifier OTA1 to the cascode.
  • the pole position ⁇ p2 is shifted to higher frequencies by this pole position compensation.
  • the additional zero must be determined by the feedback branch or by the AC coupling.
  • the cut-off frequencies of the zeros should be far below the dominant pole ⁇ d .
  • the output pulse must comply with a pulse mask.
  • VOUT ( t ) RL ⁇ IINN ⁇ ( 1 - exp ( - t / ⁇ d ) )
  • the pseudo-differential line driver LT can be dimensioned accordingly.
  • FIG. 7 shows a circuit diagram of a second exemplary embodiment of the inventive pseudo-differential line driver LT.
  • the unit OPC and the voltage-controlled current sources VCCS1 and VCCS1 ' are realized in the present embodiment by transistors MP1, MP2, MP3 and MP4. These are the transistors MP1, MP2, MP3 and MP4 designed as a power bank.
  • the input current of the current bank is provided by the constant current source IREF.
  • the constant current source IREF feeds the transistor MP1 via its drain terminal.
  • the transistor MP1 is the input transistor of the current bank.
  • the drain terminal of the transistor MP1 is connected to its gate terminal and the gate terminals of the transistors MP2, MP3 and MP4.
  • the sources of the transistors MP1, MP2, MP3 and MP4 are coupled to a supply voltage VDD.
  • a capacitor CB1 is connected between the gate terminals of these transistors and the supply voltage VDD.
  • the transistor MP2 feeds the node K1 'with the current IOPP via its drain connection.
  • the transistor MP3 or MP4 feeds the node K4 or K1 with a current ISGND or the current IOPN.
  • the signal ground applied at node K4 is derived from the current ISGND, which is proportional to the current generated by the constant current source IREF. Therefore, a relatively good synchronization of the present pseudo-differential line driver LT is guaranteed.
  • the output current IOUTN through the transistor MN1 is given by Equation (3).
  • the transfer function A i (s) in the frequency domain is given by Equation (14).
  • FIG. 8 shows a circuit diagram of a third exemplary embodiment of the inventive pseudo-differential line driver LT.
  • the operating point is regulated.
  • another transconductance amplifier OTA2 further constant current sources IREFA and IREFA 'as well as two independent current mirrors, which are formed by transistors MP5 and MP6 or MP5' and MP6 ', are implemented in the circuit.
  • Transistors MP5 and MP6 of the one independent current mirror are connected together at their gate terminals. Their source connections are with the supply voltage VDD charged.
  • the transistor MP5 represents the input transistor of the current mirror and is supplied at its drain terminal of the constant current source IREFA.
  • the transistor MP6 provides the current IOPN via its drain connection.
  • the transconductance amplifier OTA2 also supplies the input of the transistor MP5 with a current IOTA2.
  • the transconductance amplifier OTA2 generates on the output side a current IOTA2 of such magnitude that the voltage applied to the node K2 is regulated to a reference voltage VREF.
  • the inverting input of the transconductance amplifier OTA2 is connected to the node K2 and its non-inverting input is supplied with the reference voltage VREF.
  • the transistors MP5 'and MP6', the constant current source IREFA 'and a current IOTA2' are connected to the node K2 and its non-inverting input.
  • An advantage of the present embodiment is that the operating point, i. the current 12 through the resistor R2 and thus the output current IOUTN through the transistor MN1 in the termination resistor RL, is regulated.
  • the potential at the node K2 is thus equal to the reference voltage VREF neglecting a possible offset.
  • the transmission behavior in the frequency range of the transconductance amplifier OTA2 should be dimensioned according to equation (18).
  • the transmission behavior must have a dominant pole ⁇ fb .
  • the transfer function of the present pseudo-differential line driver LT is given by Equation (19).
  • FIG. 9 shows a circuit diagram of a fourth exemplary embodiment of the inventive pseudo-differential line driver LT.
  • the present circuit is based on the circuit of the second embodiment shown in FIG. 7.
  • a current IOTA3 feeds the input of the transistor MP1.
  • the current IOTA3 is generated by another transconductance amplifier OTA3.
  • the transconductance amplifier OTA3 is connected with its inverting input to the node K4, in which the signal ground is generated by the current ISGND.
  • the non-inverting input of the transconductance amplifier OTA3 is supplied with the reference voltage VREF.
  • the circuit arrangement described above allows indirect control of the operating point.
  • the voltage at node K4 is compared by means of the transconductance amplifier OTA3 with the reference voltage VREF.
  • the current generated by the constant current source IREF is superimposed with such a current IOTA3 that the voltage at the node K4 assumes the value of the reference voltage.
  • the circuit shown in Fig. 9 is particularly advantageous at very high signal frequencies, since additional parasitic loads are suppressed in the signal path by the indirect control of the operating point. Such parasitic loads in the signal case could limit the quality of the transmission characteristic.
  • Equation (3) The transfer function in the frequency domain is given by Equation (14).
  • FIG. 10 shows a circuit diagram of a fifth exemplary embodiment of the inventive pseudo-differential line driver LT.
  • the currents IOPN and IOPP are again provided by a current bank which has a transistor MP7 fed by the constant current source IREF to the input and transistors MP8 and MP8 'to the output.
  • the current IOPN or IOPP fed in the present embodiment however, not the node K1 or Kl ', but a node K6 or K6'.
  • the node K6 or K6'' is over a Resistor R5 and R5 'connected to the output of the transconductance amplifier OTA1.
  • a capacitor CC1 or CC1' is connected between the nodes K1 and K1 'and the inverting input of the transconductance amplifier OTA1 .
  • the voltage VSGND is applied to the non-inverting input of the transconductance amplifier OTA1.
  • resistors RC1 and RC1 ' are coupled to the inverting inputs of the transconductance amplifier OTA1.
  • the node K6 or K6 ' is further connected to the gate terminal of a transistor MN2 or MN2'.
  • a resistor R4 or R4' is applied to the ground VSS.
  • the drain terminal of the transistor MN2 or MN2 ' is connected to its gate terminal.
  • a capacitor C4 or C4 ' is applied to the ground VSS at the drain terminal of the transistor MN2 or MN2'.
  • the present embodiment combines a simple current mirror for operating point adjustment with a shunt series feedback for current amplification.
  • the circuit advantageously requires no control of the operating point by means of a feedback loop.
  • the transconductance amplifier OTA1 is active via an AC coupling.
  • the transistors MN1 and MN2 together form a degenerate current mirror.
  • degeneration resistors here are the resistors R2 and R4.
  • the current generated by the constant current source IREF is mirrored into the node K6 via the current mirror formed by the transistors MP7 and MP8.
  • the node K6 is the input of the degenerated current mirror formed by the transistors MN1 and MN2.
  • the current IOPN flows through the drain-source path of the transistor MN2 and via the resistor R4 against the ground VSS, provided that the current flowing through the resistor R5 current 15 is equal to zero is.
  • a potential equal to the potential at node K6 is established.
  • the current through the transistor MN1 and the resistor R2 is a function of the quotient of the transitions of the transistors MN1 and MN2.
  • the gear ratio can be selected as needed.
  • the AC-coupled transconductance amplifier OTA1 with the resistors R1 and R2 and the transistor MN1 acts as shunt series feedback with a DC current gain according to equation (3). So that no additional current flows into the transistor MN2, the reference path of the current mirror formed by the transistors MN1 and MN2 is decoupled via a low-pass filter which has the resistor R5 and the capacitor C4.
  • the AC coupling of the transconductance amplifier OTA1 by means of the capacitor CC1 or CC1 'and the resistor RC1 or RC1' leads to an additional zero point in the transfer function. Interference signals below the frequency of the zero point are thus suppressed.
  • the transfer function of the present circuit in the frequency domain is given by the equation (20).

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)
  • Dc Digital Transmission (AREA)

Claims (36)

  1. Circuit d'attaque de ligne pour amplifier un courant (IINN ; IINP) d'entrée en un courant (IOUTN ; IOUTP) de sortie comprenant un amplificateur (OTA1) de commande, une source (MN1 ; MN1') de courant de sortie commandée par la tension, un convertisseur courant-tension, un convertisseur tension-courant, un premier point (K1 ; K1') nodal, un deuxième point (K2 ; K2') nodal et un troisième point (K3 ; K3') nodal, dans lequel
    - le courant (IINN ; IINP) d'entrée peut être injecté dans le premier point (K1 ; K1') nodal ;
    - une première entrée de l'amplificateur (OTA1) de commande est couplée au premier point (K1 ; K1') nodal et une tension (VSGND) de référence est appliquée sensiblement à une deuxième entrée de l'amplificateur (OTA1) de commande ;
    - le convertisseur courant-tension, qui est monté entre le premier point (K1 ; K1') nodal et le deuxième point (K2 ; K2') nodal, est tel qu'il transforme un premier courant (I1 ; I1') par lequel le convertisseur courant-tension est alimenté par le premier point (K1 ; K1') nodal en une tension (VK2 ; VK2') s'appliquant au deuxième point (K2 ; K2') nodal ;
    - le convertisseur tension-courant, qui est relié au deuxième point (K2 ; K2') nodal, est tel qu'il transforme la tension (VK2 ; VK2') appliquée au deuxième point (K2 ; K2') nodal en un deuxième courant (I2 ; I2') et envoie le deuxième courant (I2 ; I2') à un puits (VSS) de courant ; et le circuit d'attaque de ligne est caractérisé en ce que
    - la source (MN1 ; MN1') de courant de sortie commandée par la tension peut être commandée par l'amplificateur (OTA1) de commande et une section de passage du courant de la source (MN1 ; MN1') de courant de sortie commandée par la tension est montée entre le deuxième point (K2 ; K2') nodal et le troisième point (K3 ; K3') nodal ;
    - le courant (IOUTN ; IOUTP) de sortie peut sortir du troisième point (K3 ; K3') nodal.
  2. Circuit d'attaque de ligne suivant la revendication 1, caractérisé
    - en ce que le convertisseur courant-tension est une première résistance (R1 ; R1') ; et
    - en ce que le convertisseur tension-courant est une deuxième résistance (R2 ; R2') dont une première borne est reliée au deuxième point (K2 ; K2') nodal et dont une deuxième borne est alimentée par un potentiel fixe commun, notamment par une masse (VSS).
  3. Circuit d'attaque de ligne suivant la revendication 1 ou 2, caractérisé
    - en ce qu'une borne de commande de la source (MN1 ; MN1') de courant de sortie commandée par la tension est reliée à une sortie de l'amplificateur (OTA1) de commande.
  4. Circuit d'attaque suivant l'une ou plusieurs des revendications précédentes, caractérisé par
    - un premier condensateur (C1 ; C1') qui est monté entre le premier point (K1 ; K1') nodal et le deuxième point (K2 ; K2') nodal.
  5. Circuit d'attaque suivant l'une ou plusieurs des revendications 2 à 4, caractérisé par
    - un deuxième condensateur (C2 ; C2') dont une première borne est couplée au deuxième point (K2 ; K2') nodal et à la deuxième borne duquel s'applique le potentiel fixe commun, notamment la masse (VSS).
  6. Circuit d'attaque suivant l'une ou plusieurs des revendications précédentes, caractérisé
    - en ce que l'amplificateur de commande est un amplificateur (OTA1) de transconductance, dans lequel, notamment, son entrée inverseuse est la première entrée de l'amplificateur et son entrée non-inverseuse est la deuxième entrée d'amplificateur.
  7. Circuit d'attaque suivant l'une ou plusieurs des revendications précédentes, caractérisé
    - en ce que la source (MN1 ; MN1') de courant de sortie commandée par la tension comporte un transistor MOS, notamment un transistor MOS à canal n.
  8. Circuit d'attaque suivant l'une ou plusieurs des revendications 2 à 7, caractérisé
    - en ce que la première résistance (MNA, MPA ; MNA', MPA') et/ou la deuxième résistance (MNB, MPB ; MNB', MPB') sont réalisées par des transistors dans le domaine résistant.
  9. Circuit d'attaque suivant l'une ou plusieurs des revendications 2 à 8, caractérisé
    - en ce que le troisième point (K3 ; K3') nodal est relié à une borne d'une résistance (RL ; RL') de terminaison et un autre potentiel (VDDA) fixe commun est appliqué à une deuxième borne de la résistance (RL ; RL') de terminaison.
  10. Circuit (LT) d'attaque de ligne pseudodifférentiel pour l'amplification d'un courant d'entrée global différentiel ayant un premier et un deuxième sous-courants (IINN ; IINP) d'entrée en un courant de sortie global différentiel ayant un premier et un deuxième sous-courants (IOUTN ; IOUTP) de sortie, comprenant un premier et un deuxième circuits d'attaque de ligne suivant l'une ou plusieurs des revendications précédentes, dans lequel
    - le premier sous-courant (IINN) d'entrée peut être injecté dans le premier point (K1) nodal du premier circuit d'attaque de ligne et le deuxième sous-courant (IINP) d'entrée dans le premier point (K1') nodal du deuxième circuit d'attaque de ligne ;
    - le premier sous-courant (IOUTN) de sortie peut sortir du troisième point (K3) nodal du premier circuit d'attaque de ligne et le deuxième sous-courant (IOUTP) de sortie du troisième point (K3') nodal du deuxième circuit d'attaque de ligne ; et
    - les tensions (VSGND) de référence du premier et deuxième circuits d'attaque de ligne ont la même valeur.
  11. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 10,
    caractérisé
    - en ce que le premier point (K1) nodal du premier circuit d'attaque de ligne est alimenté par une première source (VCCS1) de courant qui peut être réglée; et
    - en ce que le premier point (K1') nodal du deuxième circuit d'attaque de ligne est alimenté par une deuxième source (VCCS1') de courant qui peut être réglée.
  12. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 10 ou 11,
    caractérisé
    - en ce que les deuxièmes entrées de l'amplificateur (OTA1) de commande du premier et du deuxième circuits d'attaque de ligne sont couplées à un quatrième point (K4) nodal qui est alimenté par une troisième source (VCCS2) de courant qui peut être commandée ; et
    - en ce que les tensions (VSGND) de référence peuvent être dérivées du courant mis à disposition par la troisième source (VCCS2) de courant qui peut être réglée.
  13. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 12,
    caractérisé par
    - une troisième résistance (R3) dont une première borne est couplée au quatrième point (K4) nodal et il est appliqué à sa deuxième borne un potentiel fixe commun, notamment la masse (VSS).
  14. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 12 ou 13,
    caractérisé par
    - un troisième condensateur (C3) dont une première borne est couplée au quatrième point (K4) nodal et à une deuxième borne duquel est appliqué le potentiel fixe commun, notamment la masse (VSS).
  15. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 11 à 14,
    caractérisé
    - en ce que la première source (VCCS1) de courant qui peut être commandée ainsi que la deuxième source (VCCS1') de courant qui peut réglée et le cas échéant la troisième source (VCCS2) de courant qui peut être commandée peuvent être commandées par une unité (OPC) d'établissement du point de travail ou de régulation du point de travail.
  16. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 15,
    caractérisé
    - en ce que l'unité (OPC) d'établissement du point de travail ou de régulation du point de travail est alimentée par une source (IREF) de courant constant qui peut être réglée.
  17. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 11 à 16,
    caractérisé
    - en ce que la première source (VCCS1) de courant qui peut être commandée a un premier circuit (MP1 ; MP4) de miroir de courant et la deuxième source (VCCS1') de courant qui peut être réglée à un deuxième circuit (MP1 ; MP2) de miroir de courant.
  18. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 17,
    caractérisé
    - en ce que le courant d'entrée du premier circuit (MP1 ; MP4) de miroir de courant et le courant d'entrée du deuxième circuit (MP1 ; MP2) de miroir de courant sont mis à disposition par la source (IREF) de courant constant qui peut être réglée.
  19. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 17 ou 18,
    caractérisé
    - en ce que la troisième source (VCCS2) de courant qui peut être commandée a un troisième circuit (MP1 ; MP3) de miroir de courant dont le courant d'entrée est mis à disposition, notamment par la source (IREF) de courant constant qui peut être réglée.
  20. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant les revendications 17 et 19,
    caractérisé
    - en ce que le premier, le deuxième et le troisième circuits de miroir de courant ont un transistor (MP1) d'entrée commun et sont constitués notamment de transistors MOS à canal p.
  21. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 11,
    caractérisé
    - en ce que la première source (VCCS1) de courant qui peut être commandée a un premier circuit (MP5 ; MP6) de miroir de courant dont le courant d'entrée est mis à disposition par une première source (IREFA) de courant constant pouvant être réglée et par une première source (OTA2) de courant de réglage ; et
    - en ce que la deuxième source (VCCS1') de courant qui peut être commandée à un deuxième circuit (MP5' ; MP6') de miroir de courant dont le courant d'entrée est mis à disposition par une deuxième source (IREFA') de courant constant pouvant être réglée et par une deuxième source (OTA2) de courant de réglage.
  22. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 21,
    caractérisé
    - en ce que la première source de courant de réglage a un premier amplificateur opérationnel qui est notamment un amplificateur (OTA2) de transconductance, le courant d'entrée du premier circuit (MP5 ; MP6) de miroir de courant pouvant être commandé par le premier amplificateur opérationnel de façon à appliquer une tension (VREF) de référence supplémentaire au deuxième point (K2) nodal du premier circuit d'attaque de ligne ; et
    - en ce que la deuxième source de courant de réglage a un deuxième amplificateur opérationnel qui est notamment un amplificateur (OTA2) de transconductance, le courant d'entrée du deuxième circuit (MP5' ; MP6') de miroir de courant pouvant être commandé par le deuxième amplificateur opérationnel de façon à appliquer une tension (VREF) de référence supplémentaire au deuxième point (K2') nodal du deuxième circuit d'attaque de ligne
  23. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 22,
    caractérisé
    - en ce que l'entrée inverseuse du premier amplificateur opérationnel est couplée au deuxième point (K2) nodal du premier circuit d'attaque de ligne ;
    - en ce que l'entrée inverseuse du deuxième amplificateur opérationnel est couplée au deuxième point (K2') nodal du deuxième circuit d'attaque de ligne ;
    - en ce que la tension (VREF) de référence supplémentaire est appliquée aux entrées non inverseuses du premier et du deuxième amplificateurs opérationnels ;
    - en ce que la sortie du premier amplificateur opérationnel est couplée à l'entrée du premier circuit (MP5 ; MP6) de miroir de courant ; et
    - en ce que la sortie du deuxième amplificateur opérationnel est couplée à l'entrée du deuxième circuit (MP5' ; MP6') de miroir de courant.
  24. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 12 à 20,
    caractérisé par
    - un amplificateur (OTA3) opérationnel qui est monté de manière à ce qu'il règle la tension appliquée au quatrième point (K4) nodal sur une tension (VREF) de référence supplémentaire.
  25. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant les revendications 20 et 25,
    caractérisé
    - en ce que la sortie de l'amplificateur (OTA3) opérationnel est reliée à l'entrée du transistor (MP1) d'entrée commun.
  26. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 25,
    caractérisé
    - en ce que l'entrée inverseuse de l'amplificateur (OTA3) opérationnel est couplée au quatrième point (K4) nodal ; et
    - en ce que la tension (VREF) de référence supplémentaire est appliquée à l'entrée non-inverseuse de l'amplificateur (OTA3) opérationnel.
  27. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 10,
    caractérisé
    - en ce que le premier circuit d'attaque de ligne a une première source de courant pouvant être commandée, un premier transistor (MN2) MOS supplémentaire, une troisième résistance (R4) et un quatrième point (K6) nodal, dans lequel
    - la première source de courant pouvant être commandée alimente le quatrième point (K6) nodal ;
    - la borne de grille et une première borne de la section source-drain du premier transistor (MN2) MOS supplémentaire sont couplées au quatrième point (K6) nodal ;
    - la sortie de l'amplificateur (OTA1) de commande du premier circuit d'attaque de ligne est couplée au quatrième point (K6) nodal ; et
    - une première borne de la troisième résistance (R4) est couplée à une deuxième borne de la section de drain-source du premier transistor (MN2) MOS supplémentaire et le potentiel fixe commun, notamment la masse (VSS), est appliqué à une deuxième borne de la troisième résistance (R4) ; et
    - en ce que le deuxième circuit d'attaque de ligne a une deuxième source de courant pouvant être commandée, un deuxième transistor (MN2') MOS supplémentaire, une quatrième résistance (R4') et un cinquième point (K6') nodal, dans lequel
    - la deuxième source de courant pouvant être réglée alimente le cinquième point (K6') nodal ;
    - la borne de grille et une première borne de la section source-drain du deuxième transistor (MN2') MOS supplémentaire sont couplées au cinquième point (K6') nodal ;
    - la sortie de l'amplificateur (OTA1) de commande du deuxième circuit d'attaque de ligne est couplée au cinquième point (K6') nodal ; et
    - une première borne de la quatrième résistance (R4') est couplée à une deuxième borne de la section de drain-source du deuxième transistor (MN2') MOS supplémentaire et le potentiel fixe commun, notamment la masse (VSS), est appliqué à une deuxième borne de la quatrième résistance (R4').
  28. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 27,
    caractérisé
    - en ce que la première source de courant qui peut être commandée a un premier circuit (MP7 ; MP8) de miroir de courant et la deuxième source de courant qui peut être commandée a un deuxième circuit (MP7' ; MP8') de miroir de courant.
  29. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 28,
    caractérisé
    - en ce que le courant d'entrée du premier circuit (MP7 ; MP8) de miroir de courant et le courant d'entrée du deuxième circuit (MP7' ; MP8') de miroir de courant sont mis à disposition par une source (IREF) de courant constant qui peut être réglée.
  30. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 28 ou 29,
    caractérisé
    - en ce que le premier et le deuxième circuits de miroir de courant ont un transistor (MP7) d'entrée commun et sont constitués notamment de transistors MOS à canal p.
  31. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 27 à 30,
    caractérisé
    - en ce que le premier transistor (MN2) MOS supplémentaire et le deuxième transistor (MN2') MOS supplémentaire sont des transistors MOS à canal n.
  32. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 27 à 31,
    caractérisé
    - en ce qu'un troisième condensateur (CC1) est monté entre le premier point (K1) nodal du premier circuit d'attaque de ligne et la première entrée de l'amplificateur (OTA1) de commande du premier circuit d'attaque de ligne ; et
    - en ce qu'un quatrième condensateur (CC1') est monté entre le premier point (K1') nodal du deuxième circuit d'attaque de ligne et la première entrée de l'amplificateur (OTA1) de commande du deuxième circuit d'attaque de ligne.
  33. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 32,
    caractérisé
    - en ce qu'une cinquième résistance (RC1) est montée entre la première et la deuxième entrée de l'amplificateur "OTA1) de commande du premier circuit d'attaque de ligne ; et
    - en ce qu'une sixième résistance (RC1') est montée entre la première et la deuxième entrée de l'amplificateur '(OTA1) de commande du deuxième circuit d'attaque de ligne.
  34. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 27 à 33,
    caractérisé
    - en ce qu'un premier filtre (R5, C4) passe-bas est monté entre le quatrième point (K6) nodal et la sortie de l'amplificateur (OTA1) de commande du premier circuit d'attaque de ligne ; et
    - en ce qu'un deuxième filtre (R5', C4') passe-bas est monté entre le cinquième point (K6') nodal et la sortie de l'amplificateur (OTA1) de commande du deuxième circuit d'attaque de ligne.
  35. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant la revendication 34,
    caractérisé
    - en ce que le premier filtre passe-bas a une septième résistance (R5) et un cinquième condensateur (C4), dans lequel
    - la septième résistance (R5) est montée entre le quatrième point (K6) nodal et la sortie de l'amplificateur (OTA1) de commande du premier circuit d'attaque de ligne ; et
    - une première borne du cinquième condensateur (C4) est couplée au quatrième point (K6) nodal et le potentiel fixe commun, notamment la masse (VSS), est appliqué à une deuxième borne du cinquième condensateur (C4) ; et
    - en ce que le deuxième filtre passe-bas a une huitième résistance (R5') et un sixième condensateur (C4'), dans lequel
    - la huitième résistance (R5') est montée entre le cinquième point (K6') nodal et la sortie de l'amplificateur (OTA1) de commande du deuxième circuit d'attaque de ligne ; et
    - une première borne du sixième condensateur (C4') est couplée au cinquième point (K6') nodal et le potentiel fixe commun, notamment la masse (VSS), est appliqué à une deuxième entrée du sixième condensateur (C4').
  36. Circuit (LT) d'attaque de ligne pseudodifférentiel suivant l'une ou plusieurs des revendications 10 à 35,
    caractérisé
    - en ce que le circuit (LT) d'attaque de ligne pseudodifférentiel est tel qu'il est approprié à la production de processus CMOS.
EP02748575A 2001-07-19 2002-06-07 Circuit d'attaque de ligne pour la transmission de signaux numeriques Expired - Lifetime EP1407586B1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10135113 2001-07-19
DE10135113A DE10135113B4 (de) 2001-07-19 2001-07-19 Pseudo-differentieller Leistungstreiber zur Verstärkung eines differentiellen Eingangsstroms
PCT/DE2002/002090 WO2003009553A1 (fr) 2001-07-19 2002-06-07 Circuit d'attaque de ligne pour la transmission de signaux numeriques

Publications (2)

Publication Number Publication Date
EP1407586A1 EP1407586A1 (fr) 2004-04-14
EP1407586B1 true EP1407586B1 (fr) 2006-01-25

Family

ID=7692322

Family Applications (1)

Application Number Title Priority Date Filing Date
EP02748575A Expired - Lifetime EP1407586B1 (fr) 2001-07-19 2002-06-07 Circuit d'attaque de ligne pour la transmission de signaux numeriques

Country Status (6)

Country Link
US (1) US7127061B2 (fr)
EP (1) EP1407586B1 (fr)
CN (1) CN1533661B (fr)
CA (1) CA2453146C (fr)
DE (2) DE10135113B4 (fr)
WO (1) WO2003009553A1 (fr)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10317968B4 (de) * 2003-04-17 2011-12-29 Infineon Technologies Ag Spannungs-Strom-Wandler mit einstellbarem Ruhestrom
DE102005022337A1 (de) * 2005-05-13 2006-11-23 Texas Instruments Deutschland Gmbh Spannungsgesteuerte Stromquelle
JP5930252B2 (ja) * 2013-04-02 2016-06-08 株式会社村田製作所 擬似抵抗回路及び電荷検出回路
US9515610B2 (en) * 2014-12-16 2016-12-06 Mediatek Inc. Line driver with active termination and associated method
JP6703088B2 (ja) * 2015-07-17 2020-06-03 クローズド−アップ ジョイント−ストック カンパニー ドライブＣｌｏｓｅｄ−Ｕｐ Ｊｏｉｎｔ−Ｓｔｏｃｋ Ｃｏｍｐａｎｙ Ｄｒｉｖｅ 負荷を流れる直流の調整器
CN110233806B (zh) * 2018-03-05 2020-10-16 华为技术有限公司 一种线路驱动装置
US11125817B2 (en) * 2019-10-14 2021-09-21 Analog Devices, Inc. Compound pin driver
TWI799186B (zh) * 2022-03-14 2023-04-11 瑞昱半導體股份有限公司 傳送端電路
CN114785295B (zh) * 2022-06-22 2022-10-25 华南理工大学 超宽带功率放大器和相控阵发射机

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1563802A (en) * 1975-11-10 1980-04-02 Post Office Electronic current feed circuit
US4716381A (en) * 1986-04-03 1987-12-29 Advanced Micro Devices, Inc. High-current operational amplifier
US5585763A (en) * 1995-03-30 1996-12-17 Crystal Semiconductor Corporation Controlled impedance amplifier
US6028479A (en) * 1998-01-07 2000-02-22 Plato Labs, Inc. Low voltage transmission line driver
SE511827C2 (sv) * 1998-03-02 1999-12-06 Ericsson Telefon Ab L M Differentiell linjedrivenhet
JP2000022516A (ja) * 1998-06-30 2000-01-21 Nec Corp ドライバ回路装置
US6665399B1 (en) * 1999-03-25 2003-12-16 Nortel Networks Limited High-efficiency line driver

Also Published As

Publication number Publication date
DE10164971B4 (de) 2008-04-30
US7127061B2 (en) 2006-10-24
WO2003009553A1 (fr) 2003-01-30
US20040165719A1 (en) 2004-08-26
EP1407586A1 (fr) 2004-04-14
CN1533661A (zh) 2004-09-29
CN1533661B (zh) 2010-05-26
DE10135113B4 (de) 2009-04-09
DE10135113A1 (de) 2003-05-15
CA2453146A1 (fr) 2003-01-30
CA2453146C (fr) 2008-11-18

Similar Documents

Publication Publication Date Title
DE102009015936B4 (de) Volldifferentieller Verstärker und Verfahren für eine Gleichtaktregelung in einem volldifferentiellen Verstärker
DE60214890T2 (de) Differenztreiber mit niedriger versorgungsspannung
DE69331686T2 (de) Variabler Entzerrungsverstärker
DE19727796A1 (de) Differenzverstärker
EP1407586B1 (fr) Circuit d'attaque de ligne pour la transmission de signaux numeriques
DE102009033414B4 (de) Integrierter Schaltkreis mit einpoligem Eingang und differenziellem Ausgang, Verfahren und elektronische Vorrichtung
DE102013013521B4 (de) Leistungsverstärkerschaltung
DE69937428T2 (de) Gleichtaktrückkopplungsschaltung und Verfahren
DE2240971A1 (de) Torschaltung
DE19950714B4 (de) Schaltung und Verfahren zum Kombinieren einer Vorspannung mit Signalen mit wahlweise variabler Signalverstärkung
DE19620839C2 (de) Operationsverstärker
EP1310043A1 (fr) Amplificateur differentiel complementaire
DE102014110672B4 (de) Schaltung mit einem RC-Filter
DE2751566C2 (de) Entzerrungsschaltung
EP1389383B1 (fr) Emetteur permettant la transmission de donnees numeriques par l'intermediaire d'une ligne de transmission
DE102019125607A1 (de) Ac-gekoppeltes choppersignal für einen hochwiderstandspuffer
EP0749059A2 (fr) Borne de contact de télécommunication avec régulateur de tension
DE60133068T2 (de) Differentiell angeordnetes transistorpaar mit mitteln zur degeneration der transkonduktanz
DE10137150B4 (de) Leitungstreiber zur Datenübertragung
DE69008958T2 (de) Kombinierte Stromdifferenz- und Operationsverstärkerschaltung.
EP3884626A1 (fr) Dispositif d'affaiblissement de réflexions pour un bus d'un système de bus et procédé d'affaiblissement de réflexions lors d'une transmission de données dans un système de bus
DE19900558A1 (de) Verstärker für einen Analog-Digital-Wandler
DE102013013528A1 (de) Leistungsverstärkerschaltung
DE10124114A1 (de) Schaltungsanordnung zur Spannungsstabilisierung
DE10239813B4 (de) Elektronische Schaltung mit verbesserter Stromstabilisierung

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20031223

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

RBV Designated contracting states (corrected)

Designated state(s): GB

REG Reference to a national code

Ref country code: DE

Ref legal event code: 8566

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): GB

REG Reference to a national code

Ref country code: GB

Ref legal event code: FG4D

Free format text: NOT ENGLISH

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 20060524

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed

Effective date: 20061026

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20190619

Year of fee payment: 18

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20200607

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20200607