EP1399806A2 - 6-zu-3 bit carry-save addierer - Google Patents

6-zu-3 bit carry-save addierer

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Publication number
EP1399806A2
EP1399806A2 EP02754190A EP02754190A EP1399806A2 EP 1399806 A2 EP1399806 A2 EP 1399806A2 EP 02754190 A EP02754190 A EP 02754190A EP 02754190 A EP02754190 A EP 02754190A EP 1399806 A2 EP1399806 A2 EP 1399806A2
Authority
EP
European Patent Office
Prior art keywords
adder
add
carry
transistors
inputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02754190A
Other languages
English (en)
French (fr)
Inventor
Joel Hatsch
Winfried Kamp
Siegmar KÖPPE
Ronald KÜNEMUND
Eva Lackerschmid
Heinz SÖLDNER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1399806A2 publication Critical patent/EP1399806A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters

Definitions

  • the invention relates to a carry-save adder for summing a plurality of bits of the same value.
  • Carry-Save (CS) adders are known in the art and are implemented by electrical circuits in the form of monolithically integrated components.
  • the most common CS adder is the 3-to-2 bit full adder, which has three equivalent (i.e. interchangeable) inputs and two outputs in the form of a sum bit and a carry bit.
  • a Wallace Tree (WT) adder is often used to add more than three bits of the same value.
  • a WT adder is a multi-stage adder which reduces the number of bits to be added in each stage.
  • the individual stages of a WT adder are made up of 3-to-2 CS full adders arranged parallel to each other. With each stage, the number of full adders required for this stage is reduced.
  • U.S. -Patent 5,504,915 describes a modified WT adder, which contains 5-to-3 adders in addition to the 3-to-2 CS full adders.
  • the 5-to-3 adders each have four inputs for bits to be summed and one input for a carry bit as well as two outputs for two sum bits and one output for a carry bit.
  • CS adders are understood to mean bit adders with logically equivalent inputs.
  • the invention has for its object to provide a versatile and inexpensive to use CS adder.
  • the CS adder should require little implementation effort and the implementation of an adder tree with allow some levels. Short signal propagation times and low power consumption are also sought.
  • the 6-to-3-bit CS adder Due to its six identical inputs, the 6-to-3-bit CS adder according to the invention can add 6 bits in an adder stage. By outputting two transfers of different values, the possibility of displaying three output signals is used for the simultaneous addition of six input bits of the same value.
  • this single-stage (in terms of cascading adder modules) design means less wiring, faster switching times and lower power consumption become.
  • 6-to-3 CS adder is characterized in that the 6-to-3 CS adder is constructed from three adder sub-blocks arranged parallel to one another.
  • a first adder sub-block generates the sum bit of valency w
  • a second adder sub-block generates the carry bit of valence 2w
  • the third adder subblock generates the carry bit of valency 4w.
  • each adder subblock is constructed from logic gates.
  • logic gate here are the basic elements of digital circuits, ie AND gates (AND gates), OR gates (OR gates), XOR gates (exclusive OR gates), NAND gates (inverted AND gates) Gate) called NOR gate (inverted OR gate) and inverter.
  • AND gates AND gates
  • OR gates OR gates
  • XOR gates exclusive OR gates
  • NAND gates inverted AND gates
  • NOR gate inverted OR gate
  • inverter sub-block is preferably implemented from a maximum of three consecutive logic gate stages, so that all output bits are available at the same time after three gate run times (inverters are not taken into account when counting the logic gate stages).
  • a second preferred embodiment of the invention is characterized in that one and in particular each adder sub-block consists of a multi-transistor circuit which cannot be resolved into a plurality of logic gates (as defined above).
  • each adder sub-block forms a single, independent "complex gate” without an internal logic gate structure, which is also independent of the other adder sub-blocks.
  • a particularly preferred embodiment of such a transmission-maintaining adder comprises a charging circuit which is connected to the respective multi-transistor circuit in such a way that it is discharged as a function of the bits present at the inputs of the adder.
  • FIG. 2 shows a circuit diagram of a NAND gate at transistor level according to the prior art
  • FIG. 3 shows a WT adder which is constructed from cascaded 3-to-2 CS adders according to the prior art
  • FIG. 4 shows a schematic illustration of a 6-to-3 CS adder according to the invention
  • FIG. 6 is a block diagram of a 6-to-3 CS adder according to the invention.
  • FIG. 7 is a block diagram of a first adder sub-block
  • FIG. 8 shows a block diagram of a second adder sub-block ADD-C0 from FIG. 6 according to the first exemplary embodiment of the invention
  • FIG. 9 shows a block diagram of a third adder sub-block ADD-Cl from FIG. 6 according to the first exemplary embodiment of the invention.
  • FIG. 10 shows a block diagram of a first adder subblock ADD-S from FIG. 6 according to a second exemplary embodiment of the invention
  • 11 shows a block diagram of a second adder sub-block ADD-CO from FIG. 6 according to the second exemplary embodiment of the invention.
  • FIG. 12 shows a block diagram of a third adder subblock ADD-Cl from FIG. 6 according to the second exemplary embodiment of the invention
  • the 3-to-2 CS full adder has three inputs A, B, Ci (carry in) and two outputs S, Co (carry out). The three inputs are equivalent, output S outputs the sum bit of the value of the inputs and output Co outputs the carry bit of the double value. In contrast to inputs A, B, Ci, outputs S and Co are therefore not interchangeable. In this circuit, 6 gate delays are required to calculate the results.
  • the NAND gate 10 shows the transistor circuit of a NAND gate 10 in CMOS technology according to the prior art.
  • the two inputs of the NAND gate 10 are designated by XI, X2, the output of the NAND gate 10 by Y, the reference potential by vss and the operating voltage by vdd.
  • the NAND gate 10 consists of two series-connected N-channel field-effect transistors N1, N2 and two parallel-connected P-channel field-effect transistors P1, P2.
  • the WT adder 1 comprises a total of 11 3-to-2 CS full adders 3, which are constructed, for example, according to FIGS. 1 and 2.
  • the five stages 1.1, 1.2, 1.3, 1.4, 1.5 of the WT adder 1 comprise 4, 3, 2, 1 and 1 3-to-2 CS full adder 3.
  • the 13 inputs of the WT adder 1 are through the 12 inputs 2 of the first stage 1.1 and an input 2 of the second stage 1.2 realized.
  • the outputs S of the first stage 1.1 are each fed to inputs of the 3-to-2 CS full adders 3 of the second stage 1.2, the 4 outputs Co, which provide a carry bit 4, become a second stage of a (not shown) WT adder for the addition of a bit set with a next higher value supplied.
  • the 3-to-2 CS full adders 3 of the second stage 1.2 each receive one or two carry bits 5, which are output by a first stage of a (also not shown) WT adder for a bit set with the next lower value become.
  • the output of the WT adder is represented by a sum bit 6 and a partial carry bit 7, which comes from the fifth stage of the WT adder 1 with the next lowest value.
  • FIG. 4 shows a schematic illustration of a 6-to-3 CS adder according to the invention.
  • the adder has the inputs 10, II, 12, 13, 14, 15 and the outputs S, C0, Cl.
  • the addition of six bits covers a range of values between zero and six.
  • the three outputs of the 6-to-3 CS adder represent the sum of those connected to the inputs
  • the output S for the sum bit has the same significance as the set of input bits 10 to 15.
  • the output CO is a carry output, which has a higher value by a factor of 2 than the output S for the sum bit.
  • the output C1 is also an output for a carry bit, but with a value that is increased by a factor of 2 compared to the output CO.
  • the outputs S, C0 and Cl have the values 2 °, 2 1 and 2 2 based on the value of the bit set at the input of the 6-to-3 CS adder.
  • Figure 5 shows the truth table of a 6-to-3 CS adder.
  • FIG. 6 shows an example of the structure of a 6-to-3 adder according to the invention.
  • the six equivalent inputs of the 6-to-3 CS adder are again identified by the reference numerals 10, II, 12, 13, 14, 15.
  • the 6-to-3 CS adder comprises three adder sub-blocks, which are designated by the reference numerals ADD-S, ADD-C0 and ADD-Cl.
  • Each adder subblock ADD-S, ADD-C0, ADD-Cl has the six inputs 10, II, 12, 13, 14, 15.
  • the adder sub-blocks ADD-S, ADD-C0, ADD-Cl are not interconnected with the exception of the coupling on the input side.
  • the adder subblock ADD-S outputs the bit of the value 2 ° at its output S.
  • the corresponding outputs C0 and Cl of the second and third adder sub-blocks ADD-C0 and ADD-Cl each output the bit with the significance 2 1 (output C0) and the bit with the significance 2 2 (output Cl).
  • each adder subblock ADD-S, ADD-C0 and ADD-Cl is made up of individual logic gates, which are arranged in several gate stages arranged one behind the other are arranged.
  • a gate stage contains exactly one logic gate, such as XOR, NAND, etc., or a parallel arrangement of such logic gates. Inverters do not form gate stages.
  • FIG. 7 illustrates the gate structure of the adder sub-block ADD-S.
  • the inputs 10, II, ..., 15 are connected in pairs to the two inputs of a total of three XOR gates 11 of the first stage ST1 of the adder sub-block.
  • the second stage ST2 of the adder sub-block ADD-S (at gate level) is implemented by an XOR gate 11.
  • the two inputs of this gate are formed by the two outputs of two XOR gates 11 of the first stage ST1.
  • a third and last stage ST3 of the adder sub-block ADD-S is realized by a further individual XOR gate 11, which is fed by the output of the XOR gate 11 of the second stage ST2 and the output of the remaining gate 11 of the first stage ST1.
  • the output of the XOR gate 11 of the third stage ST3 is the sum bit output of the 6-to-3 CS adder.
  • the detailed structure of the adder sub-block ADD-C0 is shown in FIG. 8. It also consists of only three stages ST1, ST2, and ST3 (as already mentioned, the inverters represented by triangle symbols in the drawing are not counted as stages).
  • the first stage ST1 is formed from 20 NAND gates 12, each with five inputs and a NAND gate 13 with 6 inputs
  • the second stage ST2 comprises three NAND gates 14, each with seven inputs
  • the third stage ST3 is Gate 15 formed with three inputs.
  • the output of the NAND gate 15 of the third stage ST3 realizes the output C0 of the significance 2 1 of the 6-to-3 CS adder from FIG. 4.
  • NIO to NI5 denote the inverted inputs 10 to 15. This is shown symbolically in the upper right part of FIG. 8.
  • FIG. 9 shows the structure of the adder sub-block ADD-Cl from FIG. 6 according to the first exemplary embodiment at the gate level. Again there are three stages ST1, ST2 and ST3.
  • the first stage ST1 comprises 15 NAND gates 16, each with four inputs
  • the second stage ST2 comprises three NAND gates 12, each with five inputs
  • the third stage ST3 comprises one
  • NAND gate 15 with three inputs.
  • the interconnection of the individual stages ST1, ST2, ST3 and the assignment of the four inputs of the NAND gates 16 of the first stage ST1 can be seen in FIG. 9 with the aid of the reference numerals. As can be seen, all inputs are driven non-inverted.
  • FIGS. 10 to 12 show the structure of the adder sub-blocks ADD-S, ADD-C0 and ADD-Cl shown in FIG. 6 according to a second exemplary embodiment of the invention.
  • the exemplary embodiment of the invention differs from the first exemplary embodiment essentially in that the individual adder subblocks ADD-S, ADD-C0 and ADD-Cl are each constructed from a multi-transistor circuit which cannot be broken down into individual logic gates.
  • the logic functions of these multi-transistor circuits are determined by the circuit structure at the transistor level.
  • the multi-transistor circuit of the adder sub-block ADD-S is called MS
  • the multi-transistor circuit of the adder sub-block ADD-C0 is called MC0
  • the multi-transistor circuit of the adder sub-block ADD-Cl is called MCI.
  • All multi-transistor circuits MS, MCO and MCI have a node Kl, which is connected to the reference voltage vss. They also have in common that they are connected to a driver circuit TR via two nodes K2 and K3. The operating voltage vdd is supplied to the driver circuit TR.
  • multi-transistor circuits MS, MCO, MCI in addition to their respective bit outputs S or C0 or Cl, also have inverted bit outputs NS or NC0 or NC1 (not shown in FIG. 6).
  • the node K2 is connected to the respective non-inverted bit output S, C0, Cl and the node K3 is connected to the respective inverted bit output NS, NC0, NC1.
  • the multi-transistor circuit MS comprises a total of 22 N-channel transistors, which are controlled via their bases either with the inputs 10, ..., 15 or the corresponding inverted inputs NI0, ..., NI5.
  • Two transistors Nl_l, Nl_2 assigned to the inputs I0 / NI0 are connected to the reference voltage vss with their source connections and feed the rest of the multi-transistor circuit MS with their drain connections.
  • this has four N-channel transistors N2_l, ..., N2_4 or N3_l, ..., N3_4 or N4_l, ..., N4_4 or .
  • node K2 is connected to the drain connections of transistors N6_1 and N6_3 and node K3 is connected to the drain connections of transistors N6_2 and N6_4.
  • the transistors Ni_l and Ni_4 are each non-inverted and the transistors Ni_2 and Ni_3 are each inverted by the input concerned.
  • the multi-transistor circuit MCO has two N-channel transistors Nl_l and Nl_2 assigned to the inputs I0 / NI0, four N-channel transistors N2_1, ..., N2_4, six assigned to the inputs I1 / NI1, six to the inputs I2 / NI2 assigned N-channel transistors N3_l, ..., N3_6, eight N-channel transistors N4_l, ..., N4_8, eight assigned to inputs I4 / NI3, N-channel transistors N5_l, assigned to inputs I4 / NI4
  • the source connections of the two transistors Nl_l and Nl_2 are connected to Kl.
  • the source connections of transistors N2_l and N2_2 are connected to the drain connection of transistor Nl_l, and the source connections of transistors N2_3 and N2_4 are connected to the drain connection of transistor Nl_2.
  • the source connections of the transistor pairs N3_l, N3_2 or N3_3, N3_4 or N3_5, N3_6 are connected to the drain connections of the transistors N2_l or N2_2 and N2_3 or N2_4.
  • the source connections of the transistor pairs N4_l, N4_2 or N4_3, N4_4 or N4_5, N4_6 or N4_7, N4_8 are connected to the drain connections of the transistors N3_l or N3_2 and N3_3 or N3_4 and N3_5 or N3_6.
  • the source connections of the transistor pairs N5__l, N5_2 or N5_3, N5_4 or N5_5, N5 6 or N5 7, N5 8 are connected to the drain connections of the transistors sistors N4_l and N4_8 or N4_2 and N4_3 or N4_4 and N4_5 or N4_6 and N4_7.
  • the source connections of the transistors N6_l and N6_2 are connected to the drain connections of the transistors N5_l and N5_8 and the source connections of the transistors N6_3 and N6_4 are connected to the drain connections of the transistors N5_4 and N5_5.
  • the node K2 is connected to the drain connections of the transistors N6_2, N5_2, N5_3 and N6_3, and the node K3 is connected to the drain connections of the transistors N6_l, N6_4, N5_6 and N5_7.
  • two N-channel transistors Nl_l, Nl_2 are assigned to the inputs I0 / NI0 in the multi-transistor circuit MCI
  • four N-channel transistors N2_l, ..., N2_4 are assigned to the inputs II / NIl
  • six N -Channel transistors N3_l, ..., N3_6 are assigned to inputs I2 / NI2
  • six N-channel transistors N4_l, ..., N4_6 are assigned to inputs I3 / NI3
  • four N-channel transistors N5_l, .. ., N5_4 are assigned to inputs I4 / NI4
  • two N-channel transistors N6_1, N6_2 are assigned to inputs I5 / NI5.
  • the multi-transistor circuit MCI is identical to the multi-transistor circuit MCO, with the exception of the fact that the transistors N4_7 and N4_8 are not present.
  • the source connections of the transistor pairs N5_l, N5_2 or N5_3, N5_4 are connected to the drain connections of the transistors N4_2 and N4_3 or N4_4 and N4__5.
  • the source connections of the transistors N6_l and N6_2 are connected to the drain connections of the transistors N5_2 and N5_3.
  • Node K2 is connected to the drains of transistors N6_2, N5_4, N4_6 and N3_6, and node K3 is connected to the drains of transistors N4_l, N5_l and N6_l. It also applies here that the transistors Ni_j are driven inverted with an even index j, while transistors with an odd index j are driven non-inverted.
  • the circuit according to the second exemplary embodiment can be operated in two different ways, depending on the design of the driver circuit TR. In a first mode of operation, which is described by the term “dynamic circuit technology”, the driver circuit TR is designed as a charging circuit, which charges the two nodes K2 and K3 to operating voltage vdd before a computing operation.
  • the driver circuit TR is switched to high resistance, i.e. nodes K2 and K3 are separated from vdd.
  • the transistors of the multi-transistor circuits MS, MCO, MCI are controlled via the inputs I0 / NI0, ..., I5 / NI5 ' , which corresponds to the bit assignment of the inputs I0 / NI0, ..., I5 / NI5 partial or selective discharge paths are formed by the multi-transistor circuits MS, MCO, MCI.
  • the procedure described according to the dynamic circuit technology has a minimal power requirement and short signal propagation times.
  • a second mode of operation of the circuit shown in FIGS. 6 and 10 to 12 is to provide a permanent current flow through the circuit.
  • the driver circuit TR serves as a series resistor, which must be smaller than the resistance of the respective multi-transistor circuit MS or MCO or MCI in the blocking state.
  • short signal delays can also be achieved. are sufficient, however, a higher power consumption occurs than in the first variant.
  • an advantage over the first variant is the fact that short-term voltage losses at inputs I0 / NI0, ..., I5 / NI5 can be compensated for during a computing process, whereas this cannot be compensated for in the former variant (dynamic circuit technology) due to the irreversible discharge processes occurring there is possible.
  • This possibility of "correcting" a calculation result falsified by disturbances or voltage drops within a computing cycle, which is given in the second variant can represent an advantage of the second variant compared to the first variant with lower power consumption due to the transient discharge currents.

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Abstract

Ein Carry-Save Addierer zum Summieren von Bits gleicher Wertigkeit umfasst sechs Eingänge (I0, I1, ...,I5) zur Entgegennahme von sechs zu summierenden Bits jeweils gleicher Wertigkeit w. Der Addierer weist einen Ausgang (S) für ein Summen-Bit der Wertigkeit w sowie zwei Ausgänge (C0, C1) für zwei Übertrags-Bits der Wertigkeiten 2w und 4w auf.

Description

Beschreibung
6-zu-3 Bit Carry-Save Addierer
Die Erfindung betrifft einen Carry-Save Addierer zum Summieren einer Mehrzahl von Bits derselben Wertigkeit.
Carry-Save (CS) Addierer sind in der Technik bekannt und werden durch elektrische Schaltungen in Form von monolithisch integrierten Bausteinen realisiert. Der am häufigsten verwendete CS Addierer ist der 3-zu-2 Bit Volladdierer, welcher drei gleichwertige (d.h. vertauschbare) Eingänge und zwei Ausgänge in Form eines Summen-Bits und eines Übertrags-Bits aufweist .
Für die Addition von mehr als drei Bits gleicher Wertigkeit wird häufig ein Wallace-Tree- (WT-) Addierer eingesetzt. Ein WT-Addierer ist ein mehrstufiger Addierer, welcher in jeder Stufe die Anzahl der zu addierenden Bits verkleinert. Die einzelnen Stufen eines WT-Addierers sind aus parallel zueinander angeordneten 3-zu-2 CS-Volladdierern aufgebaut. Mit jeder Stufe verringert sich die Anzahl der für diese Stufe benötigten Volladdierer.
In dem U.S. -Patent 5,504,915 ist ein modifizierter WT-Addierer beschrieben, welcher zusätzlich zu den 3-zu-2 CS Volladdierern 5-zu-3 Addierer enthält. Die 5-zu-3 Addierer weisen jeweils vier Eingänge für zu summierende Bits und einen Eingang für ein Übertrags-Bit sowie zwei Ausgänge für zwei Sum- men-Bits und einen Ausgang für ein Übertrags-Bit auf.
Im folgenden werden unter CS Addierern Bit-Addierer mit logisch gleichwertigen Eingängen verstanden. Der Erfindung liegt die Aufgabe zugrunde, einen vielfältig und aufwands- günstig einsetzbaren CS Addierer zu schaffen. Insbesondere soll der CS Addierer einen geringen Implementierungsaufwand erfordern sowie die Realisierung eines Addiererbaums mit we- nigen Stufen ermöglichen. Ferner werden insbesondere kurze Signallaufzeiten und eine geringe Stromaufnahme angestrebt.
Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst .
Aufgrund seiner sechs gleichartigen Eingänge vermag der erfindungsgemäße 6-zu-3-Bit CS Addierer in einer Addiererstufe 6 Bits zu addieren. Durch die Ausgabe von zwei Überträgen un- terschiedlicher Wertigkeit wird die Darstellungsmöglichkeit von drei Ausgangssignalen für die gleichzeitige Addition von sechs Eingangs-Bits gleicher Wertigkeit genutzt. Verglichen mit herkömmlichen Lösungen zur Addition von sechs Eingabe- Bits bestehend aus kaskadierten 3-zu-2 CS Addierern kann auf- grund dieser einstufigen (in bezug auf die Kaskadierung von Addiererbausteinen) Ausführung ein geringerer Verdrahtungs- aufwand, schnellere Schaltzeiten und eine geringere Leistungsaufnahme erreicht werden.
Eine besonders bevorzugte Ausgestaltung des erfindungsgemäßen
6-zu-3 CS Addierers kennzeichnet sich dadurch, dass der 6-zu- 3 CS Addierer aus drei parallel zueinander angeordneten Ad- dierersubblöcken aufgebaut ist . Dabei erzeugt ein erster Addierersubblock das Summen-Bit der Wertigkeit w, ein zweiter Addierersubblock erzeugt das Übertrags-Bit der Wertigkeit 2w und der dritte Addierersubblock erzeugt das Übertrags-Bit der Wertigkeit 4w.
Nach einer ersten bevorzugten Ausführungsform der Erfindung ist wenigstens ein und insbesondere jeder Addierersubblock aus Logiggattern aufgebaut. Mit dem Begriff "Logiggatter" sind hier die Grundelemente digitaler Schaltkreise, d.h. AND- Gatter (UND-Gatter) , OR-Gatter (ODER-Gatter) , XOR-Gatter (Exklusiv-ODER-Gatter) , NAND-Gatter (invertiertes UND-Gatter) NOR-Gatter (invertiertes ODER-Gatter) und Inverter bezeichnet . In diesem Fall ist vorzugsweise der bzw. insbesondere jeder Addierersubblock aus maximal drei hintereinander geschalteten Logiggatterstufen realisiert, so dass sämtliche Ausgabe-Bits bereits nach drei Gatterlaufzeiten zeitgleich zur Verfügung stehen (Inverter werden bei der Zählung der Logiggatterstufen nicht berücksichtigt) .
Eine zweite bevorzugte Ausführungsform der Erfindung kennzeichnet sich dadurch, dass ein und insbesondere jeder Addie- rersubblock aus einer Mehrtransistorschaltung besteht, welche nicht in eine Mehrzahl von Logikgattern (gemäß vorstehender Definition) auflösbar ist. Mit anderen Worten bildet jeder Addierersubblock ein einzelnes, eigenständiges "Komplexgatter" ohne interne Logiggatterstruktur, welches darüber hinaus unabhängig von den anderen Addierersubblöcken ist.
Hierdurch können besonders schnelle sowie platz- und stromsparende Schaltungen realisiert werden, da die Anzahl der Transistoren solcher Schaltungen kleiner gehalten werden kann als bei Schaltungen, die auf Logiggatterebene konzipiert sind.
Eine besonders bevorzugte Ausgestaltung eines solchen übertragserhaltenden Addierers umfasst eine AufladeSchaltung, die mit der jeweiligen Mehrtransistorschaltung derart verbunden ist, dass sie über diese in Abhängigkeit von den an den Eingängen des Addierers anliegenden Bits entladen wird. Diese Auslegung des erfindungsgemäßen Addierers, welche dem Konzept der dynamischen Schaltungsauslegung folgt, minimiert den Leistungsbedarf des Addierers.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispie- len unter Bezugnahme auf die Zeichnung beschrieben; in dieser zeigt: Fig. 1 eine Schaltungsdarstellung eines 3-zu-2 CS Addierers auf Gatterebene nach dem Stand der Technik;
Fig. 2 ein Schaltbild eines NAND-Gatters auf Transistor- ebene nach dem Stand der Technik;
Fig. 3 einen WT-Addierer, welcher aus kaskadierten 3-zu-2 CS Addierern aufgebaut ist, nach dem Stand der Technik;
Fig. 4 eine schematische Darstellung eines erfindungsgemäßen 6-zu-3 CS Addierers;
Fig. 5 eine Wahrheitstabelle für einen erfindungsgemäßen 6-zu-3 CS Addierer;
Fig. 6 ein Blockdiagramm eines erfindungsgemäßen 6-zu-3 CS Addierers;
Fig. 7 ein Blockschaltbild eines ersten Addierersubblocks
ADD-S aus Fig. 6 gemäß einem ersten Ausführungsbei- spiel der Erfindung;
Fig. 8 ein Blockschaltbild eines zweiten Addierersubblocks ADD-C0 aus Fig. 6 gemäß dem ersten Ausführungsbeispiel der Erfindung;
Fig. 9 ein Blockschaltbild eines dritten Addierersubblocks ADD-Cl aus Fig. 6 gemäß dem ersten Ausführungsbei- spiel der Erfindung;
Fig. 10 ein Blockschaltbild eines ersten Addierersubblocks ADD-S aus Fig. 6 gemäß einem zweiten Ausführungs- beispiel der Erfindung; Fig. 11 ein Blockschaltbild eines zweiten Addierersubblocks ADD-CO aus Fig. 6 gemäß dem zweiten Ausführungsbei- spiel der Erfindung; und
Fig. 12 ein Blockschaltbild eines dritten Addierersubblocks ADD-Cl aus Fig. 6 gemäß dem zweiten Ausführungsbei- spiel der Erfindung;
Fig. 1 zeigt einen 3-zu-2 CS Volladdierer, welcher aus- schließlich aus NAND-Gattern 10 mit zwei Eingängen aufgebaut ist. Der 3-zu-2 CS Volladdierer weist drei Eingänge A, B, Ci (Carry in) und zwei Ausgänge S, Co (Carry out) auf. Die drei Eingänge sind gleichwertig, der Ausgang S gibt das Summen-Bit der Wertigkeit der Eingänge und der Ausgang Co das Übertrags- Bit der zwei-fachen Wertigkeit aus. Im Gegensatz zu den Eingängen A, B, Ci sind die Ausgänge S und Co also nicht vertauschbar. In dieser Schaltung werden zur Ergebnisberechnung 6 Gatterlaufzeiten benötigt.
Fig. 2 zeigt die Transistorschaltung eines NAND-Gatters 10 in CMOS-Technik gemäß dem Stand der Technik. Die beiden Eingänge des NAND-Gatters 10 sind mit XI, X2 , der Ausgang des NAND- Gatters 10 mit Y, das Bezugspotential mit vss und die Betriebsspannung mit vdd bezeichnet. Das NAND-Gatter 10 besteht aus zwei in Reihe geschalteten N-Kanal-Feldeffekt-Transisto- ren Nl, N2 und zwei parallel geschalteten P-Kanal-Feldeffekt- Transistoren Pl, P2. Die AusgangsSpannung Uγ ist nur dann 0V, wenn beide N-Kanal-Feldeffekt-Transistoren Nl, N2 leitend sind. Das ist der Fall, wenn für die beiden Eingangsspannun- gen Uχι, Ux2 die Beziehung Uxx = Ux2 = vdd gilt. Mit Uχι = 0 o- der UX2 = 0 sperrt ein N-Kanal-Feldeffekt-Transistor Nl, N2 und ein P-Kanal-Feldeffekt-Transistor Pl, P2 leitet, so dass Uγ = vdd ist.
Fig. 3 zeigt einen fünf-stufigen WT-Addierer 1 zur Addition von 13 Eingabe-Bits 2 gleicher Wertigkeit nach dem Stand der Technik. Der WT-Addierer 1 umfasst insgesamt 11 3-zu-2 CS Volladdierer 3, die z.B. gemäß den Fig. 1 und 2 aufgebaut sind.
Die fünf Stufen 1.1, 1.2, 1.3, 1.4, 1.5 des WT-Addierers 1 umfassen 4, 3, 2, 1 bzw. 1 3-zu-2 CS Volladdierer 3. Die 13 Eingänge des WT-Addierers 1 sind durch die 12 Eingänge 2 der ersten Stufe 1.1 und einen Eingang 2 der zweiten Stufe 1.2 realisiert.
Während die Ausgänge S der ersten Stufe 1.1 jeweils Eingängen der 3-zu-2 CS Volladdierer 3 der zweiten Stufe 1.2 zugeführt werden, werden die 4 Ausgänge Co, welche ein Übertrags-Bit 4 bereitstellen, einer zweiten Stufe eines (nicht dargestell- ten) WT-Addierers zur Addition eines Bit-Satzes mit einer nächst höheren Wertigkeit zugeleitet. In analoger Weise empfangen die 3-zu-2 CS Volladdierer 3 der zweiten Stufe 1.2 jeweils ein oder zwei Übertrags-Bits 5, welche von einer ersten Stufe eines (ebenfalls nicht dargestellten) WT-Addierers für einen Bit-Satz mit nächst niedrigerer Wertigkeit ausgegeben werden.
Dieses Prinzip setzt sich über die zweite 1.2 und dritte 1.3, dritte 1.3 und vierte 1.4 und vierte 1.4 und fünfte 1.5 Stufe des WT-Addierers 1 fort. Der Ausgang des WT-Addierers wird durch ein Summen-Bit 6 und ein partielles Übertrags-Bit 7, welches von der fünften Stufe des WT-Addierers 1 nächst niedrigerer Wertigkeit stammt, repräsentiert.
Fig. 4 zeigt eine schematische Darstellung eines erfindungsgemäßen 6-zu-3 CS Addierers. Der Addierer weist die Eingänge 10, II, 12, 13, 14, 15 und die Ausgänge S, C0 , Cl auf. Die Addition von sechs Bits umfasst einen Wertebereich zwischen Null und sechs. Die drei Ausgänge des 6-zu-3 CS Addierers repräsentieren die Summe der an den Eingängen anliegenden
Bits in dualkodierter Form. Der Ausgang S für das Summen-Bit weist die gleiche Wertigkeit wie der Satz von Eingangs-Bits 10 bis 15 auf. Bei dem Ausgang CO handelt es sich um einen Übertrags-Ausgang, welcher eine um den Faktor 2 höhere Wertigkeit als der Ausgang S für das Summen-Bit aufweist. Der Ausgang Cl ist ebenfalls ein Ausgang für ein Übertrags-Bit jedoch mit einer nochmals um den Faktor 2 erhöhten Wertigkeit gegenüber dem Ausgang CO. Mit anderen Worten weisen die Ausgänge S, C0 und Cl die Wertigkeiten 2°, 21 und 22 bezogen auf die Wertigkeit des Bit-Satzes am Eingang des 6-zu-3 CS Addierers auf .
Fig. 5 gibt die Wahrheitstabelle eines 6-zu-3 CS Addierers wieder.
Fig. 6 zeigt in beispielhafter Weise den Aufbau eines erfin- dungsgemäßen 6-zu-3 Addierers. Die sechs äquivalenten Eingänge des 6-zu-3 CS Addierers sind wiederum mit den Bezugszeichen 10, II, 12, 13, 14, 15 bezeichnet.
Der 6-zu-3 CS Addierer umfasst drei Addierersubblöcke, die mit den Bezugszeichen ADD-S, ADD-C0 und ADD-Cl bezeichnet sind. Jeder Addierersubblock ADD-S, ADD-C0, ADD-Cl weist die sechs Eingänge 10, II, 12, 13, 14, 15 auf. Die Addierersubblöcke ADD-S, ADD-C0, ADD-Cl sind mit Ausnahme der eingangs- seitigen Kopplung nicht untereinander verschaltet.
Der Addierersubblock ADD-S gibt an seinem Ausgang S das Bit der Wertigkeit 2° aus. Die entsprechenden Ausgänge C0 und Cl der zweiten und dritten Addierersubblöcke ADD-C0 und ADD-Cl geben jeweils das Bit der Wertigkeit 21 (Ausgang C0) bzw. das Bit der Wertigkeit 22 (Ausgang Cl) aus.
In den Fig. 7 bis 9 sind mögliche Realisierungen der Gatterstrukturen der einzelnen Addierersubblöcke ADD-S, ADD-C0 und ADD-Cl gemäß einem ersten Ausführungsbeispiel des erfindungs- gemäßen 6-zu-3 CS Addierers gezeigt. Jeder Addierersubblock ADD-S, ADD-C0 und ADD-Cl ist bei diesem Ausführungsbeispiel aus einzelnen Logiggattern aufgebaut, welche in mehreren hin- tereinander angeordneten Gatterstufen angeordnet sind. Gemäß dem hier verwendeten Sprachgebrauch enthält eine Gatterstufe genau ein Logikgatter, wie beispielsweise XOR, NAND, usw. , oder eine Parallelanordnung derartiger Logikgatter. Inverter bilden keine Gatterstufen.
Fig. 7 verdeutlicht die Gatterstruktur des Addierersubblocks ADD-S. Die Eingänge 10, II, ..., 15 sind paarweise mit den jeweils zwei Eingängen von insgesamt drei XOR-Gattern 11 der ersten Stufe STl des Addierersubblocks verbunden. Die (auf Gatterebene) zweite Stufe ST2 des Addierersubblocks ADD-S wird durch ein XOR-Gatter 11 realisiert. Die zwei Eingänge dieses Gatters werden durch die zwei Ausgänge von zwei XOR- Gattern 11 der ersten Stufe STl gebildet.
Eine dritte und letzte Stufe ST3 des Addierersubblocks ADD-S wird durch ein weiteres einzelnes XOR-Gatter 11 realisiert, das von dem Ausgang des XOR-Gatters 11 der zweiten Stufe ST2 und dem Ausgang des verbleibenden Gatters 11 der ersten Stufe STl gespeist wird. Der Ausgang des XOR-Gatters 11 der dritten Stufe ST3 ist der Summen-Bit Ausgang des 6-zu-3 CS Addierers.
Der detaillierte Aufbau des Addierersubblocks ADD-C0 ist in Fig. 8 dargestellt. Er besteht ebenfalls lediglich aus drei Stufen STl, ST2 , und ST3 (wobei wie bereits erwähnt die in der Zeichnung durch Dreieck-Symbole dargestellten Inverter nicht als Stufen gezählt werden) . Die erste Stufe STl ist aus 20 NAND-Gattern 12 mit jeweils fünf Eingängen und einem NAND- Gatter 13 mit 6 Eingängen ausgebildet, die zweite Stufe ST2 umfasst drei NAND-Gatter 14 mit jeweils sieben Eingängen und die dritte Stufe ST3 wird durch ein NAND-Gatter 15 mit drei Eingängen gebildet. Der Ausgang des NAND-Gatters 15 der dritten Stufe ST3 realisiert den Ausgang C0 der Wertigkeit 21 des 6-zu-3 CS Addierers aus Fig. 4.
Die Verschaltung der einzelnen NAND-Gatter 12 bis 15 der drei Stufen ST1-3 des Addierersubblocks ADD-C0 wird durch die in Fig. 8 angegebenen Bezugszeichen erläutert. Dabei bezeichnen NIO bis NI5 die invertierten Eingänge 10 bis 15. Dies ist im rechten oberen Teil von Fig. 8 symbolisch dargestellt.
Fig. 9 zeigt den Aufbau des Addierersubblocks ADD-Cl aus Fig. 6 gemäß dem ersten Ausführungsbeispiel auf Gatterebene. Wiederum sind drei Stufen STl, ST2 und ST3 vorhanden. Die erste Stufe STl umfasst 15 NAND-Gatter 16 mit jeweils vier Eingängen, die zweite Stufe ST2 umfasst drei NAND-Gatter 12 mit je- weils fünf Eingängen und die dritte Stufe ST3 umfasst ein
NAND-Gatter 15 mit drei Eingängen. Die Verschaltung der einzelnen Stufen STl, ST2, ST3 sowie die Belegung der jeweils vier Eingänge der NAND-Gatter 16 der ersten Stufe STl sind der Fig. 9 unter Zuhilfenahme der Bezugszeichen zu entnehmen. Wie erkennbar, werden sämtliche Eingänge nicht-invertiert angesteuert .
Es wird deutlich, dass der in den Fig. 6 bis 9 erläuterte 6- zu-3 CS Addierer mit lediglich drei Stufen STl, ST2 und ST3 auf (Logik-) Gatterebene für die Addition von sechs Bits auskommt .
Die Figuren 10 bis 12 zeigen den Aufbau der in Fig. 6 dargestellten Addierersubblöcke ADD-S, ADD-C0 und ADD-Cl gemäß ei- nem zweiten Ausführungsbeispiel der Erfindung. Das zweite
Ausführungsbeispiel der Erfindung unterscheidet sich von dem ersten Ausführungsbeispiel im wesentlichen dadurch, dass die einzelnen Addierersubblδcke ADD-S, ADD-C0 und ADD-Cl jeweils aus einer Mehrtransistorschaltung aufgebaut sind, die nicht in einzelne Logiggatter zerlegbar ist. Die logischen Funktionen dieser Mehrtransistorschaltungen werden durch den Schaltungsaufbau auf Transistorebene bestimmt.
Die Mehrtransistorschaltung des Addierersubblocks ADD-S wird mit MS, die Mehrtransistorschaltung des Addierersubblocks ADD-C0 wird mit MC0 und die Mehrtransistorschaltung des Addierersubblocks ADD-Cl wird mit MCI bezeichnet. Sämtliche Mehrtransistorschaltungen MS, MCO und MCI weisen einen Knoten Kl auf, welcher mit der Bezugsspannung vss verbunden ist. Ferner ist ihnen gemeinsam, dass sie über zwei Knoten K2 und K3 mit einer Treiberschaltung TR verbunden sind. Der Treiberschaltung TR wird die Betriebsspannung vdd zugeführt .
Eine weitere Gemeinsamkeit besteht darin, dass sämtliche Mehrtransistorschaltungen MS, MCO, MCI zusätzlich zu ihren jeweiligen Bit-Ausgängen S bzw. C0 bzw. Cl auch (in Fig. 6 nicht dargestellte) invertierte Bit-Ausgänge NS bzw. NC0 bzw. NC1 aufweisen. Der Knoten K2 steht mit dem jeweiligen nicht invertierten Bit-Ausgang S, C0, Cl in Verbindung und der Kno- ten K3 ist mit dem jeweiligen invertierten Bit-Ausgang NS, NC0, NC1 verbunden.
Nach Fig. 10 umfasst die Mehrtransitorschaltung MS insgesamt 22 N-Kanal-Transistoren, die über ihre Basis entweder mit den Eingängen 10, ..., 15 oder den entsprechenden invertierten Eingängen NI0, ..., NI5 angesteuert werden.
Zwei den Eingängen I0/NI0 zugeordnete Transistoren Nl_l, Nl_2 liegen mit ihren Source-Anschlüssen an der BezugsSpannung vss und speisen mit ihren Drain-Anschlüssen die restliche Mehrtransistorschaltung MS. Diese weist für jeden der Eingänge I1/NI1, ... , I5/NI5 jeweils vier N-Kanal-Transistoren N2_l, ... , N2_4 bzw. N3_l, ... , N3_4 bzw. N4_l, ... , N4_4 bzw. N5_l, ..., N5_4 bzw. N6_l, ..., N6_4 auf. Die Drain-Anschlüs- se der Transistoren Ni_l und Ni_3 sind miteinander verbunden und stehen mit den Source-Anschlüssen der Transistoren N(i+l)_l und N(i+1)_2 in Verbindung, und andererseits sind die Drain-Anschlüsse der Transistoren Ni_2 und Ni_4 miteinander verbunden und stehen mit den Source-Anschlüssen der Tran- sistoren N(i+1)_3 und N(i+1)_4 in Verbindung, i = 1, ..., 5. Ausgangsseitig steht der Knoten K2 mit den Drain-Anschlüssen der Transistoren N6_l und N6_3 in Verbindung und der Knoten K3 steht mit den Drain-Anschlüssen der Transistoren N6_2 und N6_4 in Verbindung. Dabei werden die Transistoren Ni_l und Ni_4 jeweils nicht-invertiert und die Transistoren Ni_2 und Ni_3 jeweils invertiert von dem betreffenden Eingang angesteuert .
Nach Fig. 11 weist die Mehrtransistorschaltung MCO zwei den Eingängen I0/NI0 zugeordnete N-Kanal-Transistoren Nl_l und Nl_2, vier den Eingängen I1/NI1 zugeordnete N-Kanal-Transistoren N2_l, ..., N2_4, sechs den Eingängen I2/NI2 zugeordnete N-Kanal-Transistoren N3_l, ..., N3_6, acht den Eingängen I3/NI3 zugeordnete N-Kanal-Transistoren N4_l, ..., N4_8, acht den Eingängen I4/NI4 zugeordnete N-Kanal-Transistoren N5_l,
..., N5_8, und vier den Eingängen I5/NI5 zugeordnete N-Kanal- Transistoren N6_l, ..., N6_4 auf. Die Transistoren Ni_j mit einem geraden Index j werden invertiert angesteuert, während Transistoren mit einem ungeraden Index j nicht-invertiert an- gesteuert werden.
Die Source-Anschlüsse der beiden Transistoren Nl_l und Nl_2 stehen mit Kl in Verbindung. Die Source-Anschlüsse der Transistoren N2_l und N2_2 sind mit dem Drain-Anschluss des Tran- sistors Nl_l verbunden, und die Source-Anschlüsse der Transistoren N2_3 und N2_4 sind mit dem Drain-Anschluss des Transistors Nl_2 verbunden. Die Source-Anschlüsse der Transistor- Paare N3_l, N3_2 bzw. N3_3 , N3_4 bzw. N3_5, N3_6 sind mit den Drain-Anschlüssen der Transistoren N2_l bzw. N2_2 und N2_3 bzw. N2_4 verbunden.
Die Source-Anschlüsse der Transistor-Paare N4_l, N4_2 bzw. N4_3, N4_4 bzw. N4_5, N4_6 bzw. N4_7, N4_8 sind mit den Drain-Anschlüssen der Transistoren N3_l bzw. N3_2 und N3_3 bzw. N3_4 und N3_5 bzw. N3_6 verbunden. Die Source-Anschlüsse der Transistor-Paare N5__l, N5_2 bzw. N5_3 , N5_4 bzw. N5_5, N5 6 bzw. N5 7, N5 8 sind mit den Drain-Anschlüssen der Tran- sistoren N4_l und N4_8 bzw. N4_2 und N4_3 bzw. N4_4 und N4_5 bzw. N4_6 und N4_7 verbunden. Die Source-Anschlüsse der Transistoren N6_l und N6_2 sind mit den Drain-Anschlüssen der Transistoren N5_l und N5_8 und die Source-Anschlüsse der Transistoren N6_3 und N6_4 sind mit den Drain-Anschlüssen der Transistoren N5_4 und N5_5 verbunden. Der Knoten K2 steht mit den Drain-Anschlüssen der Transistoren N6_2, N5_2, N5_3 und N6_3 in Verbindung, und der Knoten K3 ist mit den Drain-Anschlüssen der Transistoren N6_l, N6_4, N5_6 und N5_7 verbun- den.
Nach Fig. 12 sind bei der Mehrtransistorschaltung MCI zwei N- Kanal-Transistoren Nl_l, Nl_2 den Eingängen I0/NI0 zugeordnet, vier N-Kanal-Transistoren N2_l, ..., N2_4 sind den Ein- gangen ll/NIl zugeordnet, sechs N-Kanal-Transistoren N3_l, ..., N3_6 sind den Eingängen I2/NI2 zugeordnet, sechs N- Kanal-Transistoren N4_l, ..., N4_6 sind den Eingängen I3/NI3 zugeordnet, vier N-Kanal-Transistoren N5_l, ..., N5_4 sind den Eingängen I4/NI4 zugeordnet, und zwei N-Kanal-Transisto- ren N6_l, N6_2 sind den Eingängen I5/NI5 zugeordnet.
Bezüglich der Transistoren Ni_j mit i = 1, 2, 3, 4 ist die Mehrtransistorschaltung MCI identisch mit der Mehrtransistorschaltung MCO, mit Ausnahme der Tatsache, dass die Transisto- ren N4_7 und N4_8 nicht vorhanden sind. Die Source-Anschlüsse der Transistor-Paare N5_l, N5_2 bzw. N5_3 , N5_4 sind mit den Drain-Anschlüssen der Transistoren N4_2 und N4_3 bzw. N4_4 und N4__5 verbunden. Die Source-Anschlüsse der Transistoren N6_l und N6_2 sind mit den Drain-Anschlüssen der Transistoren N5_2 und N5_3 verbunden. Der Knoten K2 ist mit den Drain- Anschlüssen der Transistoren N6_2 , N5_4, N4_6 und N3_6 verbunden, und der Knoten K3 steht mit den Drain-Anschlüssen der Transistoren N4_l, N5_l und N6_l in Verbindung. Auch hier gilt, dass die Transistoren Ni_j mit einem geraden Index j invertiert angesteuert werden, während Transistoren mit einem ungeraden Index j nicht-invertiert angesteuert werden. Die Schaltung gemäß dem zweiten Ausführungsbeispiel kann je nach Ausführung der Treiberschaltung TR auf zwei unterschiedliche Weisen betrieben werden. Bei einer ersten Betriebsform, welche mit dem Begriff „dynamische Schaltungstechnik" umris- sen wird, ist die Treiberschaltung TR als Aufladeschaltung ausgeführt, welche vor einem Rechenvorgang die beiden Knoten K2 und K3 auf Betriebsspannung vdd lädt. Damit werden beide Ausgänge S, NS bzw CO, NCO bzw. Cl, NC1 auf vdd vorgeladen. In dieser Vorladephase müssen die Mehrtransistorschaltungen MS, MCO, MCI so angesteuert werden, dass sie hochohmig sind, d.h. die Ausgänge gegen vss isolieren.
Nach dem Aufladen der Knoten K2, K3 wird die Treiberschaltung TR hochohmig geschaltet, d.h. die Knoten K2 und K3 werden von vdd getrennt .
In einem nächsten Schritt werden die Transistoren der Mehrtransistorschaltungen MS, MCO, MCI über die Eingänge I0/NI0, ... , I5/NI5 angesteuert', wodurch entsprechend der Bit-Bele- gung der Eingänge I0/NI0, ..., I5/NI5 partielle bzw. selektive Entladungspfade durch die Mehrtransistorschaltungen MS, MCO, MCI ausgebildet werden. Diese bewirken die Signalerzeugung an dem Summen-Ausgang S und den Übertrags-Ausgängen C0 und Cl sowie an den entsprechenden invertierten Ausgängen NS, NCO und NC1 innerhalb eines Entladezyklus.
Die beschriebene Vorgehensweise gemäß der dynamischen Schaltungstechnik weist einen minimalen Leistungsbedarf und kurze Signallaufzeiten auf.
Eine zweite Betriebsform der in den Fig. 6 und 10 bis 12 gezeigten Schaltung besteht darin, einen zeitlich dauerhaften Stromfluss durch die Schaltung vorzusehen. Die Treiberschaltung TR dient in diesem Fall als Vorwiderstand, welcher klei- ner als der Widerstand der jeweiligen Mehrtransistorschaltung MS bzw. MCO bzw. MCI im sperrenden Zustand sein muss. Bei dieser Variante können ebenfalls kurze Signallaufzeiten er- reicht werden, es tritt allerdings eine höhere Leistungsaufnahme als bei der ersten Variante auf. Vorteilhaft gegenüber der ersten Variante ist jedoch die Tatsache, dass kurzzeitige Spannungsverluste an Eingängen I0/NI0, ..., I5/NI5 während eines Rechenvorgangs kompensiert werden können, während dies bei der erstgenannten Variante (dynamischen Schaltungstechnik) aufgrund der dort auftretenden irreversiblen Entladevorgänge nicht möglich ist. Diese bei der zweiten Variante gegebene Möglichkeit der „Berichtigung" eines durch Störungen bzw. Spannungsabfälle verfälschten Berechnungsergebnisses innerhalb eines Rechenzyklus kann einen Vorteil der zweiten Variante gegenüber der aufgrund der transienten Entladeströme leistungsaufnahmeärmeren ersten Variante darstellen.

Claims

Patentansprüche
1. Carry-Save Addierer zum Summieren von Bits gleicher Wertigkeit, d a d u r c h g e k e n n z e i c h n e t, dass der Carry-Save Addierer
- 6 Eingänge (10, II, ..., 15) zur Entgegennahme von 6 zu summierenden Bits jeweils gleicher Wertigkeit w und
- einen Ausgang (S) für ein Summen-Bit der Wertigkeit w sowie zwei Ausgänge (CO, Cl) für zwei Übertrags-Bits der Wertigkeiten 2w und 4w aufweist.
2. Carry-Save Addierer nach Anspruch 1 d a d u r c h g e k e n n z e i c h n e t, - dass der Carry-Save Addierer aus drei parallel zueinander angeordneten Addierersubblöcken aufgebaut ist, wobei ein erster Addierersubblock (ADD-S) das Summen-Bit erzeugt, ein zweiter Addierersubblock (ADD-C0) das Übertrags-Bit der Wertigkeit 2w erzeugt und der dritte Addierersubblock (ADD- Cl) das Übertrags-Bit der Wertigkeit 4w erzeugt.
3. Carry-Save Addierer nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t,
- dass wenigstens ein und insbesondere jeder Addierersubblock (ADD-S, ADD-C0, ADD-Cl) aus Logiggattern aufgebaut ist.
4. Carry-Save Addierer nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t,
- dass der und insbesondere jeder Addierersubblock (ADD-S, ADD-C0, ADD-Cl) aus maximal drei hintereinander geschalteten Logiggatterstufen realisiert ist.
5. Carry-Save Addierer nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, - dass ein und insbesondere jeder Addierersubblock (ADD-S,
ADD-C0, ADD-Cl) aus einer Mehrtransistorschaltung besteht, welche nicht in Logikgatter auflösbar ist.
6. Carry-Save Addierer nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t,
- dass in der Mehrtransistorschaltung (MS) , die den Addierer- subblock (ADD-S) zur Berechnung des Summen-Bits bildet, ein
Eingang (I0/NI0) zwei und die restlichen Eingänge (ll/NIl, ..., I5/NI5) vier Transistoren (Ni_j ) ansteuern.
7. Carry-Save Addierer nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t,
- dass in der Mehrtransistorschaltung (MCO) , die den Addierersubblock (ADD-CO) zur Berechnung des Übertrags-Bits der Wertigkeit 2w bildet, ein erster Eingang (I0/NI0) zwei Transistoren, ein zweiter (ll/NIl) und ein dritter (I5/NI5) Eingang jeweils vier Transistoren, ein vierter Eingang
(I2/NI2) sechs Transistoren und ein fünfter (I3/NI3) und ein sechster (I4/NI4) Eingang jeweils 8 Transistoren ansteuern .
8. Carry-Save Addierer nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t,
- dass in der Mehrtransistorschaltung (MCI) , die den Addierersubblock (ADD-Cl) zur Berechnung des Übertrags-Bits der Wertigkeit 4w bildet, ein erster (I0/NI0) und ein zweiter (I5/NI5) Eingang jeweils zwei Transistoren, ein dritter (ll/NIl) und ein vierter (I4/NI4) Eingang jeweils vier Transistoren und ein fünfter (I2/NI2) und ein sechster (I3/NI3) Eingang jeweils 6 Transistoren ansteuern.
9. Carry-Save Addierer nach einem der Ansprüche 5 bis 8, g e k e n n z e i c h n e t durch
- eine Aufladeschaltung (TR) , die mit der Mehrtransistorschaltung (MS; MCO; MCI) derart verbunden ist, dass sie ü- ber diese in Abhängigkeit von den an den Eingängen des Ad- dierers anliegenden Bits entladen wird.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220342634A1 (en) * 2021-04-27 2022-10-27 Texas Instruments Incorporated Compact, high performance full adders

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3757098A (en) * 1972-05-12 1973-09-04 Rca Corp Carry generation means for multiple character adder
US4399517A (en) * 1981-03-19 1983-08-16 Texas Instruments Incorporated Multiple-input binary adder
US5504915A (en) * 1993-08-05 1996-04-02 Hyundai Electronics America Modified Wallace-Tree adder for high-speed binary multiplier, structure and method
US6345286B1 (en) * 1998-10-30 2002-02-05 International Business Machines Corporation 6-to-3 carry-save adder
US6578063B1 (en) * 2000-06-01 2003-06-10 International Business Machines Corporation 5-to-2 binary adder
EP1178397B1 (de) * 2000-08-01 2006-10-04 STMicroelectronics S.A. Übertragsicherstellungsaddierer
DE10117041C1 (de) * 2001-04-05 2002-07-25 Infineon Technologies Ag Carry-Ripple Addierer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03001361A2 *

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US20040159712A1 (en) 2004-08-19
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WO2003001361A2 (de) 2003-01-03
DE10130483A1 (de) 2003-03-20

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