EP1334432A1 - Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors - Google Patents

Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors

Info

Publication number
EP1334432A1
EP1334432A1 EP01993881A EP01993881A EP1334432A1 EP 1334432 A1 EP1334432 A1 EP 1334432A1 EP 01993881 A EP01993881 A EP 01993881A EP 01993881 A EP01993881 A EP 01993881A EP 1334432 A1 EP1334432 A1 EP 1334432A1
Authority
EP
European Patent Office
Prior art keywords
data
cpu
communication system
processor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP01993881A
Other languages
English (en)
French (fr)
Inventor
Denis Archambaud
Peter Schneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1334432A1 publication Critical patent/EP1334432A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine

Definitions

  • the invention relates to a communication system for exchanging data according to the preamble of patent claim 1.
  • a software-controlled solution to tasks has the advantage that they can be easily and flexibly adapted to changing requirements.
  • the reasons for a necessary adjustment can be, for example, an additionally required property, an incorrect behavior of the remote site or an incorrect behavior of the own site.
  • a software-related solution generally also does not require any additional chip area, although at most an increased memory requirement is necessary, but this usually requires less additional area than a hardware-related solution.
  • the more that is done in software the lower the complexity of the hardware. Accordingly, the hardware becomes smaller and less prone to errors (errors in the hardware can often no longer be corrected).
  • the disadvantage of solving tasks in software is that the CPU that executes the software is burdened by this task and thus a smaller part of the CPU performance for other tasks are available. Especially when high data rates are transmitted via an interface and, of course, when several interfaces are to be operated, this can reduce the performance of the CPU to an intolerable extent, and even overwhelm the performance of the CPU.
  • the CPU In the first approach, the CPU is informed by an interrupt as soon as the desired number of bytes has been reached. The CPU must then fetch the data and process it further. Some hardware implementations make simple data processing (e.g. cutting off a start and stop bit, evaluating a parity bit) before the data is combined into bytes. The CPU is responsible for feeding the data to its destination, e.g. to make available another interface to which, for example, a display is connected.
  • a variant of this method is the use of a so-called “direct memory access” (DMA) block.
  • DMA direct memory access
  • a DMA independently transfers data (that is, without the involvement of the CPU) from the on-chip memory to the interface or from the interface to the on-chip This is triggered by the interrupt mentioned above
  • the purpose of this procedure is to reduce the number of interrupts to the CPU by first collecting a larger amount of data in the on-chip memory Add data to their destination.
  • the second approach is made possible by new on-chip systems that allow serial interfaces to work independently. Can carry out data transfers. This makes it possible to complete the processing of the data stream in hardware, ie not only serialization, but also recognition of the determination of the data and the corresponding execution of the data transfer. Disadvantages of this solution, as mentioned above, are the lack of flexibility, the difficult removal of errors and the additional space required.
  • Another disadvantage is that there is now direct access to memory and other on-chip peripherals that exist directly from the outside and are not directly perceived by the CPU.
  • EP 0 422 776 describes a communication system for serial data exchange, which consists of a microprocessor, a memory, a DMA unit and a serial interface (Serial Communication Control, SCC). These function blocks are connected to each other via a data bus. It describes how the data is received by the interface and then, under the control of the DMA unit, the address information and the message content of the data packets are written to a specified memory location in the memory via the data bus. In this phase, the interface does not supply any control signals to the microprocessor or the DMA unit.
  • the DMA unit controls the transmission of the data packets from. the interface into the memory, without checking the process and thus without the possibility of reacting to deviations from the normal process.
  • the DMA unit only delivers at the end of a data packet
  • DE 197 33 527 AI describes a communication system in which a DMA unit is in an inactive state, which characterizes an interrupt mode, for forwarding an interface control signal on the control line to the microprocessor and in a DMA -Mode characterizing, active state for forming at least one DMA control signal from the interface control signal and for supplying the DMA control signals formed on the control line to the microprocessor.
  • a serial interface for data exchange both in interrupt mode and in DMA mode
  • the control line through which the interface is connected to the controlling microprocessor is looped through the DMA unit.
  • the communication system recognizes this and can activate the DMA unit, for example software-controlled by the microprocessor. Then the DMA unit is switched into the control line and changes the interface control signals. The directly forwarded in interrupt mode control signals are interpreted and DMA control signals associated with 'which are then supplied instead to the microprocessor. With this solution, too, the microprocessor is overloaded with tasks, especially when transferring large amounts of data.
  • the communication system thus has a first processor and one or more serial interfaces for data exchange with external systems (for example external chips), the first processor and the serial interfaces being connected to a common bus line.
  • the organization and management of the data exchange is essentially carried out by a second processor, which is also connected to the common bus line and is arranged together with the first processor on one and the same chip.
  • a second processor is provided on one and the same chip, which essentially has the task of carrying out the data transfer from and to a serial interface, in particular the Management and processing of interrupt tasks.
  • Both processors can be constructed in the manner of a CPU (Central Processing Unit).
  • CPU Central Processing Unit
  • special emphasis can be placed on a quick context change and thus a shorter time to process the interrupt task than on a CPU that is not optimized for such a task.
  • Another advantage is that it is relatively easy to regulate between two intelligent on-chip CPUs which CPU is allowed to access which on-chip resources than, for example, between an internal and an external CPU. In the present invention, therefore, only a suitable regulation has to be found when the first CPU and when the second CPU are allowed to access the on-chip resources.
  • This second CPU should have full access to the on-chip system in order to relieve the first CPU independently.
  • the interrupt lines leading from the serial interfaces IF1, IF2 and IF3 to the second CPU 2 are omitted for simplification.
  • the second CPU is preferably connected to an external memory 2a arranged on the chip 10.
  • the first CPU 1 is connected to an external memory 1 a in a manner known per se.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Computer And Data Communications (AREA)

Abstract

Das Kommunikationssystem weist für den Datenaustausch mit externen Systemen eine oder mehrere serielle Schnittstellen (IF1, IF2, IF3) auf, die mit einer gemeinsamen Busleitung verbunden sind, und ferner einen ersten Prozessor (1), der mit der gemeinsamen Busleitung verbunden ist. Der Datenaustausch wird im wesentlichen durch einen zweiten Prozessor (2) geregelt, der mit der gemeinsamen Busleitung verbunden ist und zusammen mit dem ersten Prozessor (1) auf ein und demselben Chip (10) angeordnet ist.

Description

Beschreibung
Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors
Die Erfindung betrifft ein Kommunikationssystem zum Austausch von Daten nach dem Oberbegriff des Patentanspruchs 1.
Für die Übertragung von Daten von einem Chip zum anderen wer- den üblicherweise Kommunikationssysteme mit seriellen Interfaces bevorzugt, um aus Kostengründen möglichst wenige Pins an den zu verbindenden Chips zu benötigen. Die Organisation und Verwaltung der Übertragung kann durch geeignete Hardware- Elemente, durch softwaregesteuerte Abläufe oder durch eine Kombination zwischen beiden durchgeführt werden. Bei hoher Datenrate ist es von Bedeutung, eine Realisierung zu finden, die eine geeignete Aufteilung der anfallenden Aufgaben zwischen Hardware und Software ermöglicht.
Eine softwaregesteuerte Lösung von Aufgaben hat den Vorteil, dass diese einfach und flexibel an veränderte Anforderungen angepasst werden können. Die Gründe für eine notwendige Anpassung kann zum Beispiel eine zusätzlich benötigte Eigenschaft, ein fehlerhaftes Verhalten der Gegenstelle oder auch ein fehlerhaftes Verhalten der eigenen Stelle sein. Eine softwarebezogene Lösung benötigt in der Regel auch keine zusätzliche Chipfläche, wobei allenfalls ein erhöhter Speicherbedarf notwendig wird, der aber üblicherweise weniger zusätzliche Fläche als eine hardwarebezogene Lösung benötigt. Je mehr in Software gemacht wird, desto geringer wird auch die Komplexität der Hardware. Dementsprechend wird die Hardware kleiner und weniger fehleranfällig (Fehler in der Hardware sind oft nicht mehr zu korrigieren) .
Der Nachteil einer Lösung von Aufgaben in Software ist, dass die CPU, die die Software ausführt, durch diese Aufgabe belastet wird und damit ein geringerer Teil der CPU-Leistung für andere Aufgaben bereitsteht. Besonders wenn hohe Dateriraten über ein Interface übertragen werden und natürlich wenn mehrere Interfaces zu bedienen sind, kann dies die Leistung der CPU in nicht tolerierbarem Maße schmälern, ja sogar die Lei- stungsfähigkeit der CPU überfordern.
Im Stand der Technik existieren bisher die folgenden zwei Lösungsansätze. Beiden Lösungsansätzen ist gemeinsam, dass der serielle Datenstrom allein von der Hardware verwaltet wird. Dabei ist es oft möglich, verschiedene Details des seriellen Datenstroms mit Hilfe von Konfigurationsregistern per Software festzulegen. Solch eine Festlegung muss erfolgen, bevor mit der Übertragung begonnen wird. Von dem seriellen Datenstrom werden ein oder mehrere Bytes zusammengefaßt .
Im ersten Lösungsansatz wird die CPU durch einen Interrupt informiert, sobald die gewünschte Anzahl von Bytes erreicht ist. Die CPU muss sich dann die Daten abholen und weiterverarbeiten. Manche Hardware-Realisierungen machen noch eine einfache Datenverarbeitung (z.B. Abschneiden eines Start- und Stoppbits, Auswerten eines Parity-Bits) bevor die Daten zu Bytes zusammengefasst werden. Der CPU obliegt die Aufgabe, die Daten ihrer Bestimmung zuzuführen, z.B. einem anderen Interface zur Verfügung zu stellen, an welches beispielsweise ein Display angeschlossen ist.
Eine Variante dieses Verfahrens ist die Verwendung eines sogenannte „Direct Memory Access" (DMA-) -Blocks. Eine DMA transferiert selbständig (also ohne Beteiligung der CPU) Da- ten aus dem On-Chip Speicher zum Interface oder vom Interface zum On-Chip Speicher. Ausgelöst wird dies durch den oben erwähnten Interrupt. Zweck dieses Vorgehens ist es, die Anzahl der Interrupts zur CPU zu verringern, indem erst eine größere Datenmenge im On-Chip Speicher gesammelt wird. Dennoch ob- liegt weiterhin der CPU die Aufgabe, die Daten ihrer Bestimmung zuzuführen. Der zweite Lösungsansatz wird durch neue On-Chip Systeme möglich, die es erlauben, dass serielle Interfaces selbständig . Datentransfers durchführen können. Damit ist es möglich die vollständige Verarbeitung des Datenstroms in Hardware zu er- ledigen, also nicht nur die Serialisierung sondern auch das Erkennen der Bestimmung der Daten und die entsprechende Durchführung des Datentransfers. Nachteile dieser Lösung sind wie oben erwähnt die mangelnde Flexibilität, die schwierige Beseitigung von Fehlern und die zusätzlich notwendige Fläche. Ein weiterer Nachteil liegt darin, dass nun direkter Zugriff auf Speicher und andere On-Chip-Peripheral besteht, der direkt von außen besteht und nicht direkt von der CPU wahrgenommen wird.
Die EP 0 422 776 beschreibt ein Kommunikationssystem für seriellen Datenaustausch, das aus einem Mikroprozessor, einem Speicher, einer DMA-Einheit und einer seriellen Schnittstelle (Serial Communication Control, SCC) besteht. Diese Funktions- blöcke sind über einen Datenbus miteinander verbunden. Es wird beschrieben, wie die Daten von der Schnittstelle empfangen und anschließend unter Kontrolle der DMA-Einheit die AdressInformation und der Nachrichteninhalt der Datenpakete über den Datenbus an einen festgelegten Speicherplatz im Speicher eingeschrieben werden. In dieser Phase liefert die Schnittstelle keine Steuersignale an den Mikroprozessor oder die DMA-Einheit. Die DMA-Einheit steuert die Übertragung der Datenpakete von. der Schnittstelle in den Speicher, ohne eine Kontrolle des Vorgangs und damit ohne die Möglichkeit, auf Abweichungen von dem normalen Vorgang zu reagieren. Die DMA- Einheit liefert lediglich am Ende eines Datenpaketes ein
HOLD-Signal an den Mikroprozessor, um Kontrolle über den Datenbus anzufordern, sobald die Schnittstelle über eine Leitung eine Anforderung anmeldet. Da dieses Kommunikationssystem keine Steuerleitung von der Schnittstelle zum Mikropro- zessor aufweist, kann die serielle Schnittstelle nicht im herkömmlichen Interrupt-Modus betrieben werden. Dadurch muß der Datenaustausch immer im DMA-Modus stattfinden, in dem die DMA-Einheit die Übertragung in den Speicher steuert. Weiterhin kann ohne Steuersignale von der Schnittstelle keine genaue Kontrolle des Datenaustausches vorgenommen werden, so daß insbesondere bei einer Abweichung vom fehlerfreien Vor- gang ein erheblicher Software-Aufwand für Korrekturmaßnahmen notwendig ist.
In der DE 197 33 527 AI wird dagegen ein KommunikationsSystem beschrieben, in welςhem eine DMA-Einheit in einem, einen In- terrupt-Modus kennzeichnenden, inaktiven Zustand zur Weiterleitung eines Schnittstellen-Steuersignals auf der Steuerleitung an den Mikroprozessor und in einem, einen DMA-Modus kennzeichnenden, aktiven Zustand zur Bildung wenigstens eines DMA-Steuersignals aus dem Schnittstellen-Steuersignal und zur Lieferung der gebildeten DMA-Steuersignale auf der Steuerleitung an den Mikroprozessor vorgesehen ist. Um eine serielle Schnittstelle sowohl im Interrupt-Modus als auch im DMA-Modus für einen Datenaustausch verwenden zu können, wird die Steuerleitung, durch die die Schnittstelle mit dem steuernden Mi- kroprozessor verbunden ist, durch die DMA-Einheit durchgeschleift. Wenn über die Schnittstelle eine große Menge an Daten übertragen werden soll, dann erkennt das Kommunikations- system dies und kann, beispielsweise softwaregesteuert durch den Mikroprozessor, die DMA-Einheit aktivieren. Dann wird die DMA-Einheit in die Steuerleitung eingeschaltet und verändert die Schnittstellensteuersignale. Die im Interrupt-Modus direkt weitergeleiteten Steuersignale werden interpretiert und DMA-Steuersignalen zugeordnet,' die dann statt dessen an den Mikroprozessor geliefert werden. Auch bei dieser Lösung wird der Mikroprozessor insbesondere bei Übertragung größerer Datenmengen zu stark mit Aufgaben belastet .
Es ist daher Aufgabe der vorliegenden Erfindung, ein Kommunikationssystem zum Austausch von Daten mit externen Systemen anzugeben, bei welchem gleichzeitig ein effizienter und flexibler Datenaustausch und eine geringe Belastung des Mikroprozessors gewährleistet werden. Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst. Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.
Das erfindungsgemäßes KommunikationsSystem weist somit für den Datenaustausch mit externen Systemen (bspw. externe Chips) einen ersten Prozessor und eine oder mehrere serielle Schnittstellen auf, wobei der erste Prozessor und die seriel- len Schnittstellen mit einer gemeinsamen Busleitung verbunden sind. Die Organisation und Verwaltung des Datenaustauschs wird im wesentlichen durch einen zweiten Prozessor übernommen, der ebenfalls mit der gemeinsamen Busleitung verbunden ist und zusammen mit dem ersten Prozessor auf ein und demsel- ben Chip angeordnet ist .
Ein wesentlicher Gedanke der vorliegenden Erfindung besteht also darin, daß neben dem ersten Prozessor ein zweiter Prozessor auf ein und demselben Chip vorgesehen ist, dem im we- sentliehen die Aufgabe der Durchführung des Datentransfers von und zu einer seriellen Schnittstelle (Interface) , dabei insbesondere die Verwaltung und Verarbeitung von Interrupt- Aufgaben zukommt. Beide Prozessoren können nach Art einer CPU (Central Processing Unit) aufgebaut sein. Es besteht dabei die Möglichkeit, jedoch nicht die Notwendigkeit, für die zweite CPU einen einfacheren Aufbau als für die erste CPU zu wählen, so dass für diese zweite CPU wenig Chipfläche verbraucht wird. Ausserdem kann bei dieser zweiten CPU besonderer Wert auf einen schnellen KontextWechsel und damit eine kürzere Zeitdauer bis zur Abarbeitung der Interruptaufgabe gelegt werden als bei einer CPU, die nicht für eine derartige Aufgabe optimiert ist.
Wie in dem oben beschriebenen ersten Lösungsansatz nach dem Stand der Technik wird eine Hardware verwendet, die den seriellen Datenstrom in ein oder mehrere Bytes zusammenfasst . Weiterhin ist eine einfache Verarbeitung (Abschneiden der Si- gnalisierungsbits, etc.) vor der Zusammenfassung zu Bytes möglich. Nun aber wird der Interrupt nicht zu der ersten CPU sondern zu der zweiten CPU signalisiert. Diese zweite CPU wertet dann selbständig die Daten des Interfaces aus und transferiert die Daten wie gewünscht .
Der Vorteil dieser Lösung ist, dass die Flexibilität der Software (für zukünftige Erweiterungen oder Fehler am anderen oder eigenen Ende der seriellen Schnittstelle) erhalten bleibt, ohne dass die erste CPU zusätzlich belastet wird. Im Verhältnis zu der hohen Anzahl an Interrupts vieler heutzutage üblicher komplexer On-Chip-Systeme, ist der Flächenverbrauch der zweiten CPU und deren Speicher nicht sehr hoch und sicherlich geringer als die Durchführung des oben beschriebe- nen konventionellen zweiten Lösungsansatzes für eine größere Anzahl an Interruptquellen.
Ein weiterer Vorteil besteht darin, daß es relativ einfach ist, zwischen zwei intelligenten On-Chip-CPUs zu regeln, wel- ehe CPU auf welche On-Chip-Ressourcen zugreifen darf, als beispielsweise zwischen einer internen und einer externen CPU. Bei der vorliegenden Erfindung muß also lediglich eine geeignete Regelung gefunden werden, wann die erste CPU und wann die zweite CPU auf die On-Chip-Resourcen zugreifen dür- fen.
Wie oben beschrieben erfolgt die Kombination der Vorteile einer Hardware und einer Software-Lösung durch die Einführung einer zweiten CPU. Diese zweite CPU sollte vollen Durchgriff auf das On-Chip-System besitzen, um selbständig die erste CPU bestmöglich zu entlasten.
Die Erfindung wird im folgenden anhand eines einzigen Ausführungsbeispiels in Verbindung mit der Zeichnungsfigur näher erläutert, in welcher ein Blockschaltbild eines Kommunikationssystems dargestellt ist. In der Zeichnungsfigur ist ein einfaches System mit drei seriellen Interfaces (IFl, IF2 und IF3) , einer ersten CPU 1 (CPU1) und einer zweiten CPU 2 (CPU2) dargestellt, die auf einem gemeinsamen Chip 10 angeordnet sind. Sowohl CPU1 als auch CPU2 können den On-Chip-Bus (d.h. die Adressen und Kontrollsignale) treiben und haben somit vollen Durchgriff auf das gesamte System.
Die von den seriellen Schnittstellen IFl, IF2 und IF3 zu der zweiten CPU 2 führenden Interrupt-Leitungen sind zur Vereinfachung weggelassen. Die zweite CPU ist vorzugsweise mit einem externen, auf dem Chip 10 angeordneten Speicher 2a verbunden. Ebenso ist die erste CPU 1 in an sich bekannter Weise mit einem externen Speicher la verbunden.

Claims

Patentansprüche
1. Kommunikationssystem zum Austausch von Daten, mit
- einer oder mehreren seriellen Schnittstellen (IFl, IF2, IF3) , die mit einer gemeinsamen Busleitung verbunden sind, und
- einem ersten Prozessor (1) , der mit der gemeinsamen Bus- leitung verbunden ist, g e k e n n z e i c h n e t d u r c h - einen zweiten Prozessor (2) , der mit der gemeinsamen Busleitung verbunden ist und zusammen mit dem ersten Prozessor (1) auf ein und demselben Chip (10) angeordnet ist.
2. Kommunikationssystem nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß
- der zweite Prozessor (2) für den Datenaustausch mit einer für das Senden und/oder Empfangen vorgesehenen seriellen Schnittstelle (IFl, IF2, IF3) konfiguriert ist.
3. KommunikationsSystem nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß
- der zweite Prozessor (2) mit den seriellen Schnittstellen (IFl, IF2, IF3) jeweils durch Datenleitungen verbunden ist, über die ein Interrupt-Signal übertragbar ist.
4. Kommunikationssystem nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß
- der zweite Prozessor (2) mit einem auf dem Chip (10) ange- ordneten Speicher (2a) verbunden ist.
EP01993881A 2000-11-13 2001-10-25 Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors Ceased EP1334432A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10056198A DE10056198A1 (de) 2000-11-13 2000-11-13 Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors
DE10056198 2000-11-13
PCT/DE2001/004081 WO2002039292A1 (de) 2000-11-13 2001-10-25 Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors

Publications (1)

Publication Number Publication Date
EP1334432A1 true EP1334432A1 (de) 2003-08-13

Family

ID=7663128

Family Applications (1)

Application Number Title Priority Date Filing Date
EP01993881A Ceased EP1334432A1 (de) 2000-11-13 2001-10-25 Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors

Country Status (6)

Country Link
US (1) US20030233506A1 (de)
EP (1) EP1334432A1 (de)
JP (1) JP2004513457A (de)
CN (1) CN1474970A (de)
DE (1) DE10056198A1 (de)
WO (1) WO2002039292A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206989B2 (en) 2002-11-20 2007-04-17 Intel Corporation Integrated circuit having multiple modes of operation
US7543085B2 (en) 2002-11-20 2009-06-02 Intel Corporation Integrated circuit having multiple modes of operation
US7093033B2 (en) 2003-05-20 2006-08-15 Intel Corporation Integrated circuit capable of communicating using different communication protocols
KR101033928B1 (ko) * 2008-07-01 2011-05-11 삼성전자주식회사 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법
DE102018124106A1 (de) * 2018-09-28 2020-04-02 Rockwell Collins Deutschland Gmbh Datenverarbeitungsvorrichtung mit mehreren Prozessoren und mehreren Schnittstellen

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603400A (en) * 1982-09-30 1986-07-29 Pitney Bowes Inc. Mailing system interface interprocessor communications channel
US4473133A (en) * 1982-12-06 1984-09-25 Westinghouse Electric Corp. Elevator system
US4713757A (en) * 1985-06-11 1987-12-15 Honeywell Inc. Data management equipment for automatic flight control systems having plural digital processors
JPS625408A (ja) * 1985-07-01 1987-01-12 Fanuc Ltd 関節形ロボツトの制御方式
JPS6434202A (en) * 1987-07-30 1989-02-03 Kubota Ltd Working wagon of automatic conduct type
US4992926A (en) * 1988-04-11 1991-02-12 Square D Company Peer-to-peer register exchange controller for industrial programmable controllers
KR0136594B1 (ko) * 1988-09-30 1998-10-01 미다 가쓰시게 단일칩 마이크로 컴퓨터
CA2022073A1 (en) * 1989-10-11 1991-04-12 Arthur Jacob Heimsoth Apparatus and method for receiving serial communication status data with a dma controller
EP0784820B1 (de) * 1995-06-07 2006-04-26 International Business Machines Corporation Vorrichtung und verfahren zur steuerung eines datenbusses
TW439380B (en) * 1995-10-09 2001-06-07 Hitachi Ltd Terminal apparatus
JP2970511B2 (ja) * 1995-12-28 1999-11-02 ヤマハ株式会社 電子楽器の制御回路
GB9622685D0 (en) * 1996-10-31 1997-01-08 Sgs Thomson Microelectronics An integrated circuit device and method of communication therewith
DE19733527A1 (de) * 1997-08-02 1999-02-04 Philips Patentverwaltung Kommunikationssystem mit einer DMA-Einheit
JPH1165989A (ja) * 1997-08-22 1999-03-09 Sony Computer Entertainment:Kk 情報処理装置
US6477177B1 (en) * 1997-11-14 2002-11-05 Agere Systems Guardian Corp. Multiple device access to serial data stream
SE520126C2 (sv) * 1997-12-11 2003-05-27 Axis Ab I/U-Processor och metod för styrning av periferienheter
US6704308B2 (en) * 1998-09-29 2004-03-09 Cisco Technology, Inc. Apparatus and method for processing signals in a plurality of digital signal processors
US6560513B2 (en) * 1999-11-19 2003-05-06 Fanuc Robotics North America Robotic system with teach pendant
US7100033B2 (en) * 2002-10-23 2006-08-29 Intel Corporation Controlling the timing of test modes in a multiple processor system

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0239292A1 *

Also Published As

Publication number Publication date
WO2002039292A1 (de) 2002-05-16
DE10056198A1 (de) 2002-02-14
US20030233506A1 (en) 2003-12-18
JP2004513457A (ja) 2004-04-30
CN1474970A (zh) 2004-02-11

Similar Documents

Publication Publication Date Title
DE69822221T2 (de) Umleitung von interruptzielen unterstützende transaktionen sowie niveauabhängigeinterruptsemantik
EP0006164B1 (de) Multiprozessorsystem mit gemeinsam benutzbaren Speichern
EP0952520B1 (de) Vorrichtung zur fehlertoleranten Ausführung von Programmen
EP0193104A2 (de) Datenaustauschsteuerung
DE60122085T2 (de) Datenverarbeitungsgerät für serielles Kommunikationssystem
DE3936339C2 (de) DMA-Controller
DE4406094C2 (de) Vorrichtung zum Betrieb einer Steuerungsanwendung
DE19983975B3 (de) Programmierbares Steuersystem und Rücksetz-Steuerverfahren für das programmierbare Steuersystem
EP1334432A1 (de) Kommunikationssystem zum austausch von daten unter verwendung eines zusätzlichen prozessors
DE3142504A1 (de) Mehrfachplattenspeicher-uebertragungssystem
DE2749884C2 (de)
EP0895168B1 (de) Kommunikationssystem mit einer seriellen Schnittstelle
EP1308846B1 (de) Datenübertragungseinrichtung
EP0048869B1 (de) Mehrrechnersystem, insbesondere mit einer Vielzahl von Mikrorechnern
DE2507405C2 (de) Anordnung zum Synchronisieren gleichzeitig auszuführender Tasks für Peripheriegeräte einer Datenverarbeitungsanlage
WO2000022537A1 (de) Elektronische steuereinrichtung mit einem parallelen datenbus und verfahren zum betreiben der steuereinrichtung
EP1435578B1 (de) DMA-Kontroller um die gespeicherten Deskriptoren nach jedem Zugriff weiterzustellen
DE60005157T2 (de) Verfahren und anordnung für blockdatenübertragung
EP0562353A2 (de) Verfahren zum Übertragen hochpriorer Programme und Daten in einem Kommunikationssystem
EP0065272B1 (de) Mehrrechnersystem
EP0528060B1 (de) Verfahren zur Durchführung von Ein-/Ausgabeoperationen in Datenverarbeitungssystemen
DE69829988T2 (de) Bus-umformungs-adapter
EP0553374B1 (de) Ein-/Ausgabesystem für Datenverarbeitungsanlagen
DE2645593A1 (de) Verfahren zur prioritaetsgesteuerten unterbrechung einer datenverarbeitungsanlage
EP0764901A1 (de) Interruptbehandlungssystem eines Betriebssystems

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20030214

AK Designated contracting states

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

RIN1 Information on inventor provided before grant (corrected)

Inventor name: ARCHAMBAUD, DENIS

Inventor name: SCHNEIDER, PETER

17Q First examination report despatched

Effective date: 20031002

RBV Designated contracting states (corrected)

Designated state(s): DE FR GB IT

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 20050128