KR101033928B1 - 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법 - Google Patents

하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법 Download PDF

Info

Publication number
KR101033928B1
KR101033928B1 KR1020080063350A KR20080063350A KR101033928B1 KR 101033928 B1 KR101033928 B1 KR 101033928B1 KR 1020080063350 A KR1020080063350 A KR 1020080063350A KR 20080063350 A KR20080063350 A KR 20080063350A KR 101033928 B1 KR101033928 B1 KR 101033928B1
Authority
KR
South Korea
Prior art keywords
data
threshold value
transmission data
memory access
size
Prior art date
Application number
KR1020080063350A
Other languages
English (en)
Other versions
KR20100003450A (ko
Inventor
최종무
정준엽
김종일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080063350A priority Critical patent/KR101033928B1/ko
Priority to EP09161157.4A priority patent/EP2141606B1/en
Priority to US12/477,575 priority patent/US8060667B2/en
Priority to CN200910139626.XA priority patent/CN101620582B/zh
Publication of KR20100003450A publication Critical patent/KR20100003450A/ko
Application granted granted Critical
Publication of KR101033928B1 publication Critical patent/KR101033928B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 하이브리드 DMA(Direct Memory Access)를 이용한 고속의 데이터 처리 장치 및 방법에 관한 것으로서, 메모리의 입출력(Input/output : I/O) 데이터 전송 방법은, 전송 데이터의 크기를 판단하는 과정과, 상기 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하는 과정과, 상기 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하는 과정을 포함하며, 여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지는 것을 특징으로 한다.
DMA, 폴링, 인터럽트, 호스트 프로세서, 주변 I/O 장치

Description

하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및 방법{APPARATUS AND METHOD FOR PROCESSING DATA USING HYBRID DMA}
본 발명은 하이브리드 DMA를 이용한 고속의 데이터 처리 장치 및 방법에 관한 것으로, 특히, 고속의 데이터 처리를 위한 호스트 프로세서와 주변 I/O 장치 간의 인터페이스에 관한 것이다.
DMA(Direct Memory Access)란, 주변 I/O(Input/Output) 장치가 호스트 프로세서(Host Processor)를 거치지 않고 DMA 제어기(Controller)를 통하여 직접 메모리(Memory)에 접속할 수 있는 기술로, 상기 호스트 프로세서가 다른 프로세스의 작업을 하는 상태에서도 주변 I/O 장치가 동작할 수 있어 성능(Throughput) 및 CPU(Central Processing Unit) 사용 성능을 높일 수 있는 기술이다.
종래 기술에서는 I/O 버스를 접속하기 위한 방법으로, DMA 방식 혹은 넌(Non)-DMA 방식, Non-DMA 방식의 경우 폴링 또는 인터럽트 방식 한가지로만 고정되어서 사용되었다. CPU가 주변 I/O 장치를 서비스하는 경우를 예로 들어 상기 두 방식을 설명하면, 상기 인터럽트 구동 방식은 주변 I/O 장치가 서비스를 요청할 때만 CPU가 서비스를 제공하는 방식이다. 따라서, 상기 인터럽트 구동 방식의 경우, I/O 버스를 통해서 한번에 전달해야하는 데이터의 양이 많을 경우에 유리하다. 반면, 상기 폴링 구동 방식은 CPU가 일정한 시간 간격으로 주변 I/O 장치가 서비스를 필요로 하는지 또는 서비스 받을 준비가 되어 있는지를 알아보는 방식으로, I/O 버스를 통해 한번에 전달해야하는 데이터의 양이 적을 경우에 유리하다. 즉, 상기 폴링 구동 방식은 상기 인터럽트 구동 방식에 비해 데이터 처리 측면에서 좋은 성능(Throughput)을 낼 수 있으나, 버스 점유율 측면에서는 성능이 떨어지는 트레이드 오프(Tradeoff)를 가지고 있다.
상기 I/O 버스를 접속하는 방법의 선택에 따라 성능이 좌우될 수 있으며, 상기 방식들 중 어느 한쪽에서는 성능 저하를 가져올 수 있는 단점을 가지고 있다. 예를 들어, 상기 인터럽트 구동 방식으로만 구현할 경우, 작은 크기의 데이터를 보내기 위해서도 인터럽트 구동 방식을 사용하게 되므로, 작은 데이터임에도 불구하고 인터럽트 처리를 위한 추가의 오버헤드(Overhead)로 성능저하를 낼 수 있는 요소가 있다. 반면, 상기 폴링 구동 방식으로만 구현할 경우, 일정 크기보다 큰 데이터에 대한 I/O에서 비지 웨이트(Busy Wait)로 인해 다른 프로세스들이 자원을 공유하지 못하여 성능저하 현상을 초래할 수 있다. 보통 이러한 문제점은, 무선랜과 같이, 작은 크기의 시그널링(Signaling) 데이터 전송이 빈번하게 일어나면서 또한 고속의 데이터 전송 및 우수한 CPU 사용 성능을 요구하는 응용에서는 단점으로 작용할 수 있다.
본 발명의 목적은 하이브리드 DMA를 이용한 고속의 데이터 처리 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 메모리의 입출력(Input/output : I/O) 데이터 전송 방법은, 전송 데이터의 크기를 판단하는 과정과, 상기 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하는 과정과, 상기 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하는 과정을 포함하며, 여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 메모리의 입출력(Input/output : I/O) 데이터 전송 장치는, 전송 데이터의 크기를 판단하는 전송 데이터 크기 판단부와, 상기 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하는 메모리 접속 방식 결정부와, 상기 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하는 I/O 버스 접속 방식 결정부를 포함하며, 여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지는 것을 특징으로 한다.
본 발명은 하이브리드 DMA를 이용한 고속의 데이터 처리 장치 및 방법을 제 공함으로써, 종래 기술에 비해 데이터 처리 성능(Throughput) 및 CPU(Central Processing Unit) 사용 성능을 향상시킬 수 있는 이점이 있다. 또한, 이는 동시(Simultaneous)의 어플리케이션(Application) 구동환경 및 고속의 데이터 전송을 가능하게 하여 사용자의 만족을 가져올 수 있는 이점이 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우, 그 상세한 설명은 생략한다.
이하, 본 발명은 하이브리드 DMA를 이용한 고속의 데이터 처리 장치 및 방법에 대해 설명하기로 한다.
도 1은 본 발명에 따른 하이브리드 DMA를 이용한 고속의 데이터 처리 장치를 도시한 도면이다.
도시된 바와 같이, 고속의 데이터 처리 장치는 주변 I/O 장치(100), 호스트 프로세서(110), DMA 제어부(120), 메모리(130)를 포함하여 구성된다.
상기 도 1을 참조하면, 상기 주변 I/O 장치(100)는 하이브리드 버스 드라이버(101)를 포함하여 구성되며, 상기 하이브리드 버스 드라이버(101)를 통해, 전송 데이터의 크기에 따라 메모리 접속 방식 및 I/O 버스 접속 방식을 달리 결정하여 데이터를 전송한다. 이를 위해 본 발명에 따른 실시 예에서는 데이터 전송을 위한 2 개의 임계값을 정의하며, 상기 임계값들은 상기 하이브리드 버스 드라이버(101)에서 메모리 접속 방식 및 I/O 버스 접속 방식을 선택하기 위한 기준값으로 사용된다.
상기 호스트 프로세서(110)는 상기 메모리 접속 방식으로 Non-DMA 방식이 결정되어, 상기 주변 I/O 장치(100)로부터 데이터가 수신될 시, 상기 수신된 데이터에 대해 직접 메모리 I/O를 수행한다.
상기 DMA 제어부(120)는 상기 메모리 접속 방식으로 DMA 방식이 결정되어, 상기 주변 I/O 장치(100)로부터 데이터가 수신될 시, 상기 수신된 데이터에 대해 메모리 I/O를 수행한다.
상기 메모리(130)는 데이터를 저장 및 관리한다.
도 2는 본 발명에 따른 주변 I/O 장치에 포함되어 있는 하이브리드 버스 드라이버의 상세 장치 구성을 도시한 도면이다.
도시된 바와 같이, 하이브리드 버스 드라이버는 전송 데이터 크기 판단부(200), 메모리 접속 방식 결정부(210), I/O 버스 접속 방식 결정부(220), 데이터 전송부(230)를 포함하여 구성된다.
상기 도 2를 참조하면, 상기 전송 데이터 크기 판단부(200)는 전송 데이터의 크기를 판단하여 출력한다.
상기 메모리 접속 방식 결정부(210)는 상기 전송 데이터 크기 판단부(200)로부터의 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하여 출력한다. 즉, 상기 전송 데이터 크기가 제 1 임계값보다 클 시, 상기 전송 데이터의 메모리 접속 방식으로 DMA 방식을 결정하고, 상기 전송 데이터 크기가 제 1 임계값보다 작거나 같을 시, 상기 전송 데이터의 메모리 접속 방식으로 Non-DMA 방식을 결정하여 출력한다. 여기서, 상기 제 1 임계값은 전송 데이터의 크기가 DMA 방식을 기반으로 한 전송에 적합한지 Non-DMA 방식을 기반으로 한 전송에 적합한지를 판별하는 기준값으로, 통상 DMA 방식을 사용하기 위한 추가의 오버헤드에 사용되는 시간과 Non-DMA의 인터럽트 방식의 오버헤드 시간을 측정하여 결정한다. 그러므로 통상 상기 제1 임계값은 DMA(인터럽트방식)의 오버헤드 처리시간에 따른 데이터 크기가 되지만, 메모리 접속 시간(Memory Access Time), 버스 클럭(Bus Clock) 등의 환경에 따라 다양하게 변할 수 있다.
상기 I/O 버스 접속 방식 결정부(220)는 상기 전송 데이터 크기 판단부(200)로부터의 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하여 출력한다. 즉, 상기 전송 데이터 크기가 제 2 임계값보다 클 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 인터럽트 구동 방식을 결정하고, 상기 전송 데이터 크기가 제 2 임계값보다 작거나 같을 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 폴링 구동 방식을 결정하여 출력한다. 여기서, 상기 제 2 임계값은 전송 데이터의 크기가 인터럽트 구동 방식을 기반으로 한 전송에 적합한지 폴링 구동 방식을 기반으로 한 전송에 적합한지를 판별하는 기준값으로, 통상 인터럽트 구동 방식을 사용하기 위한 추가의 오버헤드에 사용되는 시간과 인터럽트를 사용하지 않는 폴링 구동방식의 데이터 전송에 소요되는 시간을 측정하여 결정한다. 그러므로 상기 제 2 임계값은 인터럽트 방식에 따른 오버헤드 처리시간에 따른 데이터 크기가 되지만, 메모리 접속 시간(Memory Access Time), 버스 클럭(Bus Clock) 등의 환경에 따라 다양하게 변할 수 있다.
상기 데이터 전송부(230)는 상기 메모리 접속 방식 결정부(210)에 의해 결정된 메모리 접속 방식과, 상기 I/O 버스 접속 방식 결정부(220)에 의해 결정된 I/O 버스 접속 방식으로 상기 전송 데이터를 전송한다.
여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지며, 큰 크기의 데이터 전송에 폴링 구동 방식을 사용할 경우 긴 시간 동안 비지 웨이팅(Busy Waiting)이 걸려 CPU 공유 성능 저하를 가져 올 수 있으므로, DMA 방식에서는 인터럽트 구동 방식으로만 데이터를 전송한다.
도 3은 본 발명의 실시 예에 따른 주변 I/O 장치에 포함되어 있는 하이브리드 버스 드라이버의 고속 데이터 처리 방법을 도시한 흐름도이다.
상기 도 3을 참조하면, 상기 하이브리드 버스 드라이버는 301단계에서 전송 데이터가 존재하는지 여부를 검사한다. 상기 전송 데이터가 존재하지 않을 시, 상기 하이브리드 버스 드라이버는 상기 301단계로 돌아가 이하 단계를 반복 수행한다. 반면, 상기 전송 데이터가 존재할 시, 상기 하이브리드 버스 드라이버는 303단계에서 상기 전송 데이터의 크기가 제 1 임계값보다 큰지 여부를 검사한다.
상기 303단계에서 상기 전송 데이터의 크기가 제 1 임계값보다 클 시, 상기 하이브리드 버스 드라이버는 305단계로 진행하여 상기 전송 데이터의 메모리 접속 방식으로 DMA 방식을 결정하고, 상기 전송 데이터의 I/O 버스 접속 방식으로 인터럽트 구동 방식을 결정한다. 이후, 상기 하이브리드 버스 드라이버는 315단계에서 상기 결정된 DMA 방식과 인터럽트 구동 방식으로 상기 데이터를 전송한다.
반면, 상기 303단계에서 상기 전송 데이터의 크기가 제 1 임계값보다 작거나 같을 시, 상기 하이브리드 버스 드라이버는 307단계로 진행하여 상기 메모리 접속 방식으로 넌(Non)-DMA 방식을 결정하고, 309단계에서 상기 전송 데이터의 크기가 제 2 임계값보다 큰지 여부를 검사한다. 상기 309단계에서 상기 전송 데이터의 크기가 제 2 임계값보다 클 시, 상기 하이브리드 버스 드라이버는 311단계에서 상기 I/O 버스 접속 방식으로 인터럽트 구동 방식을 결정한 후, 상기 315단계에서 상기 결정된 Non-DMA 방식과 인터럽트 구동 방식으로 상기 데이터를 전송한다. 반면, 상기 전송 데이터의 크기가 제 2 임계값보다 작거나 같을 시, 상기 하이브리드 버스 드라이버는 313단계에서 상기 I/O 버스 접속 방식으로 폴링 구동 방식을 결정한 후, 상기 315단계에서 상기 결정된 Non-DMA 방식과 폴링 구동 방식으로 상기 데이터를 전송한다.
이후, 상기 하이브리드 버스 드라이버는 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 하이브리드 DMA를 이용한 고속의 데이터 처리 장치를 도시한 도면,
도 2는 본 발명에 따른 주변 I/O 장치에 포함되어 있는 하이브리드 버스 드라이버의 상세 장치 구성을 도시한 도면, 및
도 3은 본 발명의 실시 예에 따른 주변 I/O 장치에 포함되어 있는 하이브리드 버스 드라이버의 고속 데이터 처리 방법을 도시한 흐름도.

Claims (9)

  1. 메모리의 입출력(Input/output : I/O) 데이터 전송 방법에 있어서,
    전송 데이터의 크기를 판단하는 과정과,
    상기 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하는 과정과,
    상기 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하는 과정을 포함하며,
    여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지는 것을 특징으로 하는 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 메모리 접속 방식 결정 과정은,
    상기 전송 데이터 크기가 제 1 임계값보다 클 시, 상기 전송 데이터의 메모리 접속 방식으로 DMA(Direct Memory Access) 방식을 결정하는 과정과,
    상기 전송 데이터 크기가 제 1 임계값보다 작거나 같을 시, 상기 전송 데이터의 메모리 접속 방식으로 넌(Non)-DMA 방식을 결정하는 과정을 포함하는 것을 특 징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 I/O 버스 접속 방식 결정 과정은,
    상기 전송 데이터 크기가 제 2 임계값보다 클 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 인터럽트 구동 방식을 결정하는 과정과,
    상기 전송 데이터 크기가 제 2 임계값보다 작거나 같을 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 폴링 구동 방식을 결정하는 과정을 포함하는 것을 특징으로 하는 방법.
  5. 메모리의 입출력(Input/output : I/O) 데이터 전송 장치에 있어서,
    전송 데이터의 크기를 판단하는 전송 데이터 크기 판단부와,
    상기 판단 결과와 제 1 임계값을 비교하여 상기 전송 데이터의 메모리 접속 방식을 결정하는 메모리 접속 방식 결정부와,
    상기 판단 결과와 제 2 임계값을 비교하여 상기 전송 데이터의 I/O 버스 접속 방식을 결정하는 I/O 버스 접속 방식 결정부를 포함하며,
    여기서, 상기 제 1 임계값은 상기 제 2 임계값보다 큰 값을 가지는 것을 특징으로 하는 장치.
  6. 삭제
  7. 제 5 항에 있어서, 상기 메모리 접속 방식 결정부는,
    상기 전송 데이터 크기가 제 1 임계값보다 클 시, 상기 전송 데이터의 메모리 접속 방식으로 DMA(Direct Memory Access) 방식을 결정하는 수단과,
    상기 전송 데이터 크기가 제 1 임계값보다 작거나 같을 시, 상기 전송 데이터의 메모리 접속 방식으로 넌(Non)-DMA 방식을 결정하는 수단을 포함하는 것을 특징으로 하는 장치.
  8. 제 5 항에 있어서, 상기 I/O 버스 접속 방식 결정부는,
    상기 전송 데이터 크기가 제 2 임계값보다 클 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 인터럽트 구동 방식을 결정하는 수단과,
    상기 전송 데이터 크기가 제 2 임계값보다 작거나 같을 시, 상기 전송 데이터의 I/O 버스 접속 방식으로 폴링 구동 방식을 결정하는 수단을 포함하는 것을 특징으로 하는 장치.
  9. 제 5 항에 있어서,
    상기 결정된 메모리 접속 방식과 I/O 버스 접속 방식으로 상기 전송 데이터를 전송하는 데이터 전송부를 더 포함하는 것을 특징으로 하는 장치.
KR1020080063350A 2008-07-01 2008-07-01 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법 KR101033928B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080063350A KR101033928B1 (ko) 2008-07-01 2008-07-01 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법
EP09161157.4A EP2141606B1 (en) 2008-07-01 2009-05-26 Apparatus and method for processing high speed data using hybrid DMA
US12/477,575 US8060667B2 (en) 2008-07-01 2009-06-03 Apparatus and method for processing high speed data using hybrid DMA
CN200910139626.XA CN101620582B (zh) 2008-07-01 2009-06-30 使用混合dma来处理高速数据的设备和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080063350A KR101033928B1 (ko) 2008-07-01 2008-07-01 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법

Publications (2)

Publication Number Publication Date
KR20100003450A KR20100003450A (ko) 2010-01-11
KR101033928B1 true KR101033928B1 (ko) 2011-05-11

Family

ID=41110740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080063350A KR101033928B1 (ko) 2008-07-01 2008-07-01 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법

Country Status (4)

Country Link
US (1) US8060667B2 (ko)
EP (1) EP2141606B1 (ko)
KR (1) KR101033928B1 (ko)
CN (1) CN101620582B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110153875A1 (en) * 2009-12-18 2011-06-23 Plx Technology, Inc. Opportunistic dma header insertion
JP6899852B2 (ja) * 2019-01-15 2021-07-07 株式会社日立製作所 ストレージ装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050057101A (ko) * 2002-09-05 2005-06-16 인텔 코오퍼레이션 데이터 전송을 처리하기 위한 방법 및 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56166529A (en) * 1980-05-26 1981-12-21 Fujitsu Ltd Control system for input and output device
US5647057A (en) * 1992-08-24 1997-07-08 Texas Instruments Incorporated Multiple block transfer mechanism
US6351780B1 (en) * 1994-11-21 2002-02-26 Cirrus Logic, Inc. Network controller using held data frame monitor and decision logic for automatically engaging DMA data transfer when buffer overflow is anticipated
EP0903670A1 (en) * 1997-09-19 1999-03-24 Hewlett-Packard Company Improved peripheral device control in data processing systems
EP1159685B1 (en) * 1999-03-01 2006-08-16 Sun Microsystems, Inc. Method and apparatus for modulating interrupts in a network interface
DE10056198A1 (de) * 2000-11-13 2002-02-14 Infineon Technologies Ag Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors
US7483998B2 (en) * 2003-11-14 2009-01-27 Alcatel Lucent Software configurable cluster-based router using heterogeneous nodes as cluster nodes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050057101A (ko) * 2002-09-05 2005-06-16 인텔 코오퍼레이션 데이터 전송을 처리하기 위한 방법 및 장치

Also Published As

Publication number Publication date
US8060667B2 (en) 2011-11-15
EP2141606A1 (en) 2010-01-06
KR20100003450A (ko) 2010-01-11
US20100005200A1 (en) 2010-01-07
CN101620582B (zh) 2014-10-08
CN101620582A (zh) 2010-01-06
EP2141606B1 (en) 2015-10-07

Similar Documents

Publication Publication Date Title
KR101197749B1 (ko) 범용 직렬 버스(ｕｓｂ)의 플로우 제어
US6898751B2 (en) Method and system for optimizing polling in systems using negative acknowledgement protocols
KR20030051834A (ko) 컴퓨터 시스템에서 다중-레벨 인터럽트 방식을 구현하기위한 시스템 및 방법
KR100480605B1 (ko) 네트워크 제어기의 송신부 버퍼 및 수신부 버퍼를제어하는 방법 및 네트워크 제어기
KR101033928B1 (ko) 하이브리드 디엠에이를 이용한 고속의 데이터 처리 장치 및방법
US9619411B2 (en) Polling determination
US6789142B2 (en) Method, system, and program for handling interrupt requests
KR20050010906A (ko) 버스 시스템, 버스 시스템에 사용하기 위한 스테이션 및버스 인터페이스
WO2015188495A1 (zh) 数据传输方法及装置
US10949095B2 (en) Method, network adapters and computer program product using network adapter memory to service data requests
US9910812B2 (en) Initiating multiple data transactions on a system bus
JP4853951B2 (ja) データ処理装置
US8806082B2 (en) Direct memory access device for multi-core system and operating method of the same
US9841995B2 (en) Apparatus and method for adaptive context switching scheduling scheme for fast block input and output
TWI486000B (zh) 網路裝置及其連線偵測方法
CN110874334A (zh) Usb传输系统、usb装置与支持usb传输的主机
KR101476789B1 (ko) 프로세싱 장치 및 방법
JP5728098B2 (ja) アプリケーションに依存しないオーディオアクセレレーションを行うシステム、方法、およびソフトウェアプログラム
WO2017006464A1 (ja) 通信装置及び通信方法及び通信プログラム
CN114900390A (zh) 数据传输方法、装置、电子设备及存储介质
KR100902506B1 (ko) 잔존 데이터 전송량에 기초하여 직접 메모리 액세스하는방법 및 이를 이용한 직접 메모리 액세스 제어 장치
KR20120066999A (ko) 다이렉트 메모리 액세스 컨트롤러 및 그것의 동작 방법
JP2007164511A (ja) 通信装置および受信データ通知方法
KR20010087930A (ko) 상호 프로세서 통신 장치
JP2017068549A (ja) 電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 8