EP1205029A2 - Integrierte halbleiterschaltung - Google Patents

Integrierte halbleiterschaltung

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Publication number
EP1205029A2
EP1205029A2 EP00947827A EP00947827A EP1205029A2 EP 1205029 A2 EP1205029 A2 EP 1205029A2 EP 00947827 A EP00947827 A EP 00947827A EP 00947827 A EP00947827 A EP 00947827A EP 1205029 A2 EP1205029 A2 EP 1205029A2
Authority
EP
European Patent Office
Prior art keywords
pull
branch
integrated semiconductor
semiconductor circuit
current
Prior art date
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Withdrawn
Application number
EP00947827A
Other languages
English (en)
French (fr)
Inventor
Volker Schöber
Gerd Dirscherl
Erwin Papelitzky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1205029A2 publication Critical patent/EP1205029A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits

Definitions

  • the invention relates to a semiconductor integrated circuit having at least a partial circuit and a pull-down branch with at least one NMOS transistor has a pull-up branch with at least two series-connected PMOS transistors, the connection point between the pull- Down and the pull-up branch forms an output connection of the subcircuit.
  • Such a subcircuit is provided, for example, by a CMOS-NOR gate, as is implemented in most CMOS semiconductor circuits integrated on a semiconductor chip.
  • the pull-up branch is formed with two PMOS transistors connected in series and the pull-down branch is formed with two NMOS transistors connected in parallel.
  • the gate connections of a PMOS and an NMOS transistor are connected together and each form an input connection.
  • the free connection of the pull-up branch is connected to the supply voltage connection of the semiconductor chip and the free connection of the pull-down branch is connected to the ground connection of the semiconductor chip.
  • Integrated semiconductor circuits are usually tested for perfect function after they have been manufactured. Tests are primarily carried out with regard to the logical function. If, however, in a subcircuit as described above, the PMOS transistor connected to the supply voltage is short-circuited and the other PMOS transistor is quasi directly connected to the supply voltage, no logical malfunction is recognizable, although in a certain constellation the on - Gear level of the subcircuit both the pull-up and the pull-down branch is turned on. Due to the higher current yield of the NMOS transistors, the output conclusion of the subcircuit nevertheless pulled to ground potential, but a cross current flows from the supply potential connection to the ground connection, which leads to an increase in the power loss of the integrated semiconductor circuit.
  • This cross current can be determined by a quiescent current measurement, but such a measurement extends the test time and thus leads to an increase in manufacturing costs.
  • the invention is therefore based on the object of specifying an integrated semiconductor circuit with a generic subcircuit in which errors of the type mentioned can already be ascertained when the logic function is tested.
  • the current efficiency of the elements of the pull-up and the pull-down branch is set such that the current efficiency of the pull-down branch is lower than that of the pull-up branch. This ensures that when the pull-up and pull-down branches are switched through, the output of the subcircuit is pulled to the supply voltage potential and an error in the logic can thus be detected in the example of a NOR gate described.
  • the current outputs of the pull-up and pull-down branches can be suitably adjusted by increasing the current output of the PMOS transistors or by reducing the current output of the NMOS transistors.
  • the current yield is advantageously suitably set by inserting a current limiting element in the pull-down branch, in particular between the output terminal of the subcircuit and the NMOS transistors of the pull-down branch.
  • the current limiting member may be a simple resistor, however, is formed in an advantageous manner with a conductive maral ⁇ ended PMOS transistor.
  • the PMOS transistor may be connected as in a diode ⁇ , but its gate terminal can be also used as a control terminal to use to the PMOS transistor as a controllable resistance.
  • the current limiting element should not be chosen to be too high-resistance, since otherwise the problem described for the pull-up branch occurs in the pull-down branch, that is to say that a short circuit in one of the NMOS transistors could not be detected by logic tests.
  • FIG. 1 CMOS-NOR gate with current limiting element according to the invention.
  • the pull-up branch consisting of two PMOS transistors T1, T2 connected in series is arranged between the supply voltage terminal Vdd and the output terminal A of the NOR gate.
  • the pull-up branch which consists of a PMOS transistor T5 connected as a diode and acting as a current limiting element and two NMOS transistors T3, T4 connected in parallel, which are connected in series with the PMOS transistor T5, is between the output connection A and the ground terminal Vss of the NOR gate.
  • a first input terminal El of the NOR gate is connected to the gate terminal of a PMOS transistor T1 and the gate terminal of an NMOS transistor T4.
  • a second input terminal E2 is connected to the gate terminal of the other PMOS transistor T2 and the gate terminal of the other NMOS transistor T3.
  • the connection point of the two PMOS transistors T1 and T2 is identified by S. If there is a fault at this point S, for example a short circuit with the supply voltage connection Vdd, then in the case when a logic high level is present at the first input E1 and a logic low level is present at the second input E2, both the PMOS transistor T2 and the NMOS transistor T4 are turned on. Due to the short circuit of point S to the supply voltage connection Vdd, both the pull-up and the pull-down branch would be conductive and a cross current would flow from the supply voltage connection Vdd to the ground connection Vss. Nevertheless, in a conventional CMOS-NOR gate, the output connection A would be pulled to ground potential due to the greater current yield of the NMOS transistors.
  • the PMOS transistor T5 which functions as a current limiting element, is arranged between the output terminal A and the NMOS transistors T3, T4 in order to reduce the current yield of the pull-down branch and in this way to ensure that with the input level constellation described above, the output terminal A is drawn to the supply voltage potential and thus a logic malfunction can be detected in a function test.
  • the PMOS transistor T5 functioning as a current limiting element can alternatively also be arranged between the NMOS transistors T3, T4 and the ground connection Vss.
  • the invention is not limited to the NOR gate shown, but can be applied to all subcircuits of an integrated semiconductor circuit in which, due to the series connection of two PMOS transistors in a pull-up branch, an error at the connection point of the two PMOS transistors is admitted a cross current, but does not lead to a logical malfunction.

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Abstract

Integrierte Halbleiterschaltung mit zumindest einer Teilschaltung, die einen Pull-Down-Zweig mit zumindest einem NMOS-Transistor (T3, T4) und einen Pull-Up-Zweig mit zumindest zwei in Serie geschalteten PMOS-Transistoren (T1, T2) aufweist, wobei der Verbindungspunkt zwischen dem Pull-Down- und dem Pull-Up-Zweig einen Ausgangsanschluss (A) der Teilschaltung bildet, wobei die Elemente des Pull-Down- (T3, T4) und des Pull-Up-Zweiges (T1, T2) derart ausgestaltet sind, dass die Stromergiebigkeit des Pull-Down-Zweiges geringer als die des Pull-Up-Zweiges ist.

Description

Beschreibung
Integrierte Halbleiterschaltung
' Die Erfindung betrifft eine integrierte Halbleiterschaltung mit zumindest einer Teilschaltung, die einen Pull-Down-Zweig mit zumindest einem NMOS-Transistor und einen Pull-Up-Zweig mit zumindest zwei in Serie geschalteten PMOS-Transistoren aufweist, wobei der Verbindungspunkt zwischen dem Pull-Down- und dem Pull-Up-Zweig einen Ausgangsanschluß der Teilschaltung bildet.
Eine solche Teilschaltung ist beispielsweise durch ein CMOS- NOR-Gatter gegeben, wie es in den meisten auf einem Halblei- terchip integrierten CMOS-Halbleiterschaltungen implementiert ist. Bei einem solchen CMOS-NOR-Gatter ist der Pull-Up-Zweig mit zwei in Serie geschalteten PMOS-Transistoren und der Pull-Down-Zweig mit zwei parallel geschalteten NMOS- Transistoren gebildet. Dabei sind die Gateanschlüsse jeweils eines PMOS- und eines NMOS-Transistors zusammengeschaltet und bilden je einen Eingangsanschluß. Der freie Anschluß des Pull-Up-Zweigs ist mit dem Versorgungsspannungsanschluß des Halbleiterchips verbunden und der freie Anschluß des Pull- Down-Zweigs mit dem Masseanschluß des Halbleiterchips.
Integrierte Halbleiterschaltungen werden üblicherweise nach ihrer Herstellung auf einwandfreie Funktion getestet. Hierbei werden in erster Linie Tests hinsichtlich der logischen Funktion durchgeführt. Wenn bei einer Teilschaltung, wie sie oben beschrieben wurde, jedoch der mit der Versorgungsspannung verbundene PMOS-Transistor kurzgeschlossen ist und damit der andere PMOS-Transistor quasi direkt mit der Versorgungsspannung verbunden ist, ist keine logische Fehlfunktion erkennbar, obwohl bei einer bestimmten Konstellation der Ein- gangspegel der Teilschaltung sowohl der Pull-Up- als auch der Pull-Down-Zweig leitend geschaltet ist. Aufgrund der höheren Stromergiebigkeit der NMOS-Transistoren wird der Ausgangsan- schluß der Teilschaltung trotzdem auf Massepotential gezogen, jedoch fließt ein Querstrom vom Versorgungspotentialanschluß zum Masseanschluß, der zu einer Erhöhung der Verlustleistung der integrierten Halbleiterschaltung führt.
Dieser Querstrom kann zwar durch eine Ruhestrommessung festgestellt werden, allerdings verlängert eine solche Messung die Testzeit und führt damit zu einer Erhöhung der Herstell- ■ kosten.
Der Erfindung liegt also die Aufgabe zugrunde, eine integrierte Halbleiterschaltung mit gattungsgemäßer Teilschaltung anzugeben, bei der Fehler der genannten Art bereits beim Testen der logischen Funktion festgestellt werden können.
Die Aufgabe wird durch eine integrierte Halbleiterschaltung gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Gemäß der Erfindung wird die Stromergiebigkeit der Elemente des Pull-Up- und des Pull-Down-Zweigs so eingestellt, daß die Stromergiebigkeit des Pull-Down-Zweigs geringer als die des Pull-Up-Zweigs ist. Auf diese Weise ist sichergestellt, daß bei durchgeschaltetem Pull-Up- und Pull-Down-Zweig der Aus- gang der Teilschaltung auf Versorgungsspannungspotential gezogen wird und damit im geschilderten Beispiel eines NOR- Gatters ein Fehler in der Logik detektiert werden kann.
Die Stromergiebigkeiten des Pull-Up- und des Pull-Down-Zweigs können durch Erhöhen der Stromergiebigkeit der PMOS- Transistoren bzw. durch Verringern der Stromergiebigkeit der NMOS-Transistoren geeignet eingestellt werden. In vorteilhafter Weise wird die Stromergiebigkeit jedoch durch Einfügen eines Strombegrenzungsglieds in den Pull-Down-Zweig insbeson- dere zwischen den Ausgangsanschluß der Teilschaltung und die NMOS-Transistoren des Pull-Down-Zweigs geeignet eingestellt. Das Strombegrenzungsglied kann ein einfacher Widerstand sein, ist in vorteilhafter Weise jedoch mit einem leitend geschal¬ teten PMOS-Transistor gebildet. Der PMOS-Transistor kann da¬ bei als Diode geschaltet sein, sein Gateanschluß kann aber auch als Steueranschluß verwendet werden, um den PMOS-Transistor als steuerbaren Widerstand einzusetzen.
Das Strombegrenzungsglied sollte nicht zu hochohmig gewählt werden, da sonst das für den Pull-Up-Zweig geschilderte Pro- ble im Pull-Down-Zweig auftritt, das heißt, daß ein Kurzschluß eines der NMOS-Transistoren nicht durch logische Tests erkannt werden könnte.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei- spiels mit Hilfe einer Figur näher erläutert. Dabei zeigt die
Figur ein CMOS-NOR-Gatter mit erfindungsgemäßem Strombegrenzungsglied.
Bei den in der Figur dargestellten CMOS-NOR-Gatter ist der aus zwei in Serie geschalteten PMOS-Transistoren Tl, T2 bestehende Pull-Up-Zweig zwischen dem Versorgungsspannungsan- schluß Vdd und dem Ausgangsanschluß A des NOR-Gatters angeordnet. Der Pull-Up-Zweig, der aus einem als Diode geschalte- ten und als Strombegrenzungsglied fungierenden PMOS-Transistor T5 und zwei parallel geschalteten NMOS-Transistoren T3, T4, die zum PMOS-Transistor T5 in Serie geschaltet sind, besteht ist zwischen dem Ausgangsanschluß A und dem Masseanschluß Vss des NOR-Gatters angeordnet. Ein erster Eingangsan- Schluß El des NOR-Gatters ist mit dem Gateanschluß des einen PMOS-Transistors Tl und dem Gateanschluß des einen NMOS- Transistors T4 verbunden. Ein zweiter Eingangsanschluß E2 ist mit dem Gateanschluß des anderen PMOS-Transistors T2 und dem Gateanschluß des anderen NMOS-Transistors T3 verbunden. Der Verbindungspunkt der beiden PMOS-Transistoren Tl und T2 ist mit S gekennnzeichnet . Wenn nun an diesem Punkt S eine Störung, beispielsweise ein Kurzschluß mit dem Versorgungsspannungsanschluß Vdd vorliegt, so sind im Fall, wenn am ersten Eingang El ein logischer High-Pegel und am zweiten Eingang E2 ein logischer Low-Pegel anliegt, sowohl der PMOS-Transistor T2 als auch der NMOS- Transistor T4 durchgeschaltet. Aufgrund des Kurzschlusses des Punktes S zum Versorgungsspannungsanschluß Vdd wären sowohl der Pull-Up- als auch der Pull-Down-Zweig leitend und es würde ein Querstrom vom Versorgungsspannungsanschluß Vdd zum Masseanschluß Vss fließen. Trotzdem wäre bei einem herkömmlichen CMOS-NOR-Gatter aufgrund der größeren Stromergiebigkeit der NMOS-Transistoren der Ausgangsanschluß A zum Massepotential gezogen.
Um dies zu verhindern, ist in erfindungsgemäßer Weise der als Strombegrenzungsglied fungierende PMOS-Transistor T5 zwischen dem Ausgangsanschluß A und den NMOS-Transistoren T3, T4 angeordnet, um die Stromergiebigkeit des Pull-Down-Zweigs zu verringern und auf diese Weise dafür zu sorgen, daß bei der oben geschilderten Eingangspegelkonstellation der Ausgangsanschluß A zum Versorgungsspannungspotential gezogen wird und somit bei einem Funktionstest eine logische Fehlfunktion detektiert werden kann.
Ergänzend wird angemerkt, daß der als Strombegrenzungsglied fungierende PMOS-Transistor T5 alternativ auch zwischen den NMOS-Transistoren T3, T4 und dem Masseanschluß Vss angeordnet sein kann.
Die Erfindung ist nicht auf das dargestellte NOR-Gatter beschränkt, sondern läßt sich bei allen Teilschaltungen einer integrierten Halbleiterschaltung anwenden, bei der aufgrund der Serienschaltung zweier PMOS-Transistoren in einem Pull- Up-Zweig ein Fehler am Verbindungspunkt der beiden PMOS- Transistoren zwar zu einem Querstrom, jedoch nicht zu einer logischen Fehlfunktion führt.

Claims

Patentansprüche
1. Integrierte Halbleiterschaltung mit zumindest einer Teilschaltung, die einen Pull-Down-Zweig mit zumindest einem NMOS-Transistor (T3, T4) und einen Pull-Up-Zweig mit zumindest zwei in Serie geschalteten PMOS-Transistoren (Tl, T2) aufweist, wobei der Verbindungspunkt zwischen dem Pull-Down- und dem Pull-Up-Zweig einen Ausgangsanschluß (A) der Teilschaltung bildet, dadurch gekennzeichnet, daß die Elemente des Pull-Down- (T3, T4) und des Pull-Up- Zweiges (Tl, T2) derart ausgestaltet sind, daß die Stromergiebigkeit des Pull-Down-Zweiges geringer als die des Pull- Up-Zweiges ist.
2. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß in den Pull-Down-Zweig ein Strombegrenzungsglied (T5) eingefügt ist
3. Integrierte Halbleiterschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß das Ξtro begrenzungsglied (T5) zwischen den Ausgangsanschluß (A) der Teilschaltung und die NMOS-Transistoren (T3, T4) eingefügt ist.
4. Integrierte Halbleiterschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß das Strombegrenzungsglied (T5) zwischen die NMOS- Transistoren (T3, T4) und den Masseanschluß Vss eingefügt ist.
5. Integrierte Halbleiterschaltung gemäß der Ansprüche 3 und 4, dadurch gekennzeichnet, daß das Strombegrenzungsglied ein leitend geschalteter PMOS- Transistor (T5) ist.
6. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Transistorgeometrie der PMOS-Transistoren des Pull- Up-Zweiges und der NMOS-Transistoren des Pull-Down-Zweiges so gewählt ist, daß die Stromergiebigkeit des Pull-Down-Zweiges geringer als die des Pull-Up-Zweiges ist.
EP00947827A 1999-07-19 2000-06-27 Integrierte halbleiterschaltung Withdrawn EP1205029A2 (de)

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Non-Patent Citations (1)

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See references of WO0106651A3 *

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