EP1186046A1 - Substratkontakt für eine leitende wanne in einer halbleiterspeicheranordnung - Google Patents

Substratkontakt für eine leitende wanne in einer halbleiterspeicheranordnung

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Publication number
EP1186046A1
EP1186046A1 EP00934917A EP00934917A EP1186046A1 EP 1186046 A1 EP1186046 A1 EP 1186046A1 EP 00934917 A EP00934917 A EP 00934917A EP 00934917 A EP00934917 A EP 00934917A EP 1186046 A1 EP1186046 A1 EP 1186046A1
Authority
EP
European Patent Office
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zone
contact
type
trough
substrate contact
Prior art date
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Withdrawn
Application number
EP00934917A
Other languages
English (en)
French (fr)
Inventor
Ralph Ziehfreund
Martin Ostermayr
Peter Bratu
Karl-Heinz Gebhardt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Publication of EP1186046A1 publication Critical patent/EP1186046A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a substrate contact for a conductive trough in a semiconductor memory arrangement, in which supply potential is supplied to the conductive trough via a conductive region of the same conduction type as the trough and a zone of the conduction type opposite to the conduction type of the trough. with a contact leading from a first metallization to the zone.
  • a memory cell In a so-called single-port RAM, that is to say a read / write memory with a word line and two bit lines, a memory cell usually consists of six transistors. Such a memory cell is shown in FIG. 4 with two bit lines BL1, BL2 and a word line WL.
  • the bit lines BL1, BL2 are connected via N-channel MOS transistors 1, 2, which act as selection transistors or transfer gates, to a cross-coupled inverter circuit 3, which is used to store a bit.
  • This inverter circuit 3 consists of two N-channel MOS transistors 4, 5 and two P-channel MOS transistors 6, 7.
  • the N-channel MOS transistors 1, 2, 4, 5 must be grounded with VSS be contacted and are in a P-type well, which must also be connected to earth VSS.
  • the P-channel MOS transistors are contacted with supply potential VDD and are located in an N-conducting well, which must be brought to the supply potential VDD.
  • FIG. 5 shows a plan view of the layout of such a semiconductor memory arrangement which implements the circuit arrangement shown in FIG. 4:
  • This semiconductor memory arrangement comprises the bit lines
  • a P-conducting well 10 in which the N-channel MOS transistors are located , an N-conducting well 11, which m the P-channel MOS
  • Transistors are provided, diffusion zones 12, 13, 14 of these transistors, which are also referred to below simply as zones, since they do not necessarily have to be produced with diffusion, polysilicon tracks 18, 19 which lead to individual contacts (shown as black squares) of the transistors, the first metallization 20 of the cross-coupled inverter and a second metallization 21.
  • the P-type substrate or the P-type well is connected to earth VSS. Furthermore, the N-type well 11 and the P-type zone of the P-channel MOS transistors are connected to supply potential VDD via a further first metallization 23 and contacts 24 and 25, respectively.
  • FIG. 6 shows a schematic section through a semiconductor structure with a semiconductor body 26 that is P-conductive, the N-conductive trough 11, an N-conductive semiconductor region 27, also referred to as “substrate”, of the P-conductive zone 12 , the contacts 24 and 25 to the zone 12 or to the region 27 and the first metallization 23.
  • This first metallization 23 can be connected to a second metallization 21 via a further, schematically illustrated contact.
  • the first and the second metallizations are of course not in each case related, but each mean a first metallization level in which may be different from each other and electrically separate first metallization, and a second Me ⁇ tall Deutschensebene, which also has different, electrically separate metallization. There may also be other levels of metallization.
  • titanium silicide layer 28 which is also referred to as “salicid”, since it is due to the self-adjustment ("seif align ent"), which is used for masking to form the contact holes for the contacts 24, 25 are formed.
  • This titanium silicide layer 28 has a certain electrical conductivity.
  • the N-type well 11 has been brought to supply potential VDD via the N-type region (“substrate”) 27 and the contact 25 by means of the first metallization 23.
  • the area 27, the contact hole for the contact 25 and the contact 25 itself are required.
  • the contact hole for the contact 25 is placed approximately m in the middle of the area 27, whereby the connection to the first metallization 23 is possible.
  • an area of currently 0.68 ⁇ m FD x 0.68 ⁇ m FD is required, where FD means “final distance” and depends on the technology used.
  • the individual metallizations 23, 21, etc. are electrically separated by corresponding insulating layers made of silicon dioxide and / or silicon nitride.
  • the full supply potential VDD of, for example, 2.0 V need not be maintained here, since the P-type trough 10 has the exact potential VSS and for reliable operation of the semiconductor memory arrangement Voltage difference between the two potentials is important. However, this difference need not be exactly 2.0 V, but rather can also be lower if necessary. In other words, it is sufficient if the potential in the N-conducting well 11 is raised sufficiently.
  • the area is preferably an N-type substrate, while the zone is a P-type diffusion zone.
  • a silicide such as in particular titanium silicide, is preferably used as the lateral connection.
  • the N-conducting region thus abuts the P-conducting diffusion zone, a titanium silicide layer which bridges the lateral PN junction being provided over this region and the diffusion zone using "salicid technology". So there is a so-called “buttmg contact”.
  • the actual contact hole with the contact 25 (cf. FIG. 6) can be saved by the lateral contacting by means of the titanium silicide, so that ultimately a "contactless butted substrate- contact ".
  • a size of 0.44 ⁇ m FD x 0.48 ⁇ m FD can be achieved.
  • An essential advantage of the invention is the saving of a separate contact hole with a contact for contacting the N-type trough with the supply potential VDD, so that overall the N-type area can be made smaller.
  • FIG. 1 shows a plan view of the layout of a semiconductor memory arrangement with the substrate contact according to the invention
  • FIG. 4 shows a schematic circuit diagram of a semiconductor memory arrangement with six transistors
  • Fig. 5 is a plan view of the layout of an existing semiconductor memory device
  • FIG. 6 shows a schematic sectional view through a substrate contact in the existing semiconductor memory arrangement.
  • Fig. 1 corresponds essentially to Fig. 5, except for the special design in the area of the contact 24.
  • the contact hole for the contact 25 is not necessary here, so that the region (“substrate”) 27 can be made smaller, as has already been explained above. So dimen ⁇ are possible solutions of 0.44 microns x 0.48 microns FD FD for the region 27 with its distance from the polycrystalline webs 16, 17 about 0.15 microns FD amounts and these polycrystalline webs have a width of about 0, Have 25 ⁇ m FD (cf. in particular Fig. 2).
  • the contact 25 (see FIG. 6) or its contact hole can be dispensed with.
  • the conductivity of the layer 28 is used in order to connect the N-type semiconductor well 26 to the contact 24 via the N-type region 27. It was recognized by the invention for the first time that the conductivity of the titanium silicide layer 28 created using the "salicid technology" is sufficient to raise the potential of the well 26 for a safe operation of the semiconductor memory arrangement.
  • the invention thus enables a not inconsiderable saving in area compared to existing technologies, since contact can be dispensed with.

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft einen kontaktlosen butted Substratkontakt, bei dem einer N-leitenden Wanne (11) Versorgungspotential (VDD) über eine Salicid-Schicht (28) und Substrat (27) von einem eine Drain- bzw. Sourcezone (12) kontaktierenden Kontakt (24) zugeführt ist.

Description

Beschreibung
Substratkontakt für eine leitende Wanne in einer Halbleiter- speicheranordnung
Die vorliegende Erfindung betrifft einen Substratkontakt für eine leitende Wanne in einer Halbleiterspeicheranordnung, bei der der leitenden Wanne über einen leitenden Bereich des gleichen Leitungstyps wie die Wanne und einer m der leiten- den Wanne vorgesehenen Zone des zum Leitungstyp der Wanne entgegengesetzten Leitungstyps Versorgungspotential zugeführt ist, mit einem von einer ersten Metallisierung zu der Zone fuhrenden Kontakt.
Bei einem sogenannten Single-Port-RAM, also einem Schreib/Le- sespeicher mit einer Wortleitung und zwei Bitleitungen, besteht eine Speicherzelle gewohnlich aus sechs Transistoren. Eine solche Speicherzelle ist m der Fig. 4 mit zwei Bitlei- tungen BL1, BL2 und einer Wortleitung WL gezeigt. Die Bitlei- tungen BL1, BL2 sind über N-Kanal-MOS-Transistoren 1, 2, die als Auswahltransistoren bzw. Transfer-Gates wirken, an eine kreuzgekoppelte Inverterschaltung 3 angeschlossen, die zur Speicherung eines Bits dient. Diese Inverterschaltung 3 besteht aus zwei N-Kanal-MOS-Transistoren 4, 5 und zwei P-Ka- nal-MOS-Transistoren 6, 7. Die N-Kanal-MOS-Transistoren 1, 2, 4, 5 müssen mit Erde VSS kontaktiert werden und liegen m einer P-leitenden Wanne, welche ebenfalls an Erde VSS angeschlossen werden muß. Dagegen werden die P-Kanal-MOS-Transi- storen mit Versorgungspotential VDD kontaktiert und liegen m einer N-leitenden Wanne, welche auf das Versorgungspotential VDD gebracht werden muß .
Diese Kontaktierung der Wannen für die N-Kanal-MOS-Transistoren 4, 5 und die P-Kanal-MOS-Transistoren 6, 7 wird gewohn- lieh durch Substratkontakte realisiert. Fig. 5 zeigt eine Draufsicht auf das Layout einer solchen Halbleiterspeicheranordnung, die die m Fig. 4 dargestellte Schaltungsanordnung realisiert:
Diese Halbleiterspeicheranordnung umfaßt die Bitleitungen
BL1, BL2, die zu Bitleitungskontaktierungen 8, 9 fuhren, die Wortleitung WL m einer ersten Metallisierungsebene, im folgenden auch kurz erste Metallisierung genannt, eine P-lei- tende Wanne 10, m welcher die N-Kanal-MOS-Transistoren lie- gen, eine N-leitende Wanne 11, m welcher die P-Kanal-MOS-
Transistoren vorgesehen sind, Diffusionszonen 12, 13, 14 dieser Transistoren, welche im folgenden auch einfach kurz als Zonen bezeichnet werden, da sie nicht notwendigerweise mit Diffusion hergestellt werden m ssen, Polysiliziumbahnen 18, 19, die zu einzelnen Kontakten (als schwarze Quadrate dargestellt) der Transistoren fuhren, die erste Metallisierung 20 des kreuzgekoppelten Inverters und eine zweite Metallisierung 21.
Über die zweite Metallisierung 21 und einen Kontakt 22 liegt das P-leitende Substrat bzw. die P-leitende Wanne an Erde VSS. Weiterhin liegt über eine weitere erste Metallisierung 23 und Kontakte 24 bzw. 25 die N-leitende Wanne 11 bzw. die P-leitende Zone der P-Kanal-MOS-Transistoren an Versorgungs- potential VDD.
Fig. 6 zeigt einen schematischen Schnitt durch eine Halblei- terstruktur mit einem Halbleiterkorper 26, der P-leitend ist, der N-leitenden Wanne 11, einem N-leitenden Halbleiterbereich 27, auch als "Substrat" bezeichnet, der P-leitenden Zone 12, den Kontakten 24 und 25 zu der Zone 12 bzw. zu dem Bereich 27 und der ersten Metallisierung 23. Diese erste Metallisierung 23 kann über einen weiteren, schematisch dargestellten Kontakt mit einer zweiten Metallisierung 21 verbunden sein. Die ersten und die zweiten Metallisierungen sind dabei selbstverständlich jeweils nicht m sich zusammenhangend, sondern bedeuten jeweils eine erste Metallisierungsebene, in welcher verschiedene und voneinander elektrisch getrennte erste Me- tallisierungsbereiche vorliegen können, und eine zweite Me¬ tallisierungsebene, die ebenfalls verschiedene, elektrisch voneinander getrennte Metallisierungsbereiche hat. Außerdem können noch weitere Metallisierungsebenen vorhanden sein.
Auf der Oberflache zwischen der Zone 12 und dem Bereich 27 befindet sich noch eine Titansilizidschicht 28, die auch als "Salicid" bezeichnet wird, da sie auf die Selbstπustierung ("seif align ent") zurückgeht, welche bei der Maskierung zur Bildung der Kontaktlocher für die Kontakte 24, 25 entsteht. Diese Titansilizidschicht 28 weist eine gewisse elektrische Leitfähigkeit auf.
Bisher wird also die N-leitende Wanne 11 über den N-leitenden Bereich ("Substrat") 27 und den Kontakt 25 mittels der ersten Metallisierung 23 auf Versorgungspotential VDD gebracht. Es werden hierzu damit der Bereich 27, das Kontaktloch für den Kontakt 25 und der Kontakt 25 selbst benotigt. Das Kontakt- loch für den Kontakt 25 wird dabei etwa m der Mitte des Bereiches 27 plaziert, wodurch der Anschluß an die erste Metallisierung 23 möglich ist. Für diese Kontaktierung wird eine Flache von derzeit 0, 68 μm FD x 0, 68 μm FD benotigt, wobei FD "final distance" bedeutet und von der verwendeten Technologie abhangt.
Es sei noch angemerkt, daß die einzelnen Metallisierungen 23, 21 usw. durch entsprechende Isolierschichten aus Siliziumdi- oxid und/oder Siliziumnitrid elektrisch getrennt sind.
Bei der N-leitenden Wanne 11 ist zu beachten, daß hier nicht das volle Versorgungspotential VDD von beispielsweise 2,0 V eingehalten zu werden braucht, da m der P-leitenden Wanne 10 das genaue Potential VSS vorliegt und für einen zuverlässigen Betrieb der Halbleiterspeicheranordnung die Spannungsdifferenz zwischen den beiden Potentialen von Bedeutung ist. Diese Differenz braucht aber nicht genau 2,0 V zu betragen, sondern kann gegebenenfalls auch niedriger sein. Mit anderen Worten, es genügt, wenn in der N-leitenden Wanne 11 das Potential ausreichend angehoben wird.
Es ist nun Aufgabe der vorliegenden Erfindung, einen solchen Substratkontakt zu schaffen, daß die Halbleiterspeicheranordnung möglichst weiter miniaturisiert werden kann.
Diese Aufgabe wird bei einem Substratkontakt für eine leiten- de Wanne m einer Halbleiterspeicheranordnung, bei der der leitenden Wanne über einen leitenden Bereich des gleichen Leitungstyps wie die Wanne und einer m der leitenden Wanne vorgesehenen Zone des zum Leitungstyp der Wanne entgegengesetzten Leitungstyps Versorgungspotential zugeführt ist, mit einem von einer ersten Metallisierung zu der Zone fuhrenden
Kontakt, erfmdungsgemaß dadurch gelost, daß das Versorgungspotential an den Bereich über eine laterale Verbindung zwischen einem zur Zone fuhrenden Kontakt und dem Bereich ange
Bei dem Bereich handelt es sich dabei m bevorzugter Weise um ein N-leitendes Substrat, wahrend die Zone eine P-leitende Diffusionszone ist.
Als laterale Verbindung wird m bevorzugter Weise ein Sili- zid, wie insbesondere Titansilizid, verwendet.
Bei dem erfmdungsgemaßen Substratkontakt stoßt also der N- leitende Bereich an die P-leitende Diffusionszone, wobei über diesem Bereich und der Diffusionszone unter Ausnutzung der "Salicid-Technologie" eine Titansilizidschicht vorgesehen ist, welche den lateralen PN-Ubergang überbrückt. Es liegt also ein sogenannter "Buttmg-Kontakt" vor. Durch die laterale Kontaktierung mittels des Titansilizids kann das eigentli- ehe Kontaktloch mit dem Kontakt 25 (vgl. Fig. 6) eingespart werden, so daß letztlich ein "kontaktloser butted Substrat- kontakt" vorliegt. Damit kann eine Große von 0,44 μm FD x 0,48 μm FD erreicht werden.
Von wesentlichem Vorteil an der Erfindung ist die Einsparung eines gesonderten Kontaktloches mit einem Kontakt zur Kontak- tierung der N-leitenden Wanne mit dem Versorgungspotential VDD, so daß insgesamt der N-leitende Bereich kleiner gestaltet werden kann.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf das Layout einer Halbleiterspeicheranordnung mit dem erfmdungsgemaßen Sub- stratkontakt,
Fig. 2 den Substratkontakt gemäß der Erfindung m Draufsicht,
Fig. 3 eine schematische Schnittdarstellung des erfin- dungsgemaßen Substratkontaktes,
Fig. 4 ein schematisches Schaltbild einer Halbleiterspeicheranordnung mit sechs Transistoren,
Fig. 5 eine Draufsicht auf das Layout einer bestehenden Halbleiterspeicheranordnung und
Fig. 6 eine schematische Schnittdarstellung durch einen Substratkontakt bei der bestehenden Halbleiterspeicheranordnung .
Die Fig. 4 bis 6 sind bereits eingangs erläutert worden. In den Fig. 1 bis 3 werden für einander entsprechende Bauteile die gleichen Bezugszeichen wie m den Fig. 4 bis 6 verwendet Fig. 1 entspricht im wesentlichen Fig. 5, wenn von der speziellen Gestaltung im Bereich des Kontaktes 24 abgesehen wird. Durch Verwendung des erfindungsgemäßen Substratkontaktes ist hier das Kontaktloch für den Kontakt 25 nicht erforderlich, so daß der Bereich ("Substrat") 27 kleiner gestaltet werden kann, wie dies bereits oben erläutert wurde. So sind Abmes¬ sungen von 0,44 μm FD x 0,48 μm FD für den Bereich 27 möglich, wobei dessen Abstand zu den polykristallinen Bahnen 16, 17 etwa 0,15 μm FD betragt und diese polykristallinen Bahnen eine Breite von etwa 0,25 μm FD haben (vgl. hierzu insbesondere Fig. 2) .
Aus Fig. 3 ist eine Schnittdarstellung im Bereich des Kontaktes 24 zu ersehen. Durch Verwendung des erfmdungsgemaßen Substratkontaktes kann auf den Kontakt 25 (vgl. Fig. 6) bzw. dessen Kontaktloch verzichtet werden. Vielmehr wird bei dem erfmdungsgemaßen Substratkontakt die Leitfähigkeit der Schicht 28 ausgenutzt, um die N-leitende Halbleiterwanne 26 über den N-leitenden Bereich 27 an den Kontakt 24 anzuschlie- ßen. Es wurde durch die Erfindung erstmals erkannt, daß die Leitfähigkeit der durch Verwendung der "Salicid-Technologie" geschaffenen Titansilizidschicht 28 ausreichend ist, um das Potential der Wanne 26 für einen sicheren Betrieb der Halbleiterspeicheranordnung anzuheben .
Die Erfindung ermöglicht so eine nicht unbeträchtliche Einsparung an Flache gegenüber bestehenden Technologien, da auf einen Kontakt verzichtet werden kann.
Obwohl oben die Erfindung anhand eines Substratkontaktes für eine N-leitende Wanne erläutert wurde, ist diese grundsätzlich auch für eine P-leitende Wanne m vorteilhafter Weise einsetzbar. Die angegebenen Leitfahigkeitstypen können also jeweils umgekehrt sein. Bezugszeichenliste
1 N-Kanal-MOS-Transistor
2 N-Kanal-MOS-Transistor 3 Inverterschaltung
4 N-Kanal-MOS-Transistor
5 N-Kanal-MOS-Transistor
6 P-Kanal-MOS-Transistor
7 P-Kanal-MOS-Transistor 8 Bitleitungskontaktierung
9 Bitleitungskontaktierung
10 P-leitende Wanne
11 N-leitende Wanne
12 P-leitende Diffusionszone 13 Diffusionszone
14 Diffusionszone
15 Polysiliziumbahn
16 Polysiliziumbahn
17 Polysiliziumbahn 18 Polysiliziumbahn
19 Polysiliziumbahn
20 erste Metallisierung für kreuzgekoppelten Inverter
21 zweite Metallisierung
23 erste Metallisierung für Versorgungsspannung VDD 24 Kontakt
25 Kontakt
26 Halbleiterkorper
27 Zone
28 Titansilizidschicht BL Bitleitung
WL Wortleitung

Claims

Patentansprüche
1. Substratkontakt für eine leitende Wanne (11) m einer Halbleiterspeicheranordnung, bei der der leitenden Wanne (11) über einen leitenden Bereich (27) des gleichen Leitungstyps wie die Wanne (11) und einer m der leitenden Wanne (11) vorgesehenen Zone (12) des zum Leitungstyp der Wanne (11) entgegengesetzten Leitungstyps Versorgungspotential (VDD) zugeführt ist, mit einem von einer ersten Metallisierung (23) zu der Zone (12) fuhrenden Kontakt (24), d a d u r c h g e k e n n z e i c h n e t , daß das Versorgungspotential (VDD) an den Bereich (27) über eine laterale Verbindung (28) zwischen dem zur Zone (12) fuhrenden Kontakt (24) und dem Bereich (27) angelegt ist.
2. Substratkontakt nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die leitende Wanne eine N-leitende Wanne ist, daß der leitende Bereich ein N-leitendes Substrat ist und daß die Zone eine P-leitende Drain- bzw. Sourcezone eines P-Ka- nal-MOS-Transistors ist.
3. Substratkontakt nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die laterale Verbindung (28) aus einem Silizid besteht.
4. Substratkontakt nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß das Silizid ein Titansilizid ist.
5. Substratkontakt nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß der Bereich (27) und die Zone (12) direkt anemandergren- zen und der zwischen ihnen bestehende PN-Ubergang durch die Verbindung überbrückt ist. Substratkontakt nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß das Versorgungspotential (VDD) über mehrere Metallisie- rungsebenen (23, 21) zugeführt ist.
EP00934917A 1999-04-27 2000-04-20 Substratkontakt für eine leitende wanne in einer halbleiterspeicheranordnung Withdrawn EP1186046A1 (de)

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