EP1060512A1 - Vertikal integrierte schaltungsanordnung - Google Patents

Vertikal integrierte schaltungsanordnung

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EP1060512A1
EP1060512A1 EP99964450A EP99964450A EP1060512A1 EP 1060512 A1 EP1060512 A1 EP 1060512A1 EP 99964450 A EP99964450 A EP 99964450A EP 99964450 A EP99964450 A EP 99964450A EP 1060512 A1 EP1060512 A1 EP 1060512A1
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EP
European Patent Office
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integrated circuit
circuits
control device
vertically integrated
integrated circuits
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Withdrawn
Application number
EP99964450A
Other languages
English (en)
French (fr)
Inventor
Martin Bader
Michael Smola
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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Definitions

  • the invention relates to a vertically integrated circuit arrangement according to claim 1.
  • Such external interference can be triggered, for example, by quantum mechanically detectable particles.
  • the likelihood of such "impacts” caused by external influences increases in particular to the extent that the semiconductor structures, as is customary in space technology, leave the protective earth atmosphere.
  • Electronic circuits are therefore usually covered with gold and silver foils in these applications to cause at least some absorption of the above particles.
  • the invention is therefore based on the task of integrated
  • control device determines a statistical result of redundant functionalities.
  • At least two integrated circuits are provided according to the invention, which are formed on two semiconductor chips 1 and 2 lying one above the other.
  • the semiconductor chips 1 and 2 have an active zone la or 2a on one of their surfaces, in which the integrated circuits are formed using conventional technology. So that the arrangement shown can work as a whole as a vertically integrated circuit arrangement, contacts are provided which are shown only once in the figure by way of example, but are to be formed in the necessary number.
  • the active areas 1 a and 2 a have contact points 1 b and 2 b lying one above the other.
  • a through opening 7 is formed in the semiconductor chip 1, which opening is filled with a conductive material 6 and in this way connects the contacts 1b and 2b to one another.
  • the two semiconductor chips 1 and 2 now have largely identical functionality in their respective active regions 1 a and 2 a. This is in the form of an integrated circuit.
  • a control device is additionally provided in at least one of the active regions of the two semiconductor chips. This controls the cooperation between the two integrated circuits in the two semiconductor chips 1 and 2.
  • the first procedure is described below. For example, find data processing processes in both semi- terchips, which have identical functionality as described above, take place in parallel, the control device determines a statistical result from the two processes running in parallel. This is more likely if you assume a random interference from particle bombardment.
  • the probability is additionally increased by more than two semiconductor chips lying one on top of the other.
  • control device which is not shown in detail but is arranged as an integrated circuit in one of the active regions la or 2a of the first or second semiconductor chips 1 or 2, distributes the work of the further integrated circuits with the same functionality according to a specific procedure. Since the functionality of the two is the same, a circuit analysis cannot determine the manner in which processes take place on the semiconductor chip 1 or on the semiconductor chip 2. Rather, seen that the control device can carry out data processing, for example, on the semiconductor chip 1 or on the semiconductor chip 2 by means of a random control.

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Abstract

Es ist eine vertikal integrierte Schaltungsanordnung mit zumindest einer ersten integrierten Schaltung und einer zweiten integrierten Schaltung vorgesehen, die übereinander angeordnet sind. Dabei sind auf beiden integrierten Schaltungen identische Funktionalitäten ausgebildet. Zumindest auf einer der integrierten Schaltungen ist eine Steuereinrichtung vorgesehen, die ein Zusammenarbeiten der Schaltungen mit identischer Funktionalität steuert.

Description

Beschreibung
Vertikal integrierte Schaltungsanordnung
Die Erfindung betrifft eine vertikal integrierte Schaltungsanordnung gemäß Patentanspruch 1.
Moderne Herstellungsverfahren in der Halbleitertechnik und neuartige Technologien führen fortlaufend zu einer Miniaturi- sierung der damit erzeugten Strukturen. Die Miniaturisierung basiert dabei größtenteils auf einer Verkleinerung der Kanal- breiten von MOS-Transistoren, so daß die für ein Bauelement benötigte Fläche quadratisch abnimmt. Derzeit werden bereits Strukturen mit 0,35 μm Kanalbreite und kleiner (0,25 mm) er- reicht. Es ist jedoch bereits absehbar, daß Strukturen in einer Größenordnung von 0,1 μm angewendet werden.
Mit immer kleiner werdenden Halbleiterstrukturen nimmt expo- nentiell zur Miniaturisierung die Gefahr der Einwirkung von Fremdstörung zu. Derartige Fremdstörungen können beispielsweise durch quantenmechanisch erfaßbare Teilchen ausgelöst werden.
Die Teilchen durchdringen die Gehäuse die die integrierten Schaltungsanordnungen auf sogenannten Halbleiterchips umgeben und führen nicht nur zur Beschädigung der drauf ausgebildeten Halbleiterstrukturen, sondern auch zur Generation von Elektronen oder zur Absorption von Elektronen. Hierdurch kann ein dauerhaftes oder zwischenzeitliches Fehlfunktionieren der Halbleiterstrukturen ausgelöst werden. Die Wahrscheinlichkeit derartiger durch Fremdeinwirkung bewirkten „Einschläge" nimmt insbesondere in dem Maße zu, daß die Halbleiterstrukturen, wie es bei der Raumfahrttechnik üblich ist die schützende Erdatmosphäre verlassen. Bei diesen Anwendungen werden elek- tronische Schaltungen daher in der Regel mit Gold- und Silberfolien ummantelt, um zumindest eine gewisse Absorption der oben genannten Teilchen zu bewirken. Mit zunehmender Miniaturisierung kann dabei jedoch nicht verhindert werden, daß auch die zuvor erwähnte Ummantelung mit Gold- und Silberfolie keinen ausreichenden Schutz gewährlei- sten, so daß die Gefahr durch die zuvor geschriebenen „Einschläge" beziehungsweise Störwirkungen zunehmen. Diese Gefahr gewinnt auch bei der üblichen terrestrischen Anwendung zunehmend an Bedeutung.
Der Erfindung liegt somit die Aufgabe zugrunde, integrierte
Schaltungsanordnungen vorzusehen, die auch bei Anwendungen in der Raumfahrttechnik einen sicheren Betrieb gewährleisten.
Diese Aufgabe wird erfindungsgemäß durch eine Anordnung gemäß Patentanspruch 1 gelöst.
Dadurch, daß eine vertikal integrierte Schaltungsanordnung wie angegeben vorgesehen ist, ist durch die identische Funktionalität auf zumindest zwei übereinanderliegenden inte- grierten Schaltungen, und einer Steuereinrichtung die zur
Verfügung stehende Redundanz für einen sicheren Betrieb ausnutzt ein Betrieb mit erhöhter Sicherheit gewährleistet.
In einer vorteilhaften Weiterbildung, wie sie im Anspruch 2 angegeben ist, wird dies dadurch unterstützt, daß die Steuereinrichtung ein statistisches Ergebnis redundanter Funktionalitäten ermittelt. Durch die zuvor beschriebene Anordnung ist es möglich sicherheitsrelevante Vorgänge der Datenverarbeitung mittels der Steuereinrichtung zufällig oder gezielt auf die übereinanderliegende integrierten Schaltungen zu verteilen, so daß ein unerlaubter Zugriff auf sicherheitsrelevante Daten beziehungsweise Vorgänge verhindert ist.
Nachfolgend wird die Erfindung anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Figur im Einzelnen erläutert.
Es zeigen: In der Figur ist ein erfindungsgemäßes Ausführungsbeispiel schematisch im Querschnitt dargestellt.
Wie in der Figur dargestellt ist, sind erfindungsgemäß zumindest zwei integrierte Schaltungen vorgesehen, die auf zwei übereinanderliegenden Halbleiterchips 1 und 2 ausgebildet sind. Die Halbleiterchips 1 und 2 weisen an einer ihrer Oberflächen eine aktive Zone la beziehungsweise 2a auf, in denen die integrierten Schaltungen in einer üblichen Technologie ausgebildet sind. Damit die dargestellte Anordnung insgesamt als vertikal integrierte Schaltungsanordnung arbeiten kann, sind Kontakte vorgesehen, die exemplarisch in der Figur nur einmal dargestellt sind, jedoch in der notwendigen Anzahl auszubilden sind. Hierbei weisen die aktiven Bereiche la beziehungsweise 2a übereinanderliegende Kontaktstellen lb beziehungsweise 2b auf. Im Halbleiterchip 1 ist eine Durch- gangsδffnung 7 ausgebildet, die durch ein leitendes Material 6 ausgefüllt ist und auf diese Weise die Kontakte lb und 2b miteinander verbinden.
Nunmehr weisen die beiden Halbleiterchips 1 und 2 in ihren jeweiligen aktiven Bereichen la beziehungsweise 2a eine weitgehende identische Funktionalität auf. Diese ist in Form ei- ner integrierten Schaltung jeweils ausgebildet.
In zumindest einem der aktiven Bereiche der beiden Halbleiterchips ist zusätzlich eine nicht dargestellte Steuereinrichtung vorgesehen. Diese steuert die Zusammenarbeit zwi- sehen den beiden integrierten Schaltungen in den beiden Halbleiterchips 1 und 2.
Es gibt hierbei zwei grundsätzlich unterschiedliche Vorgehensweisen, die jedoch auch miteinander kombinierbar sind.
Nachfolgend wird die erste Vorgehensweise beschrieben. Finden beispielsweise Datenverarbeitungsprozesse in beiden Halblei- terchips, die wie zuvor beschrieben identische Funktionalität aufweisen, parallel statt, so ermittelt die Steuereinrichtung aus den beiden jeweils parallel laufenden Prozessen ein statistisches Ergebnis. Dieses hat, wenn man von einer zufälligen Störung durch Teilchenbeschuß ausgeht, eine höhere Wahrscheinlichkeit .
Erhöht wird die Wahrscheinlichkeit zusätzlich durch mehr als zwei übereinander!iegenden Halbleiterchips.
Da wie zuvor erläutert die Beeinträchtigung elektronischer Schaltung durch Teilchenbeschuß auch auf der Erde im höheren Maße an Bedeutung gewinnen, kann man die beschriebene Anordnung sinnvollerweise auch für den Einsatz in sicherheitsrele- vanten Schaltungen verwenden. Diese finden als spezielle Bausteine beispielsweise in sogenannten „Chip-Cards" beziehungsweise „Smart-Cards" oder auch als Bausteine in Lesegeräten für die zuvor erwähnten Anordnungen Verwendung. Bei diesen Anwendungen sind im zunehmenden Maße sicherheitsrelevante Da- ten, wie beispielsweise Schlüsselwörter vor dem unerlaubten
Zugriff zu schützen. Dies kann dadurch erfolgen, daß die Verarbeitung beziehungsweise die Verwendung dieser Sicherheits- relevanten Daten nur auf einem Halbleiterchip stattfindet, der durch einen anderen abgedeckt ist . Dies erfolgt gemäß der Figur dadurch, daß sicherheitsrelevante Daten auf dem Halbleiterchip 2 allein bearbeitet werden.
Weiterhin ist vorgesehen, daß die nicht im einzelnen dargestellte aber als integrierte Schaltung in einer der aktiven Bereiche la beziehungsweise 2a des ersten beziehungsweise zweiten Halbleiterchips 1 beziehungsweise 2 angeordnete Steuereinrichtung die Arbeit der weiteren integrierten Schaltungen mit gleicher Funktionalität nach einer bestimmten Vorgehensweise verteilt. Da die Funktionalität beider gleich ist, kann durch eine Schaltungsanalyse nicht ermittelt werden, in welcher Weise Vorgänge auf dem Halbleiterchip 1 beziehungsweise auf dem Halbleiterchip 2 stattfinden. Vielmehr ist vor- gesehen, daß die Steuereinrichtung durch eine Zufallssteuerung Datenverarbeitung beispielsweise auf den Halbleiterchip 1 beziehungsweise auf den Halbleiterchip 2 durchführen läßt.
Da auf diese Weise nicht vorhersehbar ist, in welcher der integrierten Schaltungen bestimmte Vorgänge ablaufen, ist die Analyse der verarbeitenden Daten stark erschwert .

Claims

Patentansprüche
1. Vertikal integrierte Schaltungsanordnung mit zumindest einer ersten integrierten Schaltung (1, la) und einer zweiten integrierten Schaltung (2, 2a), die übereinanderliegend angeordnet sind, wobei in beiden integrierten Schaltungen eine identisches Funktionalität ausgebildet ist und wobei zumindest in einer der integrierten Schaltungen eine Steuereinrichtung vorgesehen ist, die ein Zusammenarbeiten der Schal- tungen mit identischer Funktionalität steuert.
2. Vertikal integrierte Schaltungsanordnung nach Anspruch 1, bei der zumindest ein Teil der identischen Funktionalität gleichzeitig betrieben wird und von der Steuereinrichtung ein statistisches Ergebnis ermittelt wird.
3. Vertikal integrierte Schaltungsanordnung nach einem der vorgehenden Ansprüche, bei der die integrierten Schaltungen zur Datenverarbeitung ausgebildet sind und sicherheitsrele- vante Daten nur in der integrierten Schaltung verarbeitet werden, auf der eine weitere integrierte Schaltung aufliegt.
EP99964450A 1998-12-30 1999-12-21 Vertikal integrierte schaltungsanordnung Withdrawn EP1060512A1 (de)

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DE19860817 1998-12-30
DE19860817 1998-12-30
PCT/DE1999/004055 WO2000041240A1 (de) 1998-12-30 1999-12-21 Vertikal integrierte schaltungsanordnung

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EP1060512A1 true EP1060512A1 (de) 2000-12-20

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EP99964450A Withdrawn EP1060512A1 (de) 1998-12-30 1999-12-21 Vertikal integrierte schaltungsanordnung

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10958451B2 (en) 2014-04-09 2021-03-23 Ictk Holdings Co., Ltd. Authentication apparatus and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5588356A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Semiconductor device
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
SG52794A1 (en) * 1990-04-26 1998-09-28 Hitachi Ltd Semiconductor device and method for manufacturing same
JP3354937B2 (ja) * 1993-04-23 2002-12-09 イルビン センサーズ コーポレーション それぞれが積層体表面に固定されたｉｃチップと相互作用するｉｃチップの積層体を含んだ電子モジュール
EP0732107A3 (de) * 1995-03-16 1997-05-07 Toshiba Kk Abschirmvorrichtung für ein Schaltungssubstrat
US5824571A (en) * 1995-12-20 1998-10-20 Intel Corporation Multi-layered contacting for securing integrated circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0041240A1 *

Also Published As

Publication number Publication date
JP2002534808A (ja) 2002-10-15
BR9908393A (pt) 2000-10-31
WO2000041240A1 (de) 2000-07-13
CN1292151A (zh) 2001-04-18
KR20010083778A (ko) 2001-09-01

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