EP0819263A1 - Procede de fabrication de matrice active tft pour ecran de systeme de projection - Google Patents

Procede de fabrication de matrice active tft pour ecran de systeme de projection

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EP0819263A1
EP0819263A1 EP96912073A EP96912073A EP0819263A1 EP 0819263 A1 EP0819263 A1 EP 0819263A1 EP 96912073 A EP96912073 A EP 96912073A EP 96912073 A EP96912073 A EP 96912073A EP 0819263 A1 EP0819263 A1 EP 0819263A1
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EP
European Patent Office
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level
etching
opaque
active matrix
semiconductor
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Withdrawn
Application number
EP96912073A
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German (de)
English (en)
Inventor
Nicolas Szydlo
François Templier
Jean-Michel Vignolle
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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Filing date
Publication date
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    • G02F1/136213—Storage capacitors associated with the pixel electrode

Definitions

  • the present invention relates to a method for manufacturing four levels of masking of an active matrix of a liquid crystal screen, the control transistors of which are of the gate-top type.
  • the liquid crystal screen obtained by this process is particularly well suited for use in projection display systems.
  • Direct vision or projection liquid crystal screens are generally composed of lines (selection lines) and columns (data lines) at the intersections of which are located the pixel electrodes connected through transistors to these lines.
  • the gates of these transistors form the selection lines and are controlled by the peripheral control circuits which scan the lines and make the transistors of each line pass by, by means of the data lines connected to the other peripheral control circuits. electrodes and modify the optical properties of the liquid crystal between these electrodes and the counter-electrode (or reference electrode), thus allowing the formation of images on the screen.
  • Liquid crystal displays used in projection systems are subject to very high constraints due to the power of the beam of white light required which can go up to 300mW / cm 2 .
  • the active matrix consists of transistors with thin layers grid above, so that these support these constraints, it is essential that the silicon which is photoconductive is protected from the beam by an opaque mask, and that there is a storage capacity which is in parallel with the capacity of the liquid crystal of the elementary pixel.
  • the present invention provides a simple and reliable method of manufacturing, comprising only 4 masking levels, of an active matrix in thin film transistor (TFT) of amorphous silicon aIf direct stage which respects the constraints mentioned above while remedying the drawbacks of existing solutions.
  • TFT thin film transistor
  • the present invention relates to a method of manufacturing active matrix screens consisting of pixels controlled by transistors whose sources and drains constitute a column or an electrode of pixels, and the grid a selection line, and which is characterized in that it comprises inter alia the following stages:
  • a transparent insulating plate of a first opaque level in order to mask the semiconductor level of the transistor which will be produced; this first level preferably being conductive for producing a single storage capacity and etched so as to produce a frame so as to be able to be polarized by external circuits; - deposition of a transparent insulating layer;
  • an opaque mask masking the semiconductor parts of the active matrix is etched on the counter electrode.
  • An improvement of this process consists in that during the first etching of the semiconductor and gate insulating bilayer, holes are provided through this bilayer so as to establish contacts between the transparent conductive layer and the opaque conductive level .
  • the present invention also relates to a flat screen produced by this method.
  • the present invention will be better understood and additional advantages will appear on reading the description which follows, illustrated by the following figures:
  • FIG. 1 a to 1 d show an example of an embodiment according to the invention
  • FIG. 2 shows a planar view of a pixel obtained by the method of the previous figure
  • FIG. 3 shows a planar view of a pixel obtained by a method according to the invention said with redundancy.
  • the first and second steps of the manufacturing process of grid-over TFT according to the invention consist in depositing then etching an opaque level 1 (first masking level), for example metallic such as titanium Ti or chromium Cr over a thickness of the order of 100 to 200 nm, by sputtering on the transparent substrate 2, which may be made of glass.
  • first masking level for example metallic such as titanium Ti or chromium Cr over a thickness of the order of 100 to 200 nm
  • the function of this opaque level is to mask the semiconductor part of the transistor from incident light from the projection system, but also, provided this opaque level is conductive, to serve as a framework for the storage capacity formed by the pixel electrode and this opaque conductive level.
  • the frame then obtained constitutes an opaque ground plane and can be polarized from peripheral tracks. In order to increase this storage capacity, it is possible, during an intermediate step, to deposit a transparent conductive layer on the entire substrate, before or after the opaque level 1.
  • a layer 3 of a transparent insulating material (silica Si02 or an equivalent dielectric) is deposited and covers the entire opaque conductive network produced during the previous step.
  • This layer constitutes the insulator of the storage capacity mentioned above. Only the ends of the tracks of the conductor level 1 are not covered in the case where it is desired to polarize this network.
  • This deposit can be done by chemical vapor deposition assisted by plasma (PECVD) or by chemical vapor deposition at atmospheric pressure (APCVD) over a thickness of the order of 0.5 to 1 / -m.
  • the fourth and fifth stages of the process according to the invention consist in depositing then etching on this insulating layer 3 a transparent conductive level, which can for example be TITO (Indium and Tin Oxide) deposited by sputtering over a thickness in the range of 1500 to 2500 ⁇ .
  • TITO Indium and Tin Oxide
  • the resistance per square should be as low as possible. Indeed, this level must be engraved to make the source columns 4, the pixel electrode drains 5 as well as the output tracks 6 for the external connections of the active matrix.
  • This step requires a second level of masking for photoengraving.
  • the sixth step is represented by FIG. 1 c and consists in depositing three levels.
  • the first level creates the ohmic source-drain contact by bombardment of Phosphorus ions (P +) coming from a plasma flash of PH3 for example.
  • the second level deposited is the semiconductor level 7, such as for example amorphous silicon a-Si over a thickness of the order of 500 ⁇ , and the third level is the insulator 8, such as for example silicon nitride SiN on a thickness of the order of 2000 to 3000 ⁇ .
  • These three layers can be deposited in the same PECVD step at a maximum temperature of the order of 200 to 250 ° C such that it does not degrade the surface of the ITO.
  • this tri-layer is engraved (third level of masking) in order to form the holes (vias) to access the output tracks and the columns in the case of the redundancy option, that is to say ie in the case of contact between ITO levels 4, 5 and 6 and the metal levels 9 to come.
  • This step is done by ion etching (RIE for "Reactive Ion Etching") to obtain a gentle slope of the vias.
  • the eighth step of the process is shown in FIG. 1 d and consists in depositing a conductive level 9 such as, for example, aluminum Al, molybdenum Mo or chromium Cr by sputtering over a thickness of the order of 2000 to 4000 ⁇ .
  • the conductive level 9 undergoes a photolithography step (fourth masking level) then etching, to form the lines of the matrix, the gates of the transistor.
  • This driver level may or may not remain in contact with TITO of the output tracks according to the type of addressing chosen. It may also be in contact on part of the ITO columns if the redundancy option has been chosen.
  • the ninth step consists in etching the tri-ohmic-semiconductor contact layer 7-insulator 8 layer using as mask the conductive level 9 covered or not with its resin by dry process (RIE) preferably.
  • RIE dry process
  • the tenth step consists in covering the whole with an insulating layer (not shown in the figure) such as for example SiN or SiO with a thickness of the order of 2000 to 5000 ⁇ .
  • an insulating layer such as for example SiN or SiO with a thickness of the order of 2000 to 5000 ⁇ .
  • This last non-photolithogravated layer is not compulsory but it ensures the absence of any short-circuits between the pixels or the lines and the counter-electrode. It can be photolithographed or not. In this case, and in this type of technology, access to the tracks of the TFT panel will be by etching the polyimide and the passivation SiN when the cell is assembled, filled with liquid crystal and sealed, the counter electrode serving as a mask. .
  • FIGS. 2 and 3 which represent planar views of a pixel obtained by means of embodiments of the method according to the invention, the references corresponding to the different levels of material in FIGS. 1 a to 1 d have been preserved.
  • FIG. 1 d corresponds to a section along AA'A "in FIGS. 2 and 3.
  • An opaque mask 12 of octagonal shape is engraved on the counter electrode so as not to mask the light coming from the side of the counter -electrode as the semiconductor parts of the control transistor. Its shape may as well be round or any other.
  • Column 3 has a tab 10 bypassing the tongue 11 of electrode 5 forming the drain of the transistor for more transistor efficiency. This tab does not appear in FIGS. 1 a to 1 d for clarity, just as the output tracks 6 of FIGS. 1 b to 1 d have not been shown in FIGS. 2a and 2b
  • the lines are produced by the stack of semiconductor level 7 - grid insulator 8 - grid 9.
  • Figure 3 is equivalent to Figure 2 except that it shows the redundancy option which consists in etching a hole 1 (vias) in the semiconductor levels 7-insulator of gate 8 during the seventh step of the process in order to connect ITO level 4 with metal level 9.
  • This contacting has the double advantage of reducing the resistivity of the columns (the resistivity of the ITO is greater than the resistivity of molybdenum or aluminum), and of ensuring the continuity of the column 4 if the ITO is cut between two vias.
  • the present invention applies to all liquid crystal screens whose active matrix consists of so-called gate-above transistors, but in particular to those used in projection display systems.

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Abstract

La présente invention concerne un procédé de fabrication à quatre niveaux de masquage d'une matrice active d'un écran à cristaux liquides dont les transistors de commande sont du type grille dessus. L'écran à cristaux liquides obtenu par ce procédé est particulièrement bien adapté pour des utilisations dans des systèmes de visualisation en projection. Il comporte entre autres les étapes suivantes: dépôt et gravure sur une plaque isolante transparente (2) d'un premier niveau opaque (1); dépôt d'une couche transparente isolante (3); dépôt et gravure d'un conducteur transparent (7); dépôt sélectif d'un contact ohmique, puis dépôt d'un matériau semi-conducteur intrinsèque et d'un isolant de grille (8), et première gravure de l'ensemble, dépôt et gravure d'un niveau conducteur opaque (9); et seconde gravure du niveau semi-conducteur (7) isolant de grille (8) en utilisant le masque du niveau conducteur opaque (9).

Description

PROCEDE DE FABRICATION DE MATRICE ACTIVE TFT POUR ECRAN DE SYSTEME DE PROJECTION
La présente invention concerne un procédé de fabrication à quatre niveaux de masquage d'une matrice active d'un écran à cristaux liquides dont les transistors de commande sont du type grille dessus. L'écran à cristaux liquides obtenu par ce procédé est particulièrement bien adapté pour des utilisations dans des systèmes de visualisation en projection. Les écrans à cristaux liquides à vision directe ou à projection sont en général composés de lignes (lignes de sélection) et colonnes (lignes de données) aux intersections desquelles sont situées les électrodes de pixel connectées au travers des transistors à ces lignes. Les grilles de ces transistors forment les lignes de sélection et sont commandées par les circuits de commande périphériques qui balayent les lignes et rendent passants les transistors de chaque ligne en permettant, par les lignes de données connectées aux autres circuits de commande périphériques, de polariser les électrodes et modifier les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode (ou électrode de référence) permettant ainsi la formation d'images sur l'écran.
Les écrans à cristaux liquides utilisés dans des systèmes de projection sont soumis à de très fortes contraintes du fait de la puissance du faisceau de la lumière blanche nécessaire qui peut aller jusqu'à 300mW/cm2. Dans le cas qui nous intéresse ici où la matrice active est constituée de transistors à couches minces grille-dessus, pour que ceux-ci supportent ces contraintes, il est indispensable que le silicium qui est photoconducteur soit protégé du faisceau par un masque opaque, et qu'il y ait une capacité de stockage qui soit en parallèle avec la capacité du cristal liquide du pixel élémentaire.
Cependant, dans de tels écrans à cristaux liquides utilisables dans des systèmes à projection, il demeure de sérieux inconvénients parmi lesquels la forte résistance des colonnes en ITO ou les risques de coupure des niveaux en ITO. La présente invention propose un procédé de fabrication simple et fiable, ne comportant que 4 niveaux de masquage, d'une matrice active à transistor en couches minces (TFT) en silicium amorphe aSi étage directe qui respecte les contraintes évoquées plus haut tout en remédiant aux inconvénients des solutions existantes.
En effet, la présente invention concerne un procédé de fabrication d'écrans à matrice active constitué de pixels commandés par des transistors dont les sources et drains constituent une colonne ou une électrode de pixels, et la grille une ligne de sélection, et qui est caractérisé en ce qu'il comporte entre autres les étapes suivantes :
- dépôt et gravure sur une plaque isolante transparente d'un premier niveau opaque afin de masquer le niveau semi-conducteur du transistor qui sera réalisé ; ce premier niveau étant de préférence conducteur pour réaliser une seule capacité de stockage et gravé de manière à réaliser une trame afin de pouvoir être polarisé par des circuits extérieurs ; - dépôt d'une couche transparente isolante ;
- dépôt et gravure d'un conducteur transparent afin de réaliser des électrodes de pixels, les sources et drains et les pistes de sortie extérieures ;
- dépôt sélectif sur les sources et drains d'espèces dopées permettant un contact ohmique, puis dépôt d'un matériau semiconducteur intrinsèque et d'un isolant de grille, et première gravure de l'ensemble de manière à ne pas recouvrir des pistes extérieures de la matrice active ;
- dépôt et gravure d'un niveau conducteur opaque réalisant les lignes de la matrice active ainsi que les grilles des transistors;
- et seconde gravure du niveau semiconducteur - isolant de grille en utilisant le masque du niveau conducteur opaque.
De préférence, un masque opaque masquant les parties semiconductrices de la matrice active est gravé sur la contre-électrode. Un perfectionnement de ce procédé consiste en ce que lors de la première gravure de la bicouche semi-conducteur et isolant de grille, des trous sont prévus au travers de cette bicouche de manière à établir des contacts entre la couche conductrice transparente et le niveau conducteur opaque. On peut, d'autre part, ajouter une étape supplémentaire consistant à passiver le tout par un dépôt d'une couche d'isolant à travers, par exemple, un masque métallique préservant ainsi les contacts nécessaires à la commande de la matrice active.
La présente invention concerne aussi un écran plat réalisé par ce procédé. La présente invention sera mieux comprise et des avantages supplémentaires apparaîtront à la lecture de la description qui va suivre illustrée par les figures suivantes :
- les figures 1 a à 1 d représentent un exemple d'un mode de réalisation selon l'invention ; - la figure 2 représente une vue planaire d'un pixel obtenue par le procédé de la figure précédente ; et
- la figure 3 représente une vue planaire d'un pixel obtenu par un procédé selon l'invention dit avec redondance.
Comme le montre la figure 1 a, les premières et secondes étapes du procédé de fabrication de TFT grille-dessus selon l'invention consistent à déposer puis graver un niveau opaque 1 (premier niveau de masquage), par exemple métallique comme du titane Ti ou du chrome Cr sur une épaisseur de l'ordre de 100 à 200nm, par pulvérisation cathodique sur le substrat transparent 2, qui peut être en verre. La fonction de ce niveau opaque est de masquer à la lumière incidente du système de projection la partie semi-conductrice du transistor, mais aussi, à condition que ce niveau opaque soit conducteur, de servir d'armature à la capacité de stockage formée par l'électrode de pixel et ce niveau conducteur opaque. La trame alors obtenue constitue un plan de masse opaque et peut être polarisée à partir de pistes périphériques. Afin d'augmenter cette capacité de stockage, on peut effectuer, au cours d'une étape intermédiaire, un dépôt d'une couche conductrice transparente sur l'ensemble du substrat, avant ou après le niveau opaque 1 .
Au cours d'une troisième étape de fabrication, une couche 3 d'un matériau isolant transparent (silice Si02 ou un diélectrique équivalent) est déposé et recouvre l'ensemble du réseau opaque conducteur réalisé au cours de l'étape précédente. Cette couche constitue l'isolant de la capacité de stockage évoquée plus haut. Seules les extrémités des pistes du niveau conducteur 1 ne sont pas recouvertes dans le cas où l'on désire polariser ce réseau. Ce dépôt peut se faire par dépôt chimique en phase vapeur assisté par plasma (PECVD) ou par dépôt chimique en phase vapeur à pression atmosphérique (APCVD) sur une épaisseur de l'ordre 0,5 à 1 /-m.
Les quatrièmes et cinquièmes étapes du procédé selon l'invention consistent à déposer puis graver sur cette couche isolante 3 un niveau conducteur transparent, qui peut être par exemple de TITO (Oxyde d'Indium et d'Etain) déposé par pulvérisation cathodique sur une épaisseur de l'ordre de 1500 à 2500 Λ. La résistance par carré devra être la plus faible possible. En effet, ce niveau doit être gravé pour réaliser les colonnes sources 4, les drains-électrodes de pixels 5 ainsi que les piste de sortie 6 pour les connexions extérieures de la matrice active. Cette étape nécessite un second niveau de masquage pour la photogravure.
La sixième étape est représentée par la figure 1 c et consiste à déposer trois niveaux. Le premier niveau crée le contact ohmique source-drain par bombardement d'ions Phosphore (P + ) issus d'un flash plasma de PH3 par exemple. Le second niveau déposé est le niveau semi-conducteur 7, comme par exemple du silicium amorphe a-Si sur une épaisseur de l'ordre de 500Â, et le troisième niveau est l'isolant 8, comme par exemple du nitrure de silicium SiN sur une épaisseur de l'ordre de 2000 à 3000Â. Ces trois couches peuvent être déposées dans une même étape de PECVD à une température maximale de l'ordre de 200 à 250°C telle qu'elle ne dégrade pas la surface de l'ITO.
Au cours d'une septième étape, cette tri-couche est gravée (troisième niveau de masquage) afin de former les trous (vias) pour accéder aux pistes de sorties et aux colonnes dans le cas de l'option redondance, c'est-à-dire dans le cas de contact entres les niveaux ITO 4, 5 et 6 et les niveaux métal 9 à venir. Cette étape se fait par gravure ionique (RIE pour "Reactive Ion Etching") pour obtenir une pente douce des vias.
La huitième étape du procédé est représentée sur la figure 1 d et consiste à déposer un niveau conducteur 9 comme par exemple de l'aluminium Al, du molybdène Mo ou du chrome Cr par pulvérisation cathodique sur une épaisseur de l'ordre de 2000 à 4000Â. Lors d'une neuvième étape du procédé, le niveau conducteur 9 subit une étape de photolithographie (quatrième niveau de masquage) puis de gravure, pour former les lignes de la matrice, les grilles du transistor. Ce niveau conducteur pourra rester ou non en contact avec TITO des pistes de sortie suivant le type d'adressage choisi. Il pourra également être en contact sur une partie des colonnes ITO si l'on a choisi l'option redondance. La neuvième étape consiste à graver la tri couche contact ohmique-semiconducteur 7-isolant 8 en utilisant comme masque le niveau conducteur 9 recouvert ou non de sa résine par voie sèche (RIE) de préférence.
Enfin, la dixième étape consiste à recouvrir l'ensemble d'une couche d'isolant (non représentée sur la figure) comme par exemple du SiN ou du SiO d'épaisseur de l'ordre de 2000 à 5000Â. Cette dernière couche non photolithogravée n'est pas obligatoire mais elle assure l'absence de courts-circuits éventuels entre les pixels ou les lignes et la contre-électrode. Elle peut être photolithogravée ou non. Dans ce cas, et dans ce type de technologie, l'accès aux pistes de la dalle TFT se fera par gravure du polyimide et du SiN de passivation lorsque la cellule sera assemblée, remplie de cristal liquide et scellée, la contre électrode servant de masque.
Sur les figures 2 et 3 qui représentent des vues planaires d'un pixel obtenu grâce à des modes de réalisation du procédé selon l'invention, les références correspondant aux différents niveaux de matériau des figures 1 a à 1 d ont été conservées. En effet, la figure 1 d correspond à une coupe selon AA'A" sur les figures 2 et 3. Un masque opaque 12 de forme octogonale est gravé sur la contre-électrode afin de ne masquer à la lumière venant du côté de la contre-électrode que les parties semi-conductrices du transistor de commande. Sa forme peut aussi bien être ronde ou tout autre. La colonne 3 comporte une patte 10 contournant la langue 1 1 de l'électrode 5 formant le drain du transistor pour plus d'efficacité du transistor. Cette patte n'apparaît pas sur les figures 1 a à 1 d pour plus de clarté, de même que les pistes de sortie 6 des figures 1 b à 1 d n'ont pas été représentées sur les figures 2a et 2b. Les lignes sont réalisées par l'empilement niveau semi-conducteur 7- isolant de grille 8-grille 9.
La figure 3 est équivalente à la figure 2 sauf que celle-ci fait apparaître l'option redondance qui consiste à graver un trou 1 (vias) dans les niveaux semi-conducteurs 7-isolant de grille 8 lors de la septième étape du procédé afin de mettre en contact le niveau ITO 4 avec le niveau métal 9. Cette mise en contact offre le double avantage de diminuer la résistivité des colonnes (la résistivité de l'ITO est supérieure à la résistivité du molybdène ou de l'aluminium), et d'assurer la continuité de la colonne 4 si l'ITO se trouve coupé entre deux vias.
La présente invention s'applique à tous les écrans à cristaux liquides dont la matrice active est constituée de transistors dits à grille- dessus, mais en particulier à ceux utilisés dans des systèmes de visualisation par projection.

Claims

REVENDICATIONS
1 . Procédé de fabrication d'écrans à matrice active constitué de pixels commandés par des transistors dont les sources et drains constituent une colonne ou une électrode de pixels, et la grille une ligne de sélection, caractérisé en ce qu'il comporte entre autres les étapes suivantes :
- dépôt et gravure sur une plaque isolante transparente (2) d'un premier niveau opaque (1 ) afin de masquer le niveau semi- conducteur (7) du transistor qui sera réalisé ;
- dépôt d'une couche transparente isolante (3) ;
- dépôt et gravure d'un conducteur transparent (7) afin de réaliser les électrodes de pixels (5), les sources et drains (4) et les pistes de sortie extérieures (6) ; - dépôt sélectif sur les sources et drains d'espèces dopées permettant un contact ohmique, puis dépôt d'un matériau semiconducteur intrinsèque et d'un isolant de grille (8), et première gravure de l'ensemble de manière à ne pas recouvrir des pistes extérieures (6) de la matrice active ainsi que les grilles des transistors, - dépôt et gravure d'un niveau conducteur opaque (9) réalisant les lignes de la matrice active ;
- et seconde gravure du niveau semi-conducteur (7)-isolant de grille (8) en utilisant le masque du niveau conducteur opaque (9).
2. Procédé selon la revendication 1 , caractérisé en ce qu'un masque opaque ( 1 2) masquant les parties semiconductrices de la matrice active est gravé sur la contre-électrode.
3. Procédé selon les revendications 1 ou 2, caractérisé en ce que le premier niveau opaque est conducteur afin de réaliser une capacité de stockage.
4. Procédé selon la revendication 3, caractérisé en ce que ce niveau conducteur opaque est gravé de manière à réaliser une trame afin de pouvoir être polarisé par des circuits extérieurs.
5. Procédé selon l'une quelconque des revendications 3 ou 4, caractérisé en ce qu'une couche conductrice transparente est déposée avant ou après le premier niveau opaque (1 ).
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que lors de la première gravure de la bicouche semi-conducteur (7) et isolant de grille (8), des trous (12) sont prévus au travers de cette bicouche de manière à établir des contacts (12) entre la couche conductrice transparente (4, 5, 6) et le niveau conducteur opaque (9).
7. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'une étape supplémentaire consiste à passiver le tout par un dépôt d'une couche d'isolant, ne laissant dépasser que les contacts nécessaires à la commande de la matrice active.
8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le premier niveau opaque est réalisé en titane, chrome, molybdène ou aluminium sur une épaisseur comprise entre 100 et 200nm.
9. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche transparente isolante est constituée par de l'oxyde de silicium ou du nitrure de silicium sur une épaisseur comprise entre 0,5 et 1 μm.
10. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le niveau conducteur transparent est réalisé en oxyde d'indium et d'étain sur une épaisseur comprise entre 1 500 et 2500Â.
1 1 . Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le semi-conducteur est du silicium amorphe sur une épaisseur de l'ordre de 500Â.
12. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'isolant de grille est constitué par du nitrure de silicium ou de l'oxyde de silicium sur une épaisseur de l'ordre de 2000 à 4000Â.
1 3. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le métal de grille est constitué par du molybdène, de l'aluminium, du titane ou du chrome sur une épaisseur de l'ordre de 2000 à 4000Â.
14. Ecran à cristaux liquides, caractérisé en ce qu'il est réalisé par un procédé selon les revendications précédentes.
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