EP0142644A1 - Schaltungsanordnung zur Messung von Zeiten - Google Patents

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EP0142644A1
EP0142644A1 EP84110186A EP84110186A EP0142644A1 EP 0142644 A1 EP0142644 A1 EP 0142644A1 EP 84110186 A EP84110186 A EP 84110186A EP 84110186 A EP84110186 A EP 84110186A EP 0142644 A1 EP0142644 A1 EP 0142644A1
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EP
European Patent Office
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flop
flip
output
circuit
input
Prior art date
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EP84110186A
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English (en)
French (fr)
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EP0142644B1 (de
Inventor
Klaus Welzhofer
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Siemens AG
Original Assignee
Siemens AG
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Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to AT84110186T priority Critical patent/ATE33723T1/de
Publication of EP0142644A1 publication Critical patent/EP0142644A1/de
Application granted granted Critical
Publication of EP0142644B1 publication Critical patent/EP0142644B1/de
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means

Definitions

  • the invention relates to a circuit arrangement for measuring times, in particular also very short times, and for indicating the measured time in digital form, which is supplied with a start pulse indicating the start of the time to be measured and a stop pulse indicating the end of the time to be measured and in which pulses generated by an oscillator are counted between the start pulse and the stop pulse.
  • Computer-controlled test systems require fully automatic testing of individual electronic components, e.g. SSI, MSI, LSI, VLSI modules etc. and assembled printed circuit boards, e.g. Flat modules, in addition to measuring devices for static measured value acquisition, e.g. for level evaluation, measurement of currents and voltages etc., increasingly also measuring devices for dynamic measurement value acquisition, e.g. for measuring the period of pulses, the pulse width, etc.
  • the test of ECL-LSI circuits should be mentioned, in which even static module errors can only be detected by high-resolution measurement value acquisition (in the picosecond range) of the pulse edge time or the delay time at the device under test can.
  • the object on which the invention is based is to provide a circuit arrangement for measuring times, in particular also very short times, with which dynamic measurement problems can also be solved, in particular single shot operation is possible and which works with a high measurement value resolution in the picosecond range.
  • This object is achieved in a circuit arrangement of the type specified in the introduction in that a first delay element is provided, to which the start pulse is supplied, that a second delay element is provided with a delay time which is greater than the delay time of the first delay element and to which the stop pulse is supplied in that the first delay element is connected to the set input of a bistable flip-flop and the second delay element is connected to its reset input, so that the oscillator is connected to the output of the bistable flip-flop, which switches on when the bistable flip-flop is set and which switches off when the bistable flip-flop is reset, that a first and a second charging circuit is provided, each alternately during the time to be measured for an entire or shortened period of an oscillator pulse when the stop pulse occurs in order to generate a charging
  • the first and the second delay element have different delay times, it is possible to adjust the circuit arrangement in such a way that the tolerances of the components of the circuit arrangement have no influence on the measurement result and that the charging characteristics of the charging circuits are only used in their linear range for the measured value acquisition.
  • the measurement of the very short times is thus carried out with the aid of the charging circuits, and the measurement of longer times is carried out with the aid of the counting of the oscillator pulses over the entire period.
  • a preliminary stage consisting of a release flip-flop and a takeover flip-flop connected to the release flip-flop via a blocking element is arranged between the first and second delay elements and the inputs for the start pulse and the stop pulse.
  • the release flip-flop which can be set by control signals, it can thus be determined which start or. Stop pulses are transmitted to the bistable flip-flop.
  • a third delay element is arranged between the input for the start pulse and the first takeover flip-flop and a fourth delay element of different delay time is arranged between the input for the stop pulse and the second takeover flip-flop.
  • the settling behavior of the oscillator is negligible if it consists of a NOR gate and one between the one input and the output of the NOR gate. arranged coaxial line piece exists and if the other input of the NOR gate is connected to the output of the bistable flip-flop.
  • the oscillator starts immediately when the bistable flip-flop is set and stops oscillating when the bistable flip-flop is reset.
  • a takeover flip-flop is arranged at the output of the oscillator.
  • a circuit arrangement with a tunnel diode can be arranged between the oscillator and the takeover flip-flop.
  • the charging circuits are connected to the amplifier circuit with the aid of an analog multiplexer which, in terms of potential, correctly connects the charging circuits to the inputs of the amplifier circuit.
  • an analog multiplexer which, in terms of potential, correctly connects the charging circuits to the inputs of the amplifier circuit.
  • the main current source and the clock-correct discharge of the charging circuits have a first and a second flip-flop arranged at the output of the takeover flip-flop. At the output, these emit the correct control signals for the analog multiplexer and for the control circuits for the charging and discharging circuits.
  • the circuit arrangement according to the invention is designated KZM in FIG. 1.
  • a test object PR for example a printed circuit board on which electronic components are arranged, is supplied with a test signal at input E, which leads to a test object output signal at its output A. If, for example, the time delay between the occurrence of the test signal at input E and the occurrence of the test object output signal at output A is to be measured, then input E of test object PR is connected to one input of a first comparator CP1 and the output A of the device under test is connected to the one input of a second comparator CP2.
  • the comparators CP1 The comparators CP1,
  • CP2 are supplied with reference voltages UR1 and UR2 in order to determine which voltage threshold the test signal and the device under test output signal must have in order to lead to a signal at the output of the comparators CP1 and CP2.
  • the so-called start pulse SE1 then occurs at the output of the comparator CP11, and the so-called stop pulse SE2 occurs at the output of the comparator CP2.
  • the start pulse and the stop pulse SE1 SE2 are supplied to the circuit arrangement KZM in which Osz i l - contained lator.
  • the oscillator is then started when the start pulse SEI has been applied to the circuit arrangement KZM. It then generates oscillator pulses of a specified period.
  • the oscillator is stopped when the stop pulse SE2 is applied to the circuit arrangement KZM.
  • the time to be measured can be determined from the number of oscillator pulses of the entire ferro period and from the measurement of the shortened period when the stop pulse occurs.
  • the circuit arrangement KZM emits counting pulses SU which correspond in number to the number of oscillator pulses over the entire period. These are counted with the help of a binary counter BZ.
  • the time of the shortened period of the oscillator pulse when the stop pulse SE2 occurs is converted with the aid of charging circuits into a voltage which is converted into a digital value by an analog-digital converter. This value is designated SA in FIG.
  • Control signals SS, SF are also supplied to the circuit arrangement, with the aid of which the desired start signal SE1 and the desired stop signal SE2 can be selected from a plurality of start and stop signals.
  • comparators CP1, CP2, the binary counter BZ and the adder ADD are not the subject of the invention and are therefore not further explained. These can consist of standard building blocks. In the following only the exact structure of the circuit arrangement KZM is explained.
  • the start signal SE1 is fed to an input E1 and fed via a delay element ZG1 to a blocking element NR1, which is implemented as a NOR element.
  • a release flip-flop FG1 is also connected to the blocking element NR1, by means of which it is determined whether the start signal SE1 comes to the output of the blocking element NR1 or not.
  • the blocking element NR1 is connected to the set input of a takeover flip-flop FS1, which stores the start pulse when the blocking element NR1 is open.
  • the stop pulse SE2 is supplied to an input E2, applied via a delay element ZG2 to a blocking element NR2, which is likewise connected to a release flip-flop FG2.
  • the output of the blocking element NR2 is connected to the set input of a takeover flip-flop FS2, which stores the stop pulse when the blocking element NR2 is open.
  • the delay time of the delay element ZG1 is less than the delay time of the delay element ZG2. This ensures that the stop pulse always later
  • the takeover flip-flop FS2 arrives at the takeover flip-flop FS1 as the start pulse. Otherwise an error could occur if the runtime of the stop pulse until it arrives at input E2 is shorter than the runtime of the start pulse until it arrives at input E1.
  • the output of the takeover flip-flop FS1 is connected via a further delay element ZG3 to the set input of a bistable flip-flop FF, which is set in the takeover flip-flop FS1 after a time determined by the delay time of the delay element ZG3 after the takeover of the start pulse.
  • the output of the takeover flip-flop FS2 is connected via delay elements ZG4, ZG5 to the reset input R of the bistable flip-flop FF, so that the bistable flip-flop FF after a time determined by the delay time of the delay elements ZG4 and ZG5 after the stop pulse has been taken over into the takeover flip-flop FS2
  • the delay time of the delay elements ZG4 and ZG5 together is greater than the delay time of the delay element ZG3.
  • the different delay times of the delay elements in the input branch of the bistable flip-flop FF for the start pulse and the stop pulse enable the bistable flip-flop FF to be set even if the start pulse SE1 and stop pulse SE2 occur at the same time.
  • the circuit arrangement must be adjusted so that the measured value for the time is zero. This means that the pulse generated by the bistable flip-flop FF in this case can be used for the adjustment of the further circuit arrangement.
  • bistable flip-flop FF can be reset from the outside.
  • the output of the bistable flip-flop FF is connected to an oscillator OSZ, which is switched on when the bistable flip-flop FF is set and generates oscillator pulses of constant period.
  • the oscillator OSZ is switched off again when the bistable flip-flop FF is reset after the occurrence of a stop pulse SE2.
  • the number of oscillator pulses emitted by the oscillator OSZ over the entire period and the width of the shortened oscillator pulse when the stop pulse SE2 occurs give a measure of the time which elapses between the occurrence of the start pulse SE1 and the occurrence of the stop pulse SE2.
  • the further circuit is thus constructed in such a way that it outputs counting pulses at the output corresponding to the number of oscillator pulses of the entire period and that it continues to output a signal corresponding to the width of the shortened oscillator pulse when the stop pulse occurs.
  • the oscillator pulses are fed to a further takeover flip-flop FL via a circuit PS.
  • the takeover flip-flop FL is switched in such a way that it outputs pulses corresponding to the oscillator pulses at the output.
  • One output of the flip-flop FL is connected to the reset input C via a delay element ZG6, while the D input is connected to a fixed potential, e.g. Ground is connected.
  • the circuit PS is constructed in such a way that even with a very short time interval between the start pulse and the stop pulse, and thus with an oscillator pulse of very small width, the circuit PS generates a pulse which is sufficient for setting the takeover flip-flop FL.
  • the counting pulses SU which correspond in number to the oscillator pulses of the entire period, are derived from the takeover flip-flop FL and passed through a NOR gate NR4.
  • the other input of the NOR gate NR4 is connected to a bistable flip-flop FR, which releases the NOR gate NR4 when the oscillator pulses occur throughout the 'period, but otherwise blocks.
  • the set input of the bistable flip-flop FR is connected to the output of the delay element ZG3 and is thus set depending on the occurrence of the start pulse SE1.
  • the reset input of the bistable flip-flop FR is connected to the output via a delay element ZG7.
  • the bistable multivibrator FR With the occurrence of the start pulse at the output of the delay element ZG3, the bistable multivibrator FR is set and the NOR element NR4 is blocked for pulses at the output of the takeover flip-flop FL. Only after the bistable flip-flop FR has been reset via the delay element ZG7 can the pulses at the output of the takeover flip-flop FL pass through the NOR element NR4.
  • the bistable flip-flop FR ensures that the first pulse at the output of the takeover flip-flop FL is not used as a counting pulse SU.
  • the number of counting pulses SU per measurement process is thus always one pulse smaller than the number of pulses that are output by the takeover flip-flop FL. This is necessary since the number of pulses emitted by the takeover flip-flop FL consists of the oscillator pulses of the entire period and an oscillator pulse of reduced duration.
  • the bistable flip-flop FR can also be used to reset a binary counter connected to the output of the NOR gate NR4. Then the inverting output of the bistable flip-flop FR4 must be routed to a further NOR gate NR5, which is also connected to the output of the takeover flip-flop FL. At the exit of the NOR gate NR5 then appears a reset signal SR4 for a binary counter so that it can be reset to the initial state before each counting process.
  • the output of the takeover flip-flop FL is connected to a first switching flip-flop FU1 and a second switching flip-flop FU2.
  • the first switchover flip-flop FU1 reduces the output pulses of the takeover flip-flop FL 2: 1 and outputs the signals ZS9 and ZS13 at the output.
  • these signals ZS9 and ZS13 are fed via an AND gate UG to a switching device SC, which alternately connect a first charging circuit LD1 and a second charging circuit LD2 to a constant current source KQ.
  • the charging circuit LD1 and LD2 are discharged by discharging circuits ET1 and ET2.
  • the signal ZS9 or ZS13 is again used, which is supplied to the discharge circuits ET1 or ET2 via pulse shaping circuits EF4 or... EF5.
  • the respective discharge of the charging circuit LD1 and LD2 always takes place in push-pull to the charging via the constant current source KQ.
  • the constant current source KQ may only be applied to the charging circuits LD1 and LD2 when the start pulse SE1 has occurred and must then be switched off again when the stop pulse SE2 has occurred. This is done with the aid of signals ZS14 and ZS10 emitted by switchover flip-flop FU2, which are fed to the constant current source KQ.
  • the charging circuits LD1 and LD2 generate voltages that the width of the oscillator pulses from the oscillator OSZ is proportional.
  • the charging voltages of the charging circuits LD1 and LD2 must potentially be correctly fed to an amplifier circuit VST, which is used, for example, as an operational circuit. tion amplifier is realized.
  • the outputs of the charging circuits LD1 and LD2 can be connected to the inputs of the amplifier circuit VST by blocking elements VT1 to VT4 controlled by a multiplexer MX1.
  • the multiplexer MX1 turns on the blocking element VT1 and the blocking element VT4, so that the charging circuit LD1 with one input of the amplifier circuit VST and the charging circuit LD2 with the other input the amplifier circuit is connected.
  • the charging circuit LD which is charged
  • the multiplexer MX1 develops the control signals for the blocking elements VT1 to VT4 from the signals ZS9 and ZS13, which are emitted by the flip-flop FU1.
  • a start signal ZS6 is supplied to the analog-digital converter, by means of which the analog-digital converter ADD is switched on.
  • This start signal ZS6 is derived from the pulses emitted by the takeover flip-flop FL with the aid of timing circuits EF2 and EF3.
  • These timers IF2 and IF3 are constructed in such a way that the start signal ZS6 is only emitted when a festge time after the last pulse from the takeover flip-flop FL has elapsed.
  • the stop pulse SE2 has already occurred. Only in this case, the charging voltage of one of the charging circuits LD1 and LD2 must be converted into the digital value SA by the analog-digital converter AD. The other charging voltages of the charging circuits LD1 and LD2 are of no interest for the measured value and are therefore not converted into a digital value SA by the analog-digital converter AD.
  • the analog-digital converter AD in turn emits an end signal ZS7 when the conversion from the analog value to the digital value SA has ended. This end signal ZS7 is fed to a discharge flip-flop FE via a timing circuit EF1. This outputs a signal ZS8 at the output, which is applied to the discharge circuits ET1 and ET2.
  • the discharge flip-flop FE is also connected to the output of the take-over flip-flop FS1, via which it is reset when the start pulse SE1 occurs.
  • the discharge circuits ET1 and ET2 are switched on by the signal ZS8.
  • the reset input of the takeover flip-flop FS1 is connected to the output of the delay element ZG6, while the reset input of the takeover flip-flop FS2 is connected to the output of the delay element ZG5.
  • the takeover flip-flop FS1 is thus reset when the first oscillator pulse has set the takeover flip-flop FL, while the takeover flip-flop FS2 is reset when the stop pulse SE2 has reached the output of the delay element ZG5.
  • the flip-flop FU2 is reset by a signal derived from the stop pulse SE2.
  • the output of the delay element ZG5 is connected to the reset input of the switchover flip-flop FU2.
  • the flip-flop FU2 When the flip-flop FU2 is reset, the constant current source KQ from the charging circuits LD1 and LD2 switched off. The flip-flop is used to generate the required signals. FU2 connected to a NOR element NR3, at the output of which the signals ZS14 and ZF10 for the constant current source KQ are emitted.
  • Line 1 shows the start pulse SE1 and line 2 the stop pulse SE2.
  • the leading edges of the two impulses are evaluated.
  • the leading edge of the start pulse SE1 causes the bistable flip-flop FF to be set.
  • the trailing edge shown in line 3 thus appears at the inverting output Q of the bistable flip-flop FF.
  • the delay between the leading edge of the start pulse SE1 and the trailing edge of the inverting output Q of the bistable flip-flop FF is caused by the delay elements ZG1, ZG3 and the running time of the components arranged in the transmission path.
  • the oscillator OSZ is started with the trailing edge at the inverting output Q of the bistable flip-flop FF and generates the oscillator pulses of constant frequency. These oscillator pulses cause the takeover flip-flop FL, whose output Q is shown in line 4 of the time diagram, to be set continuously.
  • the oscillator pulses lead to a permanent switching of the takeover flip-flop FL, so that a pulse train of constant period appears at its output Q.
  • This pulse train is converted with the help of the flip-flop FU1 (shown in line 5) 2: 1 and alternately fed to the charging circuits LD1 and LD2.
  • the flip-flop FU1 shown in line 5) 2: 1 and alternately fed to the charging circuits LD1 and LD2.
  • the discharge circuits ET1 and ET2 are supplied with signals, which are shown in lines 7 and 8 of the time diagram. Whenever these signals have a low potential, the associated discharge circuit is discharged.
  • Line 15 shows the counting pulses SU which correspond in number to the number of oscillator pulses over the entire period.
  • the charging circuits LD1 and LD2 have been charged 5 times up to the maximum value and, accordingly, 5 counting pulses are shown in line 15.
  • the alternate charging of the charging circuits LD1 and LD2 is ended when the stop pulse SE2 has appeared. Then the bistable flip-flop FF (line 3) would be reset and the leading edge appears at inverting output Q. As a result, the oscillator OSZ is stopped. Accordingly, the oscillator emits a shortened pulse at the output. In the exemplary embodiment in FIG. 4, this only leads to partial charging of the charging circuit LD2.
  • the charge voltage of the charge circuit LD2 is converted into the digital value SA by the analog-digital converter AD after the start pulse ZS6 (line 14) has occurred. The measuring process is thus ended and the measured time can be determined from the number of counting pulses SU (line 15) and the digital value SA corresponding to the charging voltage of the charging circuit LD2.
  • FIGS. 5 to 8 show a more detailed realization of the circuit arrangement according to FIGS. 2 and 3.
  • the start signal SE1 is fed to the takeover flip-flop FS1 via the delay element ZG1, which is arranged between the amplifier, and the blocking element NR1.
  • the stop signal SE2 is fed to the takeover flip-flop FS2 via the delay element ZG2, which is also arranged between amplifiers, and the blocking element NR2.
  • the blocking element NR1 is released by the release flip-flop FG1, the set and reset input of which is influenced by control signals supplied via a multiplexer MX2.
  • the release flip-flop FG2 is provided here, to which the control signals required for setting and resetting are supplied via a multiplexer MX3. These control signals are shown in FIG. 5 and will be briefly explained below.
  • the control signal SR resets the enable flip-flops FG1 and FG2 to the initial state.
  • the release flip-flop FG1 or FG2 can be set and thus the takeover flip-flops FS1 or FS2 can be released to take over the start pulse or stop pulse.
  • the control signals SF3 or SF4 make it possible to make the setting of the enable flip-flop FG1 or FG2 dependent on the state of the takeover flip-flop FS2 or FS1.
  • the release flip-flop FG1 or FG2 can be reset by the control signal SS1 or SS2 and thus the associated blocking elements NR1 or NR2 be blocked.
  • the release flip-flop FG1 or FG2 can be influenced by the assigned takeover flip-flop FS1 or FS2. In this case, the release flip-flops FG1 and FG2 are reset when the assigned takeover flip-flop FS1 or FS2 has been set.
  • the reset of the release flip-flop FG1 or FG2 can be dependent on the state of the takeover flip-flop FS2 or FS1, ie the release flip-flop FG1 is reset when the takeover flip-flop FS2 has been set for the stop pulse. The same applies to the release flip-flop FG2 and the takeover flip-flop FS1.
  • the delay element ZG3 and the delay element ZG4 in FIG. 5 consist of several timing elements, between which amplifiers are arranged. This ensures that the edges of the pulses have the required steepness despite the delay.
  • the delay time of the delay element ZG4 can also be set by the capacitor CV1 of variable capacitance. It is thus possible to change the delay time of the delay element ZG4 in relation to the delay time of the delay element ZG3.
  • the oscillator OSZ is connected to the output, namely to the inverting output of the bistable flip-flop FF.
  • This consists of a NOR element or blocking element NR6 and a coaxial line piece KX.
  • the output of the NOR gate NR6 is fed back to the input via the coaxial line section KX, the other input of the NOR gate NR6 being connected to the output of the bistable flip-flop FF. If the signal ZS1 appears at the output of the bistable flip-flop, ie if this signal ZS1 becomes logic 0, a logic 1 appears at the output of the NOR gate NR6, which is delayed via the coaxial line section KX in turn is returned to the input of the NOR gate NR6.
  • the oscillator OSZ begins to oscillate without a settling time and continues to oscillate until the signal ZS1 from the bistable Toggle linkFF. becomes logical 1 again.
  • the NOR gate NR6 is thereby blocked, so that the output of the NOR gate NR6 remains logic 0 in the following.
  • the oscillator OSZ thus emits oscillator pulses of constant frequency or period in the time between the start and the stop pulse.
  • the last oscillator pulse emitted when the oscillator OSZ is switched off can be shortened.
  • the period of the oscillator pulses can be adjusted with the aid of a capacitor CV2 with variable capacitance.
  • the oscillator OSZ With a very short time interval between the start and the stop pulse, the oscillator OSZ emits a corresponding, short oscillator pulse. It is then possible for the takeover flip-flop FL to reach a metastable state due to the shortened oscillator pulse, ie it is not certain which position the takeover flip-flop FL assumes.
  • a circuit PS is arranged between the output of the oscillator OSZ and the input of the takeover flip-flop FL, which generates a sufficient pulse for setting the takeover flip-flop FL from a very narrow oscillator pulse.
  • the circuit PS contains a tunnel diode TD, which is connected to an emitter follower.
  • the tunnel diode TD is also connected to a comparator OP1. Even a short oscillator pulse is sufficient to control the tunnel diode TD in a permeable manner and thus to change the potential at the input of the comparator OP1- so that it emits a sufficiently long pulse at the output.
  • the takeover flip-flop FL emits pulses at the output which correspond in frequency and in number to those of the oscillator pulses. These pulses can thus be used to control the charging circuits LD1 and LD2 (FIG. 7).
  • the output of the takeover flip-flop FL is first connected to the first switchover flip-flop FU1.
  • One output of the switching flip-flop FU1 namely the inverting one, leads to an AND gate UG, from which two control signals ZS11 and ZS12 are fed to the differential transistors T6 and T7 of a switch SC implemented as a differential amplifier.
  • a further differential amplifier DV1 is arranged in the output circuit of the switch SC, in whose output circuit the charging circuits LD1 and LD2 are arranged. With the aid of the control signals ZS11 and ZS12, the charging circuits LD1 and LD2 are thus alternately connected to a constant current source KQ via the switch SC and the differential amplifier DV1.
  • the constant current source KQ must be connected to the differential amplifier DV1 and then to one of the charging circuits LD1 and LD2. This takes place via a differential amplifier DV2, in the emitter circuit of which the constant current source KQ is arranged, and in whose output circuit the differential amplifier DV1 is located.
  • This differential amplifier DV2 is controlled by a further differential amplifier DV5, the transistors T5 and T8 of which control signals ZS10 and ZS14 are supplied.
  • These control signals ZS10 and ZS14 are derived from the second switchover flip-flop FU2, which is connected to the output of the takeover flip-flop FL via the delay element ZG6.
  • the second changeover flip-flop FU2 is thus set later than the first changeover flip-flop FU1 and generates the control signals ZS10 and ZS14 with the aid of the logic element NR3. If the second flip-flop FU2 was set is, then the control signal ZS10 is generated and thus the differential transistor T8 is turned on. The result of this is that the differential amplifier DV2 connects the constant current source KQ to the differential amplifier DV1.
  • the control signals ZS11 and ZS12 from the first flip-flop FU1 are then used to determine which of the two charging circuits LD1 and LD2 is to flow the constant current from the constant current source KQ.
  • the duration of the current flow and thus the degree of charging of the charging circuits LD1 and LD2 is determined by the period of the control signals emitted by the switchover flip-flop FU1.
  • the corresponding time relationships result from the time diagram of FIG. 4, namely from line 10 and line 11.
  • Line 10 shows the control signal ZS12
  • line 11 shows the control signal ZS11.
  • Line 9 of the time diagram shows the course of the control signal ZS14 from the second flip-flop FU2. It can be seen that the delay time of the delay element ZG6, which can be changed with the aid of the capacitor CV3, is set such that the control signals ZS14, ZS12 and ZS11 change at approximately the same time.
  • the charging of one of the charging circuits LD1 or LD2 must in any case be ended when the stop pulse has appeared and is fed to the bistable flip-flop FF.
  • the second switchover flip-flop FU2 is reset by the control signal ZS4, which is supplied to the bistable flip-flop FF, and thus the constant current source KQ is switched off by the differential amplifier DV2 from the charging circuits.
  • the result is that with the appearance of the stop pulse, this charging circuit, in FIG. 4 the charging circuit LD2, is only partially charged.
  • the one there The charging voltage given in the charging circuit, designated UD in FIG. 4 is then a measure of the duration of the last shortened oscillator pulse. This charging voltage UD is then further evaluated.
  • the charging circuits LD1 and LD2 are alternately connected to the constant current source KQ in the rhythm of the control signals ZS11 and ZS12 from the first flip-flop FU1, they must be discharged in push-pull. That is, if the charging circuit LD1 is connected to the constant current source KQ, the charging circuit LD2 must be discharged at the same time. This is done with the aid of the discharge circuits ET1 and ET2, which each consist of a differential amplifier and a transistor TE arranged in parallel with the capacitors of the charging circuits LD1 and LD2.
  • these transistors TE are each conductively controlled in push-pull to charge one of the charging circuits and thus the capacitors of the charging circuits lying in parallel are discharged very quickly.
  • the discharge circuit ET1 and ET2 are also controlled from the first flip-flop FU1.
  • the outputs of the switching flip-flop FU1 are connected to a monostable multivibrator EF4 and a second monostable multivibrator EF5.
  • the control signal ZS15 appears, which is supplied to the discharge circuit ET1.
  • the control signal ZS16 which is fed to the discharge circuit ET2, appears at the output of the monostable multivibrator EF5.
  • the control signals ZS15 and ZS16 are shown in line 7 and line 8 of the time diagram in FIG. It can be seen from FIG. 4 that one charging circuit is always charged and at the same time the other charging circuit is discharged with the aid of the associated discharge circuit ET.
  • the charging circuits LD1 and LD2 each consist of capacitors CL1, CL2, which are located in the collector branches of the transistors of the differential amplifier DV1.
  • the charging circuit LD2 can consist of the parallel connection of two capacitors, one of which has a fixed value and the other has a variable value. The capacitance CL2 can then be adjusted with the aid of the variable capacitance capacitor.
  • the charging voltages ZS18 and ZS17 are connected to the inputs of the amplifier circuit VST, which is implemented as an operational amplifier, in such a way that the charging voltage of the charged charging circuit LD is applied to the one input of the amplifier circuit VST and the charging voltage of the discharged Charging circuit to the other input of the amplifier circuit VST.
  • the charging voltage ZS18 is fed to a first operational amplifier VT1 and a third operational amplifier VT3 and the charging voltage ZS17 to a second operational amplifier VT2 and a fourth operational amplifier VT4.
  • a diode circuit consisting of two diodes connected in opposite directions is arranged in the output branch of each operational amplifier VT and the end of the output branch is fed back to the inverting input of the associated operational amplifier VT.
  • the output of the operational amplifier VT1 and that of the operational amplifier VT2 are still connected to one another and lead to an input of the amplifier circuit VST. Accordingly, the outputs of the operational amplifiers VT3 and VT4 are connected to one another and lead to the other input of the amplifier circuit VST. It is thus possible to charge ZS17 to both the one and the to apply another input of the amplifier circuit VST and the same applies correspondingly to the charging voltage ZS18.
  • Two of the operational amplifiers VT are connected to the inputs of the amplifier circuit VST with the aid of the multiplexer MUX1, which consists of two differential amplifiers DV3 and DV4.
  • One output of the differential amplifier DV3 is connected to the connection point VP1 of the diodes in the output branch of the operational amplifier VT1, the other output of the differential amplifier DV3 to the connection point VP2 of the diodes in the output branch of the operational amplifier VT2.
  • One output of the differential amplifier DV4 is connected to the connection point VT3 of the diodes in the output branch of the operational amplifier VP3 and the other output of the differential amplifier DV4 to the connection point VP4 in the output branch of the operational amplifier VT4.
  • connection points VP1 to VP4 are each connected to a constant current source KS1 to KS4.
  • KS1 to KS4 With the help of the differential amplifiers DV3 and DV4 it can be achieved that the current of the constant current source KS either flows through the diodes in the output branch of the associated operational amplifier and thus these diodes become transparent or through the transistor of the differential amplifier. In the latter case, the diodes in the output branch of the operational amplifier are blocked, since a blocking potential is applied to the diodes via a diode connected to the emitter of the transistor.
  • the differential amplifiers DV3 and DV4 of the multiplexer MX1 are controlled by control signals ZS9 and ZS13. These control signals are derived from the first flip-flop FU1.
  • the first flip-flop FU1 determines which of the charging circuits LD1 or LD2 are currently being charged and which are not. This also determines which charging voltage ZS17 or ZS18 is applied to one Input of the amplifier circuit and which charging voltage ZS18, ZS17 is to be connected to the other input of the amplifier circuit VST. This ensures that the difference between the charging voltages ZS17, ZS18 is always present at the output of the amplifier circuit VST.
  • the start signal ZS6 is fed to the analog-digital converter AD.
  • This start signal ZS6 is derived from the output of the frame flip-flop FL.
  • the monostable multivibrator EF2 with a relatively large time constant ensures that a change occurs at the output of the takeover flip-flop FL. affects its output only when the oscillator OSZ has been switched off again.
  • the signal ZS6, that is to say the start signal for the analog-digital converter is developed from the pulse at the output of the monostable multivibrator EF2 with the aid of the multivibrator EF3.
  • the start signal ZS6 is shown in FIG. 4 in line 14. It can be seen that it occurs after the occurrence of the stop pulse and after the charging of the charging circuit LD2 has ended.
  • the completion of the conversion of the charging voltage into a digital value SA by the analog-digital converter AD indicates this by an end signal ZS7, which is used to reset the discharge flip-flop ß FE.
  • the discharge circuits ET1 and ET2 are then switched off via the signal ZS8.
  • the signal ZS8 is shown in line 6 of FIG. 4.
  • the end signal ZS7 is fed to a pulse shaper stage EF1 and can be routed from there as a signal ME to the output.
  • This signal ME indicates that a measuring process has ended.
  • SQ1 and SQ2 are voltage converters
  • Constant current source KS CR 470

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Abstract

Mit der Schaltungsanordnung können sowohl sehr kurze Zeiten im Pikosekundenbereich als auch längere Zeiten gemessen werden. Ein den Beginn der zu messenden Zeit kennzeichnender Startimpuls (SE1) setzt nach Verzögerung durch ein Verzögerungsglied (ZG3) ein bistabiles Kippglied (FF), ein das Ende der zu messenden Zeit kennzeichnender Stopimpuls (SE2) setzt verzögert durch ein zweites Verzögerungsglied (ZG4) das bistabile Kippglied zurück. Durch das bistabile Kippglied (FF) wird ein Oszillator (OSZ) eingeschaltet und ausgeschaltet. Der Oszillator schwingt während der Einschaltzeit mit konstanter Periodendauer, allerdings hat der zum Zeitpunkt des Abschaltens abgegebene Oszillatorimpuls eine verkürzte Breite. Die Oszillatorimpulse ganzer Periodendauer werden gezählt, der Oszillatorimpuls verkürzter Breite wird dagegen einer Ladeschaltung zugeführt, die während der Zeit des verkürzten Impulses mit einem konstanten Strom aufgeladen wird. Die Ladespannung entspricht damit der Impulsdauer des verkürzten Oszillatorimpulses. Diese Ladespannung wird digitalisiert. Aus dem digitalisierten Wert der Ladespannung und der Anzahl der Oszillatorimpulse ganzer Periodendauer kann die zu messende Zeit festgestellt werden.

Description

  • Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Messung von Zeiten, insbesondere auch sehr kurzer Zeiten, und zur Angabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird und bei der zwischen Startimpuls und Stopimpuls von einem Oszillator erzeugte Impulse gezählt werden.
  • Rechnergesteuerte Prüfsysteme benötigen zur vollautomatischen Prüfung von elektronischen Einzelkomponenten, z.B. SSI-,MSI-,LSI-,VLSI-Bausteinen usw. und bestückten Leiterplatten, z.B. Flachbaugruppen, neben Meßgeräten zur statischen Meßwerterfassung, z.B. für Pegelbewertung, Messung von Strömen und Spannungen usw., in zunehmendem Maße auch Meßgeräte zur dynamischen Meßwerterfassung, z.B. zur Messung der Periodendauer von Impulsen, der Impulsbreite usw.. Als Beispiel hierfür sei die Prüfung von ECL-LSI-Schaltkreisen angeführt, bei denen selbst statische Bausteinfehler nur noch durch hochauflösende Meßwerterfassung (im Picosekundenbereich) der Impulsflankenzeit bzw. der Verzögerungszeit am Prüflingsausgang erkannt werden können. Ferner ist es notwendig, diese Messungen im sog. Einzelschußbetrieb durchzuführen, bei dem nur ein einzelner Impuls ausgemessen wird. Die zunehmend komplexer werdenden logischen Inhalte derzeitiger oder zukünftiger VLSI-Schaltkreise lassen nämlich einen repetitorischen Betrieb mit ausreichend hohen Frequenzen nicht mehr.zu, d.h. ein einzelner, an einem Prüflingsausgang stimulierter Impulsflankenwechsel muß in seiner dynamischen Meßgröße sofort erfaßt und bewertet werden können.
  • Zeitmessungen wurden bisher nur an streng repetitorischen Prüfvorgängen z.B. durch Einsatz von programmierbaren Sampling-Oszillographen durchgeführt. Die Meßwerterfassung nach diesem Verfahren erforderte mindestens 2000 Zyklen bei einer Zykluszeit von = 19us. Messungen im Einzelschußbetrieb konnten mit schnellen Zählern durchgeführt werden. Dieses Verfahren führte aber erst ab Zeiten größer us zu Meßfehlern kleiner 1%. Aus diesen Gründen wurde bisher auf dynamische Messungen weitgehenst verzichtet.
  • Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Messung von Zeiten, insbesondere auch von sehr kurzen Zeiten, anzugeben, mit der auch dynamische Meßprobleme zu lösen sind, insbesondere ein Einzelschußbetrieb möglich ist und die mit einer hohen Meßwertauflösung im Picosekundenbereich arbeitet. Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art dadurch gelöst, daß ein erstes Verzögerungsglied vorgesehen ist, dem der Startimpuls zugeführt wird, daß ein zweites Verzögerungsglied mit einer gegenüber der Verzögerungszeit des ersten Verzögerungsgliedes größeren Verzögerungszeit vorgesehen ist, dem der Stopimpuls zugeführt wird, daß das erste Verzögerungsglied mit dem Setzeingang eines bistabilen Kippgliedes und das zweite Verzögerungsglied mit dessen Rücksetzeingang verbunden ist, daß am Ausgang des bistabilen Kippgliedes der Oszillator angeschlossen ist, der einschaltet, wenn das bistabile Kippglied gesetzt wird und der ausschaltet, wenn das bistabile Kippglied zurückgesetzt wird, daß eine erste und eine zweite Ladeschaltung vorgesehen ist, die jeweils während der zu messenden Zeit abwechselnd jeweils für eine ganze oder beim Auftreten des Stoppimpulses verkürzte Periodendauer eines Oszillatorimpulses zur Erzeugung einer dazu proportionalen Ladespannung mit einer Konstantstromquelle verbindbar sind und die abwechselnd im Gegentakt zur Verbindung mit der Konstantstromquelle durch jeweils eine Entladeschaltung entladbar sind, daß die Ausgänge der Ladeschaltungen über einen ersten Multiplexer potentialmäßig richtig mit einer Verstärkerschaltung verbunden sind, daß der Ausgang der Verstärkerschaltung mit einem Analog-Digital-Wandler verbunden ist, der dann eingeschaltet wird, wenn der Stoppimpuls aufgetreten ist, so daß nur die der Dauer des verkürzten Oszillatorimpulses proportionale Ladespannung in einen digitalen Wert umgewandelt wird, und daß eine Zähleinrichtung vorgesehen ist, die die vom Oszillator abgegebenen Impulse ganzer Periodendauer zählt.
  • Da das erste und das zweite Verzögerungsglied verschiedene Verzögerungszeit haben, ist es möglich, die Schaltungsanordnung so zu justieren, daß die Toleranzen der Bausteine der Schaltungsanordnung keinen Einfluß auf das Meßergebnis haben und daß die Ladekennlinien der Ladeschaltungen erst in deren linearen Bereich zur Meßwerterfassung herangezogen werden.
  • Die Messung der sehr kurzen Zeiten erfolgt somit mit Hilfe der Ladeschaltungen, die Messung längerer Zeiten erfolgt mit Hilfe der Zählung der Oszillatorimpulse ganzer Periodendauer.
  • Um die Meßzeit festlegen zu können, um insbesondere den Einzelschußbetrieb zu ermöglichen, ist zwischen das erste und zweite Verzögerungsglied und die Eingänge für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop und einem über ein Sperrglied mit dem Freigabeflipflop verbundenen übernahmeflipflop angeordnet. Mit Hilfe des Freigabeflipflops, das durch Steuersignale einstellbar ist, kann somit festgelegt werden, welche Start-bzw. Stopimpulse zum bistabilen Kippglied übertragen werden.
  • Vorteilhaft ist es, wenn zwischen dem Eingang für den Startimpuls und dem ersten übernahmeflipflop ein drittes Verzögerungsglied und zwischen dem Eingang für den Stopimpuls und dem zweiten übernahmeflipflop ein viertes Verzögerungsglied verschiedener Verzögerungszeit angeordnet ist. Durch eine entsprechende Wahl der Verzögerungszeiten ist es möglich, zu verhindern, daß dem bistabilen Kippglied zuerst ein Stopimpuls und dann erst ein Startimpuls zugeführt wird.
  • Das Einschwingverhalten des Oszillators ist dann vernachlässigbar, wenn dieser aus einem NOR-Glied und einem zwischen dem einen Eingang und dem Ausgang des NOR-Gliedes . angeordneten Koaxialleitungsstück besteht und wenn der andere Eingang des NOR-Gliedes mit dem Ausgang des bistabilen Kippgliedes verbunden ist. Der Oszillator startet dann sofort, wenn das bistabile Kippglied gesetzt wird und beendet seine Schwingung, wenn das bistabile Kippglied zurückgesetzt wird.
  • Für die weitere Auswertung der Oszillatorimpulse ist es zweckmäßig, wenn am Ausgang des Oszillators ein übernahmeflipflop angeordnet wird. Um jedoch bei sehr kurzen Oszillatorimpulsen, wenn also der Stopimpuls sehr schnell auf den Startimpuls folgt, ein einwandfreies Setzen des übernahmeflipflops zu gewährleisten, kann zwischen dem Oszillator und dem übernahmeflipflop eine Schaltungsanordnung mit einer Tunneldiode angeordnet werden.
  • Die Verbindung der Ladeschaltungen mit der Verstärkerschaltung erfolgt mit Hilfe eines analogen Multiplexers, der die Ladeschaltungen potentialmäßig richtig an die Eingänge der Verstärkerschaltung anschaltet. Zur taktrichtigen Steuerung dieses ersten Multiplexers, zur entsprechenden taktrichtigen Anschaltung der Ladeschaltungen an die Konstantstromquelle und zur taktrichtigen Entladung der Ladeschaltungen sind am Ausgang des übernahmeflipflops ein erstes und ein zweites Umschaltflipflop angeordnet. Diese geben am Ausgang die zeitrichtigen Steuersignale für den analogen Multiplexer und für die Ansteuerschaltkreise für die Ladeschaltungen und Entladeschaltungen ab.
  • Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen
    • Fig. 1 ein Blockschaltbild, das die Anordnung der Schaltungsanordnung innerhalb eines Zeitmessers zeigt,
    • Fig. 2 einen ersten Teil der Schaltungsanordnung,
    • Fig. 3 einen zweiten Teil der Schaltungsanordnung,
    • Fig. 4 ein Zeitdiagramm, bei dem Spannungen an verschiedenen Stellen der Schaltungsanordnung über der Zeit t aufgetragen sind,
    • Fig. 5, 6, 7, 8 eine detaillierte Ausführung der Schaltungsanordnung,
    • Fig. 9 die Lage der Figuren 5 bis 8 zueinander.
  • Die Schaltungsanordnung gemäß der Erfindung ist in Fig. 1 mit KZM bezeichnet. Der Aufbau der Schaltungsanordnung KZM ist in den folgenden Figuren näher erläutert. Einem Prüfling PR, z.B. einer Flachbaugruppe, auf der elektronische Bauelemente angeordnet sind, wird am Eingang E ein Prüfsignal zugeführt, das an dessen Ausgang A zu einem Prüflingsausgangsignal führt. Wenn z.B. die zeitliche Verzögerung zwischen dem Auftreten des Prüfsignals am Eingang E und dem Auftreten des Prüflingsausgangssignals am Ausgang A gemessen werden soll, dann wird der Eingang E des Prüflings PR mit dem einen Eingang eines ersten Komparators CP1 und der Ausgang A des Prüflings mit dem einen Eingang eines zweiten Komparators CP2 verbunden. Den Komparatoren CP1,
  • CP2 werden Referenzspannungen UR1 und UR2 zugeführt, um festzulegen, welche Spannungsschwelle das Prüfsignal bzw. das Prüflingsausgangssignal haben müssen, um am Ausgang der Komparatoren CP1 und CP2 zu einem Signal zu führen. Am Ausgang des Komparators CP11tritt dann der sog. Startimpuls SE1 auf, am Ausgang des Komparators CP2 der sog. Stopimpuls SE2. Der Startimpuls SE1 und der Stopimpuls SE2 werden der Schaltungsanordnung KZM zugeführt, in der Oszil- lator enthalten ist. Der Oszillator wird dann gestartet, wenn der Startimpuls SEI an die Schaltungsanordnung KZM angelegt worden ist. Er erzeugt dann Oszillatorimpulse festgelegter Periodendauer. Der Oszillator wird gestoppt, wenn der Stopimpuls SE2 an die Schaltungsanordnung KZM angelegt wird. Aus der Anzahl der Oszillatorimpulse ganzer Feriodendauer und aus der Messung der verkürzten Periodendauer bei Auftreten des Stopimpulses kann die zu messende Zeit ermittelt werden. Dazu gibt die Schaltungsanordnung KZM Zählimpulse SU ab, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Diese werden mit Hilfe eines Binärzählers BZ gezählt. Die Zeit der verkürzten Periode des Oszillatorimpulses bei Auftreten des Stopimpulses SE2 wird mit Hilfe von Ladeschaltungen in eine Spannung umgewandelt, die durch einen Analog-Digital-Wandler in einen digitalen Wert umgesetzt wird. Dieser Wert ist in Fig. 1 mit SA bezeichnet und wird zusammen mit dem Zählergebnis des Binärzählers BZ einem Addierer AD zugeführt, der aus dem Zählergebnis des Binärzählers BZ und dem digitalen Wert SA ein der zu messenden Zeit entsprechenden digitalen Wert erzeugt. Der Schaltungsanordnung werden weiterhin Steuersignale SS, SF zugeführt, mit deren Hilfe das gewünschte Startsignal SE1 und das gewünschte Stopsignal SE2 aus einer Mehrzahl von Start- und Stopsignalen ausgewählt werden können.
  • Der Aufbau der Komparatoren CP1, CP2, des Binärzählers BZ und des Addierers ADD sind nicht Gegenstand der Erfindung und werden daher nicht weiter erläutert. Diese können aus handelsüblichen Bausteinen bestehen. Im folgenden wird nur noch der genaue Aufbau der Schaltungsanordnung KZM erläutert.
  • Nach Fig. 2 wird das Start signal SE1 an einem Eingang E1 zugeführt und über ein Verzögerungsglied ZG1 einem Sperrglied NR1, das als NOR-Glied realisiert ist, zugeführt. An das Sperrglied NR1 ist weiterhin ein Freigabeflipflop FG1 angeschlossen, durch das festgelegt wird, ob das Startsignal SE1 zum Ausgang des Sperrgliedes NR1 gelangt oder nicht.Das Sperrglied NR1 ist mit dem Setzeingang eines Übernahmeflipflops FS1 verbunden, das bei geöffneten Sperrglied NR1 den Startimpuls speichert.
  • Entsprechend wird der Stopimpuls SE2 an einem Eingang E2 zugeführt, über ein Verzögerungsglied ZG2 an ein Sperrglied NR2 angelegt, das ebenfalls mit einem Freigabeflipflop FG2 verbunden ist. Der Ausgang des Sperrgliedes NR2 ist mit dem Setzeingang eines übernahmeflipflops FS2 verbunden, das bei geöffneten Sperrglied NR2.den Stopimpuls speichert.
  • Somit kann mit Hilfe der Freigabeflipflops FG1 und FG2, die über Multiplexer MX2 und MX3 durch Steuersignale SS, SF und SR gesetzt oder zurückgesetzt werden, festgelegt werden, ob der Startimpuls SE1 bzw. der Stopimpuls SE2 zum übernahmeflipflop FS1 bzw. FS2 gelangen kann und dort gespeichert werden kann.
  • Die Verzögerungszeit des Verzögerungsgliedes ZG1 ist kleiner als die Verzögerungszeit des Verzögerungsgliedes ZG2. Damit wird erreicht, daß der Stopimpuls immer später zum übernahmeflipflop FS2 gelangt als der Startimpuls zum übernahmeflipflop FS1. -Sonst könnte ein Fehler auftreten, wenn die Laufzeit des Stopimpulses bis zum Eintreffen am Eingang E2 kleiner wäre als die Laufzeit des Startimpulses bis zum Eintreffen am Eingang E1.
  • Der Ausgang des übernahmeflipflops FS1 ist über ein weiteres Verzögerungsglied ZG3 mit dem Setzeingang eines bistabilen Kippgliedes FF verbunden, das nach einer durch die Verzögerungszeit des Verzögerungsgliedes ZG3 bestimmten Zeit nach der Übernahme des Startimpulses in das übernahmeflipflop FS1 gesetzt wird.
  • Entsprechend ist der Ausgang des übernahmeflipflop FS2 über Verzögerungsglieder ZG4, ZG5 mit dem Rücksetzeingang R des bistabilen Kippgliedes FF verbunden, so daß das bistabile Kippglied FF nach einer durch die Verzögerungszeit der Verzögerungsglieder ZG4 und ZG5 festgelegten Zeit nach der Übernahme des Stopimpulses in das übernahmeflipflop FS2
  • zurückgesetzt wird. Die Verzögerungszeit der Verzögerungsglieder ZG4 und ZG5 zusammen ist größer als die Verzögerungszeit des Verzögerungsgliedes ZG3. Die unterschiedlichen Verzögerungszeiten der Verzögerungsglieder im Eingangszweig des bistabilen Kippgliedes FF für den Startimpuls und den Stopimpuls ermöglicht ein Setzen des bistabilen Kippgliedes FF auch bei gleichzeitigem Auftreten von Startimpuls SE1 und Stopimpuls SE2. Für diesen Fall muß die Schaltungsanordnung so justiert sein, daß der Meßwert für die Zeit Null ist. Das heißt der von dem bistabilen Kippglied FF in diesem Fall erzeugte Impuls kann für die Justierung der weiteren Schaltungsanordnung herangezogen werden.
  • über ein Signal SS7, das über ein ODER-Glied OD1 und das Verzögerungsglied ZG5 dem bistabilen Kippglied FF zugeführt wird, kann von außen das bistabile Kippglied FF zurückgesetzt werden.
  • Der Ausgang des bistabilen Kippgliedes FF ist mit einem Oszillator OSZ verbunden, der mit dem Setzen des bistabilen Kippgliedes FF eingeschaltet wird und Oszillatorimpulse konstanter Periodendauer erzeugt. Der Oszillator OSZ wird wieder abgeschaltet, wenn das bistabile Kippglied FF nach Auftreten eines Stopimpulses SE2 wieder zurückgesetzt wird. Die Anzahl der von dem Oszillator OSZ abgegebenen Oszillatorimpulse ganzer Periodendauer und die Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses SE2 geben ein Maß für die Zeit, die zwischen dem Auftreten des Startimpulses SE1 und dem Auftreten des Stopimpulses SE2 verstreicht. Die weitere Schaltung ist somit derart aufgebaut, daß sie am Ausgang Zählimpulse entsprechend der Anzahl der Oszillatorimpulse ganzer Periodendauer abgibt und daß sie weiterhin ein der Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses entsprechendes Signal abgibt.
  • Die Oszillatorimpulse werden über eine Schaltung PS einem weiteren übernahmeflipflop FL zugeführt. Das übernahmeflipflop FL ist derart geschaltet, daß es am Ausgang den Oszillatorimpulsen entsprechende Impulse abgibt. Der eine Ausgang des übernahmeflipflops FL ist dabei über ein Verzögerungsglied ZG6 mit dem Rücksetzeingang C verbunden, während der D Eingang mit einem festen Potential, z.B. Masse verbunden ist. Die Schaltungs PS ist so aufgebaut, daß auch bei sehr kurzen zeitlichen Abstand zwischen dem Startimpuls und dem Stopimpuls und damit bei einem Oszillatorimpuls sehr kleiner Breite von der Schaltung PS ein Impuls erzeugt wird, der ausreichend ist zum Setzen des übernahmeflipflops FL.
  • Die Zählimpulse SU, die in der Anzahl den Oszillatorimpulsen ganzer Periodendauer entsprechen, werden von dem übernahmeflipflop FL abgeleitet und über ein NOR-Glied NR4 geführt. Der andere Eingang des NOR-Gliedes NR4 ist mit einem bistabilen Kippglied FR verbunden, das das NOR-Glied NR4 freigibt, wenn die Oszillatorimpulse der ganzen 'Periodendauer auftreten, sonst aber sperrt. Der Setzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang des Verzögerungsgliedes ZG3 verbunden und wird somit in Abhängigkeit des Auftretens des Startimpulses SE1 gesetzt. Der Rücksetzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang über ein Verzögerungsglied ZG7 verbunden. Mit dem Auftreten des Startimpulses am Ausgang des Verzögerungsgliedes ZG3 wird somit die bistabile Kippschaltung FR gesetzt und das NOR-Glied NR4 für Impulse am Ausgang des übernahmeflipflops FL gesperrt. Erst nachdem über das Verzögerungsglied ZG7 das bistabile Kippglied FR wieder zurückgesetzt worden ist, können die Impulse am Ausgang des übernahmeflipflops FL durch das NOR-Glied NR4 hindurchlaufen. Mit dem bistabilen Kippglied FR wird damit erreicht, daß der erste Impuls am Ausgang des übernahmeflipflops FL nicht als Zählimpuls SU verwendet wird. Damit ist die Anzahl der Zählimpulse SU pro Meßvorgang immer um einen Impuls kleiner als die Anzahl der Impulse, die vom übernahmeflipflop FL abgegeben werden. Dies ist notwendig, da die Anzahl der vom Übernahmeflipflop FL abgegebenen Impulse aus den Oszillatorimpulsen ganzer Periodendauer und einem Oszillatorimpuls verkürzter Dauer besteht.
  • Das bistabile Kippglied FR kann auch dazu verwendet werden, ein am Ausgang des NOR-Gliedes NR4 angeschalteten binären Zähler zurückzusetzen. Dann muß der invertierende Ausgang des bistabilen Kippgliedes FR4 zu einem weiteren NOR-Glied NR5 geführt werden, das außerdem mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Am Ausgang des NOR-Gliedes NR5 erscheint dann ein Rücksetzsignal SR4 für einen binären Zähler, so daß dieser vor jedem Zählvorgang in den Ausgangszustand zurückgesetzt werden kann.
  • Zur Messung des verkürzten Oszillatorimpulses nach Auftreten des Stopimpulses SE2 ist der Ausgang des übernahmeflipflops FL mit einem ersten Umschaltflipflop FU1 und einem zweiten Umschaltflipflop FU2 verbunden. Das erste Umschaltflipflop FU1 untersetzt die Ausgangsimpulse des übernahmeflipflops FL 2 : 1 und gibt am Ausgang die Signale ZS9 und ZS13 ab. Diese Signale ZS9 und ZS13 werden nach Figur 3 über ein UND-Glied UG einer Schalteinrichtung SC zugeführt, die abwechselnd eine erste Ladeschaltung LD1 und eine zweite Ladeschaltung LD2 mit einer konstanten Stromquelle KQ verbinden. Somit wird z.B. zunächst die erste Ladeschaltung LD1 während einer Periodendauer eines Oszillatorimpulses aufgeladen, anschließend für den nächsten Oszillatorimpuls die Ladeschaltung LD2. Im Gegentakt dazu werden die Ladeschaltungen LD1 und LD2 durch Entladeschaltungen ET1 und ET2 entladen. Dazu wird wiederum das Signal ZS9 bzw. ZS13 herangezogen, das über Impulsformerschaltungen EF4 bzw..'EF5 den Entladeschaltungen ET1 bzw. ET2 zugeführt wird. Die jeweilige Entladung der Ladeschaltung LD1 und LD2 erfolgt immer im Gegentakt zu der Aufladung über die Konstantstromquelle KQ.
  • Die Konstantstromquelle KQ darf nur dann an die Ladeschaltungen LD1 und LD2 angelegt werden, wenn der Startimpuls SE1 aufgetreten ist und muß dann wieder abgeschaltet werden, wenn der Stopimpuls SE2 aufgetreten ist. Dies erfolgt mit Hilfe von von Umschaltflipflop FU2 abgegebenen SignalenZS14 und ZS10, die der Konstantstromquelle KQ zugeführt werden.
  • Die Ladeschaltungen LD1 und LD2 erzeugen Spannungen, die proportional sind der Breite der Oszillatorimpulse vom Oszillator OSZ. Die Ladespannungen der Ladeschaltungen LD1 und LD2 müssen potentialmäßig richtig einer Verstärkerschaltung VST zugeführt werden, die z.B. als Opera- . tionsverstärker realisiert ist. Zu diesem Zwecke sind die Ausgänge der Ladeschaltungen LD1 und LD2 durch von einem Multiplexer MX1 angesteuerte Sperrglieder VT1 bis VT4 an die Eingänge der Verstärkerschaltung VST anschließbar. Wenn also die Ladeschaltung LD1 aufgeladen worden ist und die Ladeschaltung LD2 entladen worden ist, dann steuert der Multiplexer MX1 das Sperrglied VT1 und das Sperrglied VT4 auf, so daß die Ladeschaltung LD1 mit dem einen Eingang der Verstärkerschaltung VST und die Ladeschaltung LD2 mit dem anderen Eingang der Verstärkerschaltung verbunden wird. Entsprechendes gilt für den umgekehrten Fall. Somit liegt am einen Eingang der Verstärkerschaltung VST immer die Ladeschaltung LD, die aufgeladen ist, während am anderen Eingang der Verstärkerschaltung VST die Ladeschaltung LD angeschlossen ist, die entladen ist. Der Multiplexer MX1 entwickelt die Steuersignale für die Sperrglieder VT1 bis VT4 aus den Signalen ZS9 und ZS13, die von dem Umschaltflipflop FU1 abgegeben werden.
  • Der Ausgang der Verstärkerschaltung VST, an dem eine der Zeit des verkürzten Oszillatorimpulses proportionale Spannung abgegeben wird, ist mit einem Analog-Digital-Wandler AD verbunden, der die analoge Spannung in einen digitalen Wert SA umwandelt, der nach Fig. 1 dem.Addierer ADD zugeführt wird. Dem Analog-Digital-Wandler wird ein Startsignal ZS6 zugeführt, durch das der Analog-Digital-Wandler ADD eingeschaltet wird. Dieses Startsignal ZS6 wird aus den von dem übernahmeflipflop FL abgegebenen Impulsen mit Hilfe von Zeitschaltungen EF2 und EF3 abgeleitet. Diese Zeitschaltungen IF2 und IF3 sind derart aufgebaut, daß das Startsignal ZS6 nur dann abgegeben wird, wenn eine festgelegte Zeit nach Auftreten des letzten Impulses vom übernahmeflipflop FL verstrichen ist. Dann nämlich ist bereits der Stopimpuls SE2 aufgetreten. Nur für diesen Fall muß die Ladespannung einer der Ladeschaltungen LD1 und LD2 durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt werden. Die sonstigen Ladespannungen der Ladeschaltungen LD1 und LD2 sind für den Meßwert uninteressant und werden darum von dem Analog-Digital-Wandler AD nicht in einen digitalen Wert SA umgesetzt. Der Analog-Digital-Wandler AD gibt seinerseits ein Endesignal ZS7 ab, wenn die Umwandlung vom analogen Wert in den digitalen Wert SA beendet ist. Dieses Endesignal ZS7 wird über eine Zeitschaltung EF1 einem Entladeflipflop FE zugeführt. Dieses gibt am Ausgang ein Signal ZS8 ab, das an die Entladeschaltungen ET1 und ET2 angelegt wird. Das Entladeflipflop FE ist weiterhin mit dem Ausgang des Übennahmeflipflops FS1 verbunden, über das es bei Auftreten des Startimpulses SE1 zurückgesetzt wird. Durch das Signal ZS8 werden die Entladeschaltungen ET1 und ET2 eingeschaltet.
  • Aus Fig..2 ergibt sich weiterhin, daß der Rücksetzeingang des Übernahmeflipflops FS1 mit dem Ausgang des Verzögerungsgliedes ZG6 verbunden ist, während der Rücksetzeingang des übernahmeflipflops FS2 mit dem Ausgang des Verzögerungsgliedes ZG5 verbunden ist. Das übernahmeflipflop FS1 wird somit dann zurückgesetzt, wenn der erste Oszillatorimpuls das übernahmeflipflop FL gesetzt hat, während das übernahmeflipflop FS2 zurückgesetzt wird, wenn der Stopimpuls SE2 zum Ausgang des Verzögerungsgliedes ZG5 gelangt ist. Das Umschaltflipflop FU2 wird durch ein Signal zurückgesetzt, das vom Stopimpuls SE2 abgeleitet wird. Däzu ist der Ausgang des Verzögerungsgliedes ZG5 mit dem Rücksetzeingang des Umschaltflipflops FU2 verbunden. Wenn das Umschaltflipflop FU2 zurückgesetzt wird, dann wird die Konstantstromquelle KQ von den Ladeschaltungen LD1 und LD2 abgeschaltet. Zur Erzeugung der erforderlichen Signale ist das Umschaltflipflop. FU2 mit einem NOR Glied NR3 verbunden, an dessen Ausgang die Signale ZS14 und ZF10 für die Konstantstromquelle KQ abgegeben werden.
  • Die Funktion der Schaltungsanordnung nach Fig. 2 und Fig. 3 wird in Verbindung mit dem Zeitdiagramm der Fig. 4 erläutert. In Zeile 1 ist der Startimpuls SE1 und in Zeile 2 der Stopimpuls SE2 gezeigt. Ausgewertet werden jeweils die Vorderflanken der beiden Impulse. Die Vorderflanke des Startimpulses SE1 führt dazu, daß das bistabile Kippglied FF gesetzt wird. Am invertierenden Ausgang Q des bistabilen .Kippgliedes FF erscheint somit die der Zeile 3 gezeigte Rückflanke. Die Verzögerung zwischen der Vorderflanke des Startimpulses SE1 und der Rückflanke des invertierenden Ausgangs Q des bistabilen Kippgliedes FF ist durch die Verzögerungsglieder ZG1, ZG3 und die Laufzeit der im übertragungsweg angeordneten Bauelemente bedingt. Mit der Rückflanke am invertierenden Ausgang Q des bistabilen Kippgliedes FF wird der Oszillator OSZ gestartet und erzeugt die Oszillatorimpulse konstanter Frequenz. Diese Oszillatorimpulse verursachen ein ständiges Setzen des übernahmeflipflops FL, dessen Ausgang Q in der Zeile 4 des Zeitdiagramms dargestellt ist.
  • Solange das bistabile Kippglied FF gesetzt bleibt, führen die Oszillatorimpulse zu einem ständigen Umschalten des übernahmeflipflops FL, so daß an dessen Ausgang Q ein Impulszug konstanter Periodendauer erscheint. Dieser Impulszug wird mit Hilfe des Umschaltflipflops FU1 (in Zeile 5 gezeigt) 2 : 1 umgesetzt und abwechselnd den.Ladeschaltungen LD1 und LD2 zugeführt. Aus Zeile 12 und Zeile 13 ist zu entnehmen, daß während der am Ausgang Q des Umschaltflipflops FU1 abgegebenen Impulse entweder die Ladeschaltung LD1 aufgeladen wird oder die Ladeschaltung LD2. Nach Beendigung der Aufladung der einen Ladeschaltung LD wird die andere Ladeschaltung aufgeladen, während die eine Ladeschaltung wieder entladen wird. Dazu werden den Entladeschaltungen ET1 bzw. ET2 Signale zugeführt, die in den Zeilen 7 und 8 des Zeitdiagramms dargestellt sind. Immer wenn diese Signale ein niederes Potential haben, wird die zugeordnete Entladeschaltung entladen.
  • In Zeile 15 sind die Zählimpulse SU dargestellt, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Im Ausführungsbeispiel der Figur 4 sind die Ladeschaltungen LD1 und LD2 5 mal bis zum maximalen Wert aufgeladen worden und dementsprechend sind-in Zeile 15 5 Zählimpulse dargestellt.
  • Die wechselweise Aufladung der Ladeschaltungen LD1 und LD2 wird dann beendet, wenn der Stopimpuls SE2 erschienen ist. Dann nämlich wäre das bistabile Kippglied FF (Zeile 3) zurückgesetzt und am invertierenden Ausgang Q erscheint die Vorderflanke. Dies führt dazu, daß der Oszillator OSZ gestoppt wird. Dementsprechend gibt der Oszillator am Ausgang noch einen verkürzten Impuls ab. Dies führt im Ausführungsbeispiel der Figur 4 nur noch zu einer teilweisen Aufladung der Ladeschaltung LD2. Die Ladespannung der Ladeschaltung LD2 wird nach Auftreten des Startimpulses ZS6 (Zeile 14) durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt. Damit ist der Meßvorgang beendet und aus der Anzahl der Zählimpulse SU (Zeile 15)und dem der Ladespannung der Ladeschaltung LD2 entsprechenden digitalen Wert SA kann die gemessene Zeit festgestellt werden.
  • In Figur 4 ist in Zeile 6 noch das Verhalten des invertierenden Ausgangs Q des Entladeflipflops dargestellt, das vom Endesignal ZS7 und vom Ausgang des übernahmeflipflops FS1 beeinflußt wird. Aus Zeile 9 ergibt sich der Verlauf des Signals ZS14, aus Zeile 10 und 11 der Verlauf der Signale ZS11 und ZS12, die in Figur 6 und 7 dargestellt sind, aus Zeile 16 das Endesignal ZS7 und aus Zeile 17 das Rücksetzsignal SRU.
  • Die Figuren 5 bis 8 zeigen eine ausführlichere Realisierung der Schaltungsanordnung nach Figur 2 und Figur 3. Das Startsignal SE1 wird über das Verzögerungsglied ZG1, das zwischen Verstärker angeordnet ist, und das Sperrglied NR1 dem übernahmeflipflop FS1 zugeführt. Entsprechend wird das Stopsignal SE2 über das Verzögerungsglied ZG2, das ebenfalls zwischen Verstärkern angeordnet ist, und das Sperrglied NR2 dem übernahmeflipflop FS2 zugeführt. Das Sperrglied NR1 wird durch das Freigabeflipflop FG1 freigegeben, dessen Setz- und Rücksetzeingang durch über einen Multiplexer MX2 zugeführte Steuersignale beeinflußt wird. Entsprechendes gilt für das übernahmeflipflop FS2. Hier ist das Freigabeflipflop FG2 vorgesehen, dem über einen Multiplexer MX3 die zum Setzen und Zurücksetzen erforderlichen Steuersignale zugeführt werden. Diese Steuersignale sind in Figur 5 eingezeichnet und sollen im folgenden kurz erläutert werden.
  • Das Steuersignal SR setzt die Freigabeflipflops FG1 und FG2 in den Ausgangszustand zurück. Mit Hilfe der Steuersignale SF1 bzw. SF2 kann das Freigabeflipflop FG1 bzw. FG2 gesetzt werden und damit die übernahmeflipflops FS1 bzw. FS2 zur Übernahme des Startimpulses bzw. Stopimpulses freigegeben werden. Durch die Steuersignale SF3 bzw. SF4 ist es möglich, das Setzen des Freigabeflipflops FG1 bzw. FG2 vom Zustand des Übernahmeflipflops FS2 bzw. FS1 abhängig zu machen. Durch das Steuersignal SS1 bzw. SS2 kann das Freigabeflipflop FG1 bzw. FG2 zurückgesetzt werden und damit die zugeordneten Sperrglieder NR1 bzw. NR2 gesperrt werden. Mit Hilfe des Steuersignals SS3 bzw. SS4 kann das Freigabeflipflop FG1 bzw. FG2 vom zugeordneten Übernahmeflipflop FS1 bzw. FS2 beeinflußt werden. In diesem Falle werden die Freigabeflipflops FG1 und FG2 zurückgesetzt, wenn das zugeordnete übenahmeflipflop FS1 bzw. FS2 gesetzt worden ist. Schließlich kann mit Hilfe des:Steuersignals SS5 bzw. SS6 das Rücksetzen des Freigabeflipflops FG1 bzw. FG2 abhängig sein vom Zustand des Übernahmeflipflops FS2 bzw. FS1, d.h. das Freigabeflipflop FG1 wird dann zurückgesetzt, wenn das Übernahmeflipflop FS2 für den Stopimpuls gesetzt worden ist. Entsprechendes gilt für das Freigabeflipflop FG2 und das übernahmeflipflop FS1.
  • Das Verzögerungsglied ZG3 und das Verzögerungsglied ZG4 besteht in Figur 5 aus mehreren Zeitgliedern, zwischen denen Verstärker angeordnet sind. Dadurch wird erreicht, daß die Flanken der Impulse die erforderliche Steilheit trotz Verzögerung aufweisen. Durch den Kondensator CV1veränderlicher Kapazität kann zu dem die Verzögerungszeit des Verzögerungsgliedes ZG4 eingestellt werden. Damit ist es möglich, die Verzögerungszeit des Verzögerungsgliedes ZG4 im Verhältnis zur Verzögerungszeit des Verzögerungsgliedes ZG3 zu verändern.
  • Am Ausgang und zwar am invertierenden Ausgang des bistabilen Kippgliedes FF ist der Oszillator OSZ angeschlossen. Dieser besteht aus einem NOR-Glied oder Sperrglied NR6 und einem Koaxialleitungsstück KX. Der Ausgang des NOR-Gliedes NR6 ist über das Koaxialleitungsstück KX zum Eingang zurückgekoppelt, wobei der andere Eingang des NOR-Gliedes NR6 mit dem Ausgang des bistabilen Kippgliedes FF verbunden ist. Erscheint am Ausgang des bistabilen Kippgliedes das Signal ZS1, d.h. wird dieses Signal ZS1 logisch 0, dann erscheint am Ausgang des NOR-Gliedes NR6 eine logische 1, die über das Koaxialleitungsstück KX verzögert wiederum zum Eingang des NOR-Gliedes NR6 zurückgeführt wird. Dadurch liegt nun am Eingang des NOR-Gliedes NR6 eine logische 1 und am Ausgang des NOR-Gliedes NR6 erscheint wiederum eine logische 0. Auf diese Weise beginnt der Oszillator OSZ ohne Einschwingzeit zu schwingen und schwingt solange, bis das Signal ZS1 vom bistabilen KippgliedFF. wieder logisch 1 wird. Dadurch wird das NOR-Glied NR6 gesperrt, so daß der Ausgang des NOR-Gliedes NR6 im folgenden logisch 0 bleibt. Der Oszillator OSZ gibt somit in der Zeit zwischen dem Start- und dem Stopimpuls Oszillatorimpulse konstanter Frequenz- oder Periodendauer ab. Dabei kann der beim Abschalten des Oszillators OSZ abgegebene letzte Oszillatorimpuls verkürzt sein. Die Periodendauer der Oszillatorimpulse kann mit Hilfe eines Kondensators CV2 veränderlicher Kapazität justiert werden.
  • Bei sehr kurzen zeitlichem Abstand zwischen dem Start- und dem Stopimpuls gibt der Oszillator OSZ einen entsprechenden,kurzen Oszillatorimpuls ab. Dann ist es möglich, daß das übernahmeflipflop FL durch den verkürzten Oszillatorimpuls in einen metastabilen Zustand gelangt, also nicht sicher ist, welche Lage das übernahmeflipflop FL annimmt. Um diesen unerwünschten Zustand des übernahmeflipflops FL zu vermeiden, ist zwischen dem Ausgang des Oszillators OSZ und dem Eingang des übernahmeflipflops FL eine Schaltung PS-angeordnet, die aus einem sehr schmalen Oszillatorimpuls einen ausreichenden Impuls zum Setzen des übernahmeflipflops FL erzeugt. Die Schaltung PS enthält dazu eine Tunneldiode TD, die an einen Emitterfolger angeschlossen ist. Die Tunneldiode TD ist weiterhin mit einem Komparator OP1 verbunden. Auch ein kurzer Oszillatorimpuls ist ausreichend, um die Tunneldiode TD durchlässig zu steuern und damit das Potential am Eingang des Komparators OP1- so zu ändern, daß dieser am Ausgang einen genügend langen Impuls abgibt.
  • Das übernahmeflipflop FL gibt am Ausgang Impulse ab, die in Frequenz und in Anzahl derjenigen der Oszillatorimpulse entspricht. Diese Impulse können somit dazu herangezogen werden, um die Ladeschaltungen LD1 und LD2 (Figur 7) zu steuern. Dazu ist zunächst der Ausgang des übernahmeflipflops FL mit dem ersten Umschaltflipflop FU1 verbunden. Der eine Ausgang des Umschaltflipflops FU1,und zwar der invertierende führt zu einem UND-Glied UG, von dem aus zwei Steuersignale ZS11 und ZS12 den Differenztransistoren T6 und T7 eines als Differenzverstärker realisierten Schalters SC zugeführt werden. Im Ausgangskreis des Schalters SC ist ein weiterer Differenzverstärker DV1 angeordnet, in dessen Ausgangskreis die Ladeschaltungen LD1 und LD2 angeordnet sind. Mit Hilfe der Steuersignale ZS11 und ZS12 werden somit über den Schalter SC und den Differenzverstärker DV1 abwechselnd die Ladeschaltungen LD1 und LD2 an eine Konstantstromquelle KQ angeschlossen.
  • Bevor jedoch ein Strom durch eine der Ladeschaltungen LD1 und LD2 fließen kann, muß die Konstantstromquelle KQ an den Differenzverstärker DV1 und dann an eine der Ladeschaltungen LD1 und LD2 angeschlossen werden. Diese erfolgt über einen Differenzverstärker DV2, in dessen Emitterkreis die Konstantstromquelle KQ angeordnet ist,.und in dessen Ausgangskreis der Differenzverstärker DV1 liegt. Dieser Differenzverstärker DV2 wird von einem weiteren Differenzverstärker DV5 angesteuert, dessen Transistoren T5 und T8 Steuersignale ZS10 und ZS14 zugeführt werden. Diese Steuersignale ZS10 und ZS14 werden von dem zweiten Umschaltflipflop FU2 abgeleitet, das über das Verzögerungsglied ZG6 mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Zeitlich später als das erste Umschaltflipflop FU1 wird somit das zweite Umschaltflipflop FU2 gesetzt und erzeugt mit Hilfe des logischen Gliedes NR3 die Steuersignale ZS10 und ZS14. Wenn das zweite Umschaltflipflop FU2 gesetzt worden ist, dann wird das Steuersignal ZS10 erzeugt und damit der Differenztransistor T8 leitend gesteuert. Dies hat zur Folge, daß der Differenzverstärker DV2 die Konstantstromquelle KQ an den Differenzverstärker DV1 anschaltet. Mit Hilfe der Steuersignale ZS11 und ZS12 von dem ersten Umschaltflipflop FU1 wird dann festgelegt, über welche der beiden Ladeschaltungen LD1 und LD2 der Konstantstrom von der Konstantstromquelle KQ fließen soll. Die Zeitdauer des Stromflusses und damit das Maß der Aufladung der Ladeschaltungen LD1 und LD2 wird durch die Periodendauer der von dem Umschaltflipflop FU1 abgegebenen Steuersignale festgelegt. Die entsprechenden Zeitverhältnisse ergeben sich aus dem Zeitdiagramm der Figur 4 und zwar aus Zeile 10 und Zeile 11. In Zeile 10 ist das Steuersignal ZS12, in Zeile 11 das Steuersignal ZS11 dargestellt. Aus Zeile 9 des Zeitdiagramms ergibt sich der Verlauf des Steuersignals ZS14 vom zweiten Umschaltflipflop FU2. Es ist zu sehen, daß die Verzögerungszeit des Verzögerungsgliedes ZG6, die mit Hilfe des Kondensators CV3 veränderbar ist, derart eingestellt ist, daß die Steuersignale ZS14, ZS12 und ZS11 sich in etwa zum gleichen Zeitpunkt ändern.
  • Die Aufladung einer der Ladeschaltungen LD1 oder LD2 muß auf jeden Fall dann beendet werden, wenn der Stopimpuls erschienen ist und dem bistabilen Kippglied FF zugeführt wird. In diesem Fall wird durch das Steuersignal ZS4, das dem bistabilen Kippglied FF zugeführt wird, gleichzeitig das zweite Umschaltflipflop FU2 zurückgesetzt und damit die Konstantstromquelle KQ durch den Differenzverstärker DV2 von den Ladeschaltungen abgeschaltet. Damit wird die Aufladung der Ladeschaltung, die vom Differenzverstärker DV1 zuletzt an die Konstantstromquelle KQ angelegt worden ist, beendet. Die Folge ist, daß mit Erscheinen des Stopimpulses diese Ladeschaltung, in Figur 4 die Ladeschaltung LD2, nur noch teilweise aufgeladen wird. Die dabei in der Ladeschaltung gegebene Ladespannung, in Figur 4 mit UD bezeichnet,, ist dann ein Maß für die Zeitdauer des letzten verkürzten Oszillatorimpulses. Diese Ladespannung UD wird dann weiter ausgewertet.
  • Da die Ladeschaltungen LD1 und LD2 abwechselnd an die Konstantstromquelle KQ im Rhythmus der Steuersignale ZS11 und ZS12 vom ersten Umschaltflipflop FU1 angeschaltet werden, müssen diese in Gegentakt entladen werden. Das heißt,wenn die Ladeschaltung LD1 an die Konstantstromquelle KQ angeschaltet wird, muß die Ladeschaltung LD2 gleichzeitig entladen werden. Dies erfolgt mit Hilfe der Entladeschaltungen ET1 und ET2, die jeweils aus einem Differenzverstärker und einem parallel zu den Kondensatoren der Ladeschaltungen LD1 und LD2 angeordneten Transistor TE bestehen. Mit Hilfe der Differenzverstärker der Entladeschaltungen ET1 und ET2 werden diese Transistoren TE jeweils im Gegentakt zur Aufladung einer der Ladeschaltungen leitend gesteuert und damit die parallel liegenden Kondensatoren der Ladeschaltungen sehr schnell entladen. Die Ansteuerung der Entladeschaltung ET1 und ET2 erfolgt ebenfalls von dem ersten Umschaltflipflop FU1 aus. Die Ausgänge des Umschaltflipflops FU1 sind dazu mit einer monostabilen Kippschaltung EF4 und einer zweiten monostabilen Kippschaltung EF5 verbunden. Am Ausgang der ersten monostabilen Kippschaltung EF4 erscheint das Steuersignal ZS15, das der Entladeschaltung ET1 zugeführt wird. Am Ausgang der monostabilen Kippschaltung EF5 erscheint das Steuersignal ZS16, das der Entladeschaltung ET2 zugeführt wird. Die Steuersignale ZS15 und ZS16 sind in Zeile 7 und Zeile 8 des Zeitdiagramms der Figur 4 dargestellt. Aus Figur 4 ist zu ersehen, daß immer jeweils eine Ladeschaltung aufgeladen wird und gleichzeitig die andere Ladeschaltung mit Hilfe der zugeordneten Entladeschaltung ET entladen wird.
  • Die Ladeschaltungen LD1 bzw. LD2 bestehen jeweils aus Kondensatoren CL1, CL2, die in Kollektorzweigen der Transistoren des Differenzverstärkers DV1 liegen. Dabei kann die Ladeschaltung LD2 aus der Parallelschaltung von zwei Kondensatoren bestehen, von denen der eine einen festen Wert und der andere einen variablen Wert hat. Mit Hilfe des Kondensators variabler Kapazität kann dann die Kapazität CL2 justiert werden.
  • Die Ladespannungen der Ladeschaltungen LD1 bzw. LD2, die mit ZS17 bzw. ZS18 bezeichnet sind, werden nach Figur 8 einem Analog-Multiplexer MUX1 zugeführt. Mit Hilfe des Multiplexers MX1 werden die Ladespannungen ZS18 und ZS17 derart mit den Eingängen der Verstärkerschaltung VST, die als Operationsverstärker realisiert ist, angeschlossen, daß jeweils die Ladespannung der aufgeladenen Ladeschaltung LD an den einen Eingang-der Verstärkerschaltung VST angelegt wird und die Ladespannung der entladenen Ladeschaltung an den anderen Eingang der Verstärkerschaltung VST. Dazu wird die Ladespannung ZS18 einem ersten Operationsverstärker VT1 und einem dritten Operationsverstärker VT3 und die Ladespannung ZS17 einem zweiten Operationsverstärker VT2 und einem vierten Operationsverstär- - ker VT4 zugeführt. Im Ausgangszweig jedes Operationsverstärkers VT ist eine Diodenschaltung aus zwei gegensinnig geschalteten Dioden angeordnet und das Ende des Ausgangszweiges wird auf den invertierenden Eingang des zugeordneten Operationsverstärkers VT zurückgeführt. Der Ausgang des Operationsverstärkers VT1 und der des Operationsverstärkers VT2 sind weiterhin miteinander verbunden und führen zum einen Eingang der Verstärkerschaltung VST. Entsprechend sind die Ausgänge der Operationsverstärker VT3 und VT4 miteinander verbunden und führen zum anderen Eingang der Verstärkerschaltung VST. Somit ist es möglich, die Ladespannung ZS17 sowohl an den einen als auch den anderen Eingang der Verstärkerschaltung VST anzulegen und entsprechendes gilt auch für die Ladespannung ZS18.
  • Die Anschaltung zweier der Operationsverstärker VT an die Eingänge der Verstärkerschaltung VST erfolgt mit Hilfe des Multiplexers MUX1, der aus zwei Differenzverstärker DV3 und DV4 besteht. Der eine Ausgang des Differenzverstärkers DV3 ist mit dem Verbindungspunkt VP1 der Dioden im Ausgangszweig des Operationsverstärkers VT1 verbunden, der andere Ausgang des Differenzverstärkers DV3 mit dem Verbindungspunkt VP2 der Dioden im Ausgangszweig des Operationsverstärkers VT2. Der eine Ausgang des Differenzverstärkers DV4 ist mit dem Verbindungspunkt VT3 der Dioden im Ausgangszweig des Operationsverstärkers VP3 und der andere Ausgang des Differenzverstärkers DV4 mit dem Verbindungspunkt VP4 im Ausgangszweig des Operationsverstärkers VT4 verbunden. Die Verbindungspunkte VP1 bis VP4 sind weiterhin jeweils mit einer Konstantstromquelle KS1 bis KS4 verbunden. Mit Hilfe der Differenzverstärker DV3 und DV4 kann erreicht werden, daß der Strom der Konstantstromquelle KS entweder über die Dioden im Ausgangszwejgdes zugeordneten Operationsverstärkers fließen und damit diese Dioden durchlässig werden oder über den Transistor des Differenzverstärkers. Im letzteren Fall sind die Dioden im Ausgangszweig des Operationsverstärkers gesperrt, da über eine am Emitter des Transistors angeschlossene Diode DC Sperrpotential an den Dioden liegt.
  • Die Ansteuerung der Differenzverstärker DV3 und DV4 des Multiplexers MX1 erfolgt durch Steuersignale ZS9 und ZS13. Diese Steuersignale werden vom ersten Umschaltflipflop FU1 abgeleitet. Durch das erste Umschaltflipflop FU1 wird festgelegt, welche der Ladeschaltungen LD1 oder LD2 gerade aufgeladen werden und welche nicht. Dadurch ist auch festgelegt, welche Ladespannung ZS17 oder ZS18 an den einen Eingang der Verstärkerschaltung und welche Ladespannung ZS18, ZS17 an den anderen Eingang der Verstärkerschaltung VST anzuschließen ist. Damit wird gewährleistet, daß am Ausgang der Verstärkerschaltung VST immer die Differenz der Ladespannungen ZS17, ZS18 vorliegt.
  • Da von dem Analog-Digital-Wandler AD nur die Ladespannung UD, die dem verkürzten Oszillatorimpuls zugeordnet ist, in den digitalen Wert SA umgewandelt werden soll, wird dem Analog-Digital-Wandler AD das Startsignal ZS6 zugeführt. Dieses Startsignal ZS6 wird vom Ausgang des Überra hmeflipflops FL abgeleitet. Durch die monostabile Kippschaltung EF2 mit verhältnismäaigagroßer Zeitkonstante wird erreicht, daß sich eine Änderung am Ausgang des übernahmeflipflops FL an. ihrem Ausgang nur dann auswirkt, wenn der Oszillator OSZ wieder abgeschaltet worden ist. Aus dem Impuls am Ausgang der monostabilen Kippschaltung EF2 wird mit Hilfe der Kippschaltung EF3 das Signal ZS6, also das Startsignal für den Analog-Digital-Wandler entwickelt. Das Startsignal ZS6 ist in Figur 4 in Zeile 14 dargestellt. Es ist zu sehen, daß es nach Auftreten des Stopimpulses und nach Beendigung der Aufladung der Ladeschaltung LD2 auftritt.
  • Die Beendigung der Umwandlung der Ladespannung in einen digitalen Wert SA durch den Analog-Digital-Wandler AD zeigt dieser durch ein Endesignal ZS7 an, das zum Zurücksetzen des Entladeflipflopß FE benutzt wird. über das Signal ZS8 werden dann die Entladeschaltungen ET1 und ET2 abgeschaltet. Das Signal ZS8 wird in Zeile 6 der Figur 4 dargestellt.
  • Das Endesignal ZS7 wird einer Impulsformerstufe EF1 zugeführt und kann von dort als Signal ME zum Ausgang geführt werden. Dieses Signal ME gibt an, daß ein Meßvorgang beendet ist.
  • In den Figuren 5 bis 8 sind eine Reihe von Potentialen, die mit P bezeichnet sind, angegeben. Sie können z.B. sein:
    • P1 = -5,2 Volt,
    • P2 = -2 Volt,
    • P3 = -0,8 Volt ≙ECL log. "1"
    • P4 = 5 Volt,
    • P5 = 15 Volt,
    • P6 = -15 Volt.
  • Die übrigen nicht weiter beschriebenen Bauelemente in den Figuren 5 bis 8 dienen zur Einstellung der Arbeitspunkte. Die Bausteine SQ1 und SQ2 sind Spannungskonverter,
    • Bausteineliste
  • OP1 = SP 9685 ..
  • Operationsverstärker VT = AM 405-2
  • Konstantstromquelle KS = CR 470
  • Analog-Digital-Wandler AD = ADC-EH 10 B1 Spannungsversorgung SQ1 = DC/DC Konverter 546, +5/± 15Volt SQ2 entspricht Spannungsversorgung SQ1

Claims (19)

1. Schaltungsanordnung zur Messung von Zeiten, insbesondere auch von sehr kurzen Zeiten, und zur Angabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird und bei der zwischen Startimpuls und Stopimpuls von einem Oszillator erzeugte Impulse gezählt werden, dadurch gekennzeichnet, daß ein erstes Verzögerungsglied (ZG3) vorgesehen ist, dem der Startimpuls (SE1) zugeführt wird, daß ein zweites Verzögerungsglied (ZG4, ZGS) mit einer gegenüber der Verzögerungszeit des ersten Verzögerungsgliedes (ZG3) größeren Verzögerungszeit vorgesehen ist, dem der Stopimpuls (SE2) zugeführt wird, daß das erste Verzögerungsglied (ZG3) mit dem Setzeingang eines bistabilen Kippgliedes (FF) und das zweite Verzögerungsglied (ZG4, ZG5) mit dem Rücksetzeingang des bistabilen Kippgliedes verbunden ist, daß am Ausgang des bistabilen Kippgliedes (FF) der Oszillator (OSZ) angeschlossen ist, der einschaltet, wenn das bistabile Kippglied gesetzt wird und der ausschaltet, wenn das bistabile Kippglied zurückgesetzt wird, daß eine erste und eine zweite Ladeschaltung (LD1, LD2) vorgesehen sind, die während der zu messenden Zeit abwechselnd jeweils für eine ganze oder bei Auftreten des Stopimpulses verkürzte Periode des Oszillatorimpulses zur Erzeugung einer dazu proportionalen Ladespannung (ZS17, ZS18) mit einer Kon-. stantstromquelle (KQ) verbindbar sind und die abwechselnd im Gegentakt zur Verbindung mit der Konstantstromquelle durch jeweils eine Entladeschaltung (ET1, ET2) entladbar sind, daß die Ausgänge der Ladeschaltungen (LD1, LD2) durch einen ersten Multiplexer (MX1) potentialmäßig richtig mit einer Verstärkerschaltung (VST) verbindbar sind, daß der Ausgang der Verstärkerschaltung (VST) mit einem Analog-Digital-Wandler (AD) verbunden ist, der durch ein Startsignal (ZS6) eingeschaltet wird, wenn der Stopimpuls (SE2) aufgetreten ist, so daß nur die der Dauer des verkürzten Oszillatorimpulses proportionale Ladespannung (UD) in einen digitalen Wert umgewandelt wird, und daß eine Zähleinrichtung (FL, FR, NR4, NR5, BZ) vorgesehen ist, die die vom Oszillator (OSZ) abgegebenen Impulse ganzer Periode zählt.
2. Schaltungsanordnung nach Anspruch 1, dadurch ge- kennzeichnet , daß zwischen dem ersten und zweiten Verzögerungsglied (ZG3, ZG4, ZG5) und die Eingänge (E1, E2) für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop (FG1, FG2) und einem über ein Sperrglied (NR1, NR2) mit dem Freigabeflipflop verbundenen Übernahmeflipflop (FS1, FS2) angeordnet ist, und daß mit Hilfe der Freigabeflipflops (FG1, FG2) festlegbar ist, welche Start- bzw. Stopimpuls zum bistabilen Kippglied (FF) gelangt.
3. Schaltungsanordnung nach Anspruch 2, dadurch ge- kennzeichnet , daß zwischen dem Eingang (E1) für den Startimpuls (SE1) und dem ersten Übernahmeflipflop (FS1) ein drittes Verzögerungsglied (ZG1) und zwischen dem Eingang (E2) für den Stopimpuls (SE2) und dem zweiten Übernahmeflipflop (FS2) ein viertes Verzögerungsglied (ZG2) mit einer gegenüber der Verzögerungszeit des dritten Verzögerungsgliedes größeren Verzögerungszeit angeordnet ist.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Ladeschaltung (LD1) aus einem im Kollektorzweig des einen Transistors eines ersten Differenzverstärkers (DV1) angeordneten ersten. Kondensator (CL1) und die zweite Ladeschaltung (LD2) aus einem im Kollektorzweig des anderen Transistors des ersten Differenzverstärkers (DV1) angeordneten zweiten Kondensator (CL2) besteht.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß der Kondensator der zweiten Ladeschaltung (LD2) aus einer Parallelschaltung eines Kondensators fester Kapazität und eines Kondensators variabler Kapazität besteht.
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß die Basiselektroden des einen und des anderen Transistors des ersten Differenzverstärkers (DV1) in den Kollektorzweigen der Transistoren (T6, T7) eines zweiten Differenzverstärkers (SC) angeordnet sind, und daß an den Basiselektroden der Transistoren des zweiten Differenzverstärkers ein die Ladeschaltungen (LD1,.LD2) abwechselnd einschaltendes Umschaltsignal (ZS11, ZS12) anlegt.
7. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die miteinander verbundenen Emitter der Transistoren des ersten Differenzverstärkers (DV1) im Kollektorzweig des einen Transistors eines dritten Differenzverstärkers (DV2) angeordnet sind, dessen anderer Transistor mit seinem Kollektormit einem festen Potential verbunden ist, und daß die Emitter der Transistoren des dritten Differenzverstärkers (DV2) mit der Konstantstromquelle (KQ) verbunden sind und an die Basiselektroden der Transistoren ein erstes Einschaltsignal (ZS10, ZS14) anlegbar ist.
8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet , daß die erste Entladeschaltung (ET1) aus einem parallel zu dem ersten Kondensator (CL1) der ersten Ladeschaltung (LD1) angeordneten Entladetransistor (TE) und aus einem vierten Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors (TE) verbunden ist und dessen Eingängenein zweites Einschaltsignal (ZS15) zuführbar ist.
9. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet , daß die zweite Entladeschaltung (ET2) aus einem parallel zu dem zweiten Kondensator (CL2) der zweiten Ladeschaltung (LD2) angeordneten Entladetransistor (TE) und aus einem fünften Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors verbunden ist und an dessen Eingängen ein drittes Einschaltsignal (ZS16) anlegbar ist.
10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß am Ausgang des Oszillators (OSZ) ein drittes übernahmeflipflop (FL) angeordnet ist, dessen einer Ausgang mit einem ersten Umschaltflipflop (FU1) verbunden ist, das am Ausgang das Umschaltsignal (ZS11, ZS12) abgibt.
11. Schaltungsanordnung nach Anspruch 10, dadurch g e kennzeichnet , daß zur Erzeugung des zweiten Einschaltsignals (ZS15) eine erste monostabile Kippschaltung (EF4) vorgesehen ist, die mit dem einen Ausgang des ersten Umschaltflipflops (FU1) verbunden ist.
12. Schaltungsanordnung nach Anspruch 10, dadurch ge kennzeichnet , daß zur Erzeugung des dritten Einschaltsignals (ZS16) eine zweite monostabile-Kippschaltung (E'F5) vorgesehen ist, die mit dem anderen Ausgang des ersten Umschaltflipflops (FU1) verbunden ist.
13. Schaltungsanordnung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß am einen Ausgang des dritten übernahmeflipflops (FL) ein zweites Umschaltflipflop (FU2) angeschlossen ist, das am Ausgang das erste Einschaltsignal (ZS10, ZS14) abgibt.
14. Schaltungsanordnung nach Anspruch 13, dadurch ge- kennzeichnet, daß der Rücksetzeingang des zweiten Umschaltflipflops (FU2) mit dem Ausgang des zweiten Verzögerungsgliedes (ZG4, ZG5) verbunden ist.
15. Schaltungsanordnung nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet , daß zwischen Oszillator (OSZ) und dritten übernahmeflipflop (FL) eine Schaltungsanordnung (PS) mit einer Tunneldiode (TD) angeordnet ist, die auch bei einem Oszillatorimpuls sehr kurzer Dauer ein zum Setzen des dritten übernahmeflipflops ausreichenden Impuls erzeugt.
16. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß der Oszillator (OSZ) aus einem NOR-Glied (NR6) und einem zwischen dem Eingang und dem Ausgang des NOR-Gliedes angeordneten Koaxialleitungsstück (KX) besteht, und daß der andere Eingang des NOR-Gliedes (NR6) mit dem Ausgang des bistabilen Kippgliedes (FF) verbunden ist.
17. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den ersten Multiplexer (MX1) aus jeweils zwei Operationsverstärker (VT) pro Ausgang der ersten und der zweiten Ladeschaltung (LD1, LD2), deren Ausgang jeweils zum invertierenden Eingang des eigenen Operationsverstärkers zurückgekoppelt ist, wobei im Ausgangszweig jedes Operationsverstärkers (VT) zwei gegensinnig angeordnete Dioden liegen, und wobei jeweils der Ausgang des einen einer Ladeschaltung zugeordneten Operationsverstärkers (VT) mit dem einen Eingang der als Operationsverstärker realisierten Verstärkerschaltung (VST) und der Ausgang des anderen der Ladeschaltung zugeordneten Operationsverstärkers mit dem anderen Eingang der Verstärkerschaltung verbunden ist, aus einem sechsten Differenzverstärker (DV3), dessen einer Ausgang mit dem Verbindungspunkt (VP1) der Dioden des zwischen der ersten Ladeschaltung (LD1) und dem einen Eingang der Verstärkerschaltung (VST) liegenden Operationsverstärker (VT1) verbunden ist, dessen zweiter Ausgang mit dem Verbindungspunkt (VP2) der Dioden des zwischen der zweiten Ladeschaltung (LD2) und dem einen Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT2) verbunden ist und dessen Eingänge mit den Ausgängen des ersten Umschalteflipflops (FU1) verbunden ist, aus einem siebten Differenzverstärker (DV4), dessen einer Ausgang mit dem Verbindungspunkt (VP3) der Dioden des zwischen der ersten Ladeschaltung (LD1) und dem zweiten Eingang der-Verstärkerschaltung (VST) liegenden Operationsverstärker (VT3) verbunden ist, dessen anderer Ausgang mit dem Verbindungspunkt (VP4) der Dioden des zwischen der zweiten Ladeschaltung (LD2) und dem zweiten Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT4) verbunden ist und dessen Eingänge so mit den Ausgängen des ersten Umschaltflipflops (FU1) verbunden sind, daß jeweils die geladenen Ladeschaltungen (LD1, LD2) an den ersten Eingang der Verstärkerschaltung und die entladenen Ladeschaltungen an den zweiten Eingang der Verstärkerschaltung angeschlossen sind, aus an den Ausgängen des sechsten und siebten Differenzverstärkers (DV3, DV4) angeordneten Dioden (DC) und aus Konstantstromquellen (KS1 - KS4) pro Operationsverstärker (VT), die jeweils an den Verbindungspunkt (VP) der Dioden der Operationsverstärker angeschlossen sind. '
18. Schaltungsanordnung nach einem der vorhergehenden Ansprüche gekennzeichnet durch die Zähleinrichtung aus einem bistabilen Kippglied (FR), dessen nicht invertierender Ausgang über ein sechstes Verzögerungsglied (ZG7) mit dem Rücksetzeingang verbunden ist und dessen Setzeingang an den Ausgang des ersten Verzögerungsgliedes (ZG3) angeschlossen ist, aus einem vierten NOR-Glied (NR4), dessen einer Eingang mit dem dritten Übernahmeflipflop (FL) und dessen anderer Eingang mit dem bistabilen Kippglied (FR) verbunden ist und das am Ausgang die der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechenden Zählimpulse (SU) abgibt, aus einem fünften NOR-Glied (NR5), dessen einer Eingang mit dem Ausgang des dritten Übernahmeflipflops (FL), dessen anderer Eingang mit dem invertierenden Ausgang des bistabilen Kippgliedes (FR) verbunden ist und das am Ausgang einen zu.Beginn jedes Meßvorganges auftretenden Rücksetzimpuls (SRU) abgibt und aus einem Binärzähler (BZ), dessen Zähleingang mit dem Ausgang des vierten NOR-Gliedes (NR4) und dessen Rücksetzeingang mit dem Ausgang des fünften NOR-Gliedes (NR5) verbunden ist.
19. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß vor den Freigabeflipflops (FG1, FG2) weitere Multiplexer (MX2, MX3) angeordnet sind, durch die Steuersignale an die Eingänge der Freigabeflipflops anlegbar sind.
EP84110186A 1983-09-08 1984-08-27 Schaltungsanordnung zur Messung von Zeiten Expired EP0142644B1 (de)

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US7330803B2 (en) * 2005-06-22 2008-02-12 Ametek, Inc. High resolution time interval measurement apparatus and method

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