EP0085593A1 - Dispositif de lecture et d'écriture de la mémoire de page d'un terminal à écran cathodique - Google Patents

Dispositif de lecture et d'écriture de la mémoire de page d'un terminal à écran cathodique Download PDF

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EP0085593A1
EP0085593A1 EP83400100A EP83400100A EP0085593A1 EP 0085593 A1 EP0085593 A1 EP 0085593A1 EP 83400100 A EP83400100 A EP 83400100A EP 83400100 A EP83400100 A EP 83400100A EP 0085593 A1 EP0085593 A1 EP 0085593A1
Authority
EP
European Patent Office
Prior art keywords
clock signal
page memory
reading
screen
character
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP83400100A
Other languages
German (de)
English (en)
Inventor
Jean-Luc Ducazau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
ALE International SAS
Original Assignee
Thomson CSF Telephone SA
Le Materiel Telephonique Thomson CSF
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF Telephone SA, Le Materiel Telephonique Thomson CSF filed Critical Thomson CSF Telephone SA
Publication of EP0085593A1 publication Critical patent/EP0085593A1/fr
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
    • G09G5/222—Control of the character-code memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
    • G09G5/24—Generation of individual character patterns
    • G09G5/26—Generation of individual character patterns for modifying the character dimensions, e.g. double width, double height
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
    • G09G5/30—Control of display attribute

Definitions

  • the present invention relates to a device for reading and writing the page memory of a terminal with a cathode screen.
  • the data to be displayed on the cathode screen of a terminal are stored, before their visualization on the screen, in a random access memory, called page memory, after having been previously recorded therein, either remotely by a computer in the context of '' a remote processing type application, either locally by an operator who enters this data using a keyboard associated with the screen.
  • page memory a random access memory
  • the writing of the data in the page memory is managed by a microprocessor which in particular determines the address for writing the data in this memory.
  • the reading of the data in the page memory is managed by a display controller which in particular determines the address for reading the data in this memory.
  • the fundamental display unit on the screen corresponding to the point of impact of the electron beam on this screen, is called point.
  • a rectangle of lm points including 1 points arranged in the vertical direction and m points arranged in the horizontal direction, determines a display cell, which allows the visualization of a letter, a number, or any other symbol, by proper control of the color of the different points of this cell.
  • the data stored at an address of the page memory generally corresponds to a character. Since the screen is scanned horizontally, the consecutive characters located on the same row of the screen are read in sequence.
  • Access to the page memory takes place periodically at the rate of an internal clock signal and any access to the page memory comprises a space reserved for reading followed by a space reserved for writing.
  • the space reserved for reading is used systematically, so as to ensure a permanent refreshment data displayed on the screen.
  • the space reserved for writing is used only when new data received must replace the data previously stored.
  • the display is done at the rate of forty characters per row and the time allocated to reading and writing a character in the page memory is fixed equal to the time of microprocessor cycle.
  • German patent application No. 3 022 118 there is also known a device for reading and writing the page memory making it possible to display eighty characters per row without - increasing the time allocated for reading and when writing page memory.
  • the subject of the present invention is a device for reading and writing the page memory making it possible to view either eighty or forty characters per row, by virtue of a simple control logic and having the same hardware structure in both cases. .
  • the device for reading and writing the page memory of a cathode-screen terminal in which the accesses to the page memory are carried out periodically at the rate of an internal clock signal and successively comprise, during the same period of the internal clock signal, a space reserved for reading and a space reserved for writing, this device comprises means for ensuring two successive readings or a single reading of the page memory during the same space reserved for reading, depending on whether you want to multiply or not, by two the number of characters displayed on the cathode screen.
  • FIG. 1 there is shown a page memory 1 fitted to a cathode screen terminal.
  • This page memory 1 is in fact broken down into two memories, a memory 2, called character memory, containing the characters to be displayed on the screen, and a memory 3, called attribute memory, containing the attributes of these characters, that is, information about how these characters should be displayed, for example with or without underlining, with or without blinking, etc., so as to better attract the attention of the operator.
  • the memories 2 and 3 have a capacity of 2K words.
  • a character is coded on eight binary elements and an attribute on four binary elements, the memory 2 then having a capacity of 2K words of eight binary elements and the memory 3 a capacity of 2K words of four binary elements .
  • the data inputs of memories 2 and 3 are connected, via a routing circuit 4, to the data bus 5 of a microprocessor 6 fitted to the terminal.
  • the microprocessor 6 being a microprocessor with words of eight binary elements, of the type EF 6809 from EFCIS, the routing circuit 4 is necessary to route the output data of the microprocessor either to the character memory 2, or to the memory of attributes 3.
  • the switching circuit 4 is also necessary to prevent the data read from being transmitted to the microprocessor via the data bus 5 during the page memory read operations.
  • the routing circuit 4 comprises a first set 7 of eight doors with three-state outputs mounted in a first direction, shown schematically using a single door with three-state outputs 8 mounted in this first direction, and eight doors with three-state outputs, mounted in a second direction, shown schematically using a single door with three-state outputs 9, mounted in this second direction.
  • the doors 8 are each provided with a data input connected to one of the eight data wires constituting the data bus 5, and an output connected to one of the eight data inputs of the character memory 2 via a data bus 10.
  • the doors 9 are each provided with a data input constituting the data bus 10, and an output connected to one of the eight data wires constituting the data bus 5.
  • the routing circuit also includes a second set 12 of doors with three-state outputs, itself comprising eight doors with three-state outputs mounted in a first direction, represented diagrammatically by a single door 13, and eight doors with three-state outputs mounted in a second direction, represented schematically using a single door 14.
  • Each of the doors 13 is provided with a data input connected to one of four wires taken from among the eight wires constituting the data bus 5, and an output connected to one of the four data inputs of the attribute memory 3 via a four-wire data bus 15.
  • Each of the doors 14 is provided with a data input connected to one of four wires constituting the data bus 15 and an output connected to one of four wires taken from the eight wires constituting the data bus 5 (the same wires as for the entrances to doors 13).
  • Each of the sets 7 and 12 is provided with a validation input which receives an R / W signal for selection of reading from the page memory, supplied by the microprocessor 6, and with a control input connected respectively to a first and to a second output of a control logic 16, respectively supplying signals CS 0 and CS I for switching control.
  • the address inputs of memories 2 and 3 are connected to the outputs of a multiplexer 17 provided with first data inputs connected to an address bus 18 of the microprocessor 6 and of second data inputs connected to first outputs, called outputs addresses, a controller display 19.
  • the display controller 19 is constituted for example by the reference integrated circuit EF6845 (EFCIS).
  • the display controller 19 is provided with a clock input which receives a clock signal HC, called a character clock, of frequency equal to the frequency of the characters on the screen, supplied by a sixth output of the control logic. 16.
  • the character generator 21 is moreover provided with first data inputs connected to the data bus 10 (itself connected to the outputs of the character memory 2), by means of a set 22 of eight flip-flops of type D represented schematically using a single scale.
  • the control logic 16 comprises a shift register 22 "of eight binary elements, provided with a data input which receives a clock signal E which is the clock signal E, of period equal to the cycle time of the microprocessor , supplied by the microprocessor 6, inverted by means of an inverter 23, and a clock input which receives a second dot clock clock signal supplied by a clock 23 '.
  • the frequency of the point clock clock signal HP is equal to 18.432 MHz, or to 9.216 MHz depending on whether a line has eighty or forty characters, (the frequency of the clock signal hp then being equal at 18.432 MHz), the frequency of the clock signal character HC is equal to 1.8432 MHz or 0.9216 MHz, depending on whether a line has eighty or forty characters, and the frequency of the clock signal E is equal to 0.9216 MHz (the ratio n between the frequencies nF and F of the signals hp and E being in this case equal to 20).
  • the control logic 16 also includes a counter 24 with four binary elements whose data loading inputs are set to logic level zero, whose clock input receives the point clock signal hp.
  • the counter loading control input 24 is connected to the output of a NAND gate 25 itself provided with a first input connected to the output F of the shift register 22 "and a second input connected to the output G of the shift register 22 "via an inverter 26.
  • the counter 24 is provided with four outputs providing signals A 2 , B 2 ′ C 2 and D 2 of frequencies respectively equal to the frequency of the clock signal point hp divided by two, four, eight and sixteen.
  • the control logic 16 also includes a NAND gate 28 provided with a first input which receives the signal H 1 , and a second input which is connected to the output of an AND gate 29 itself provided with two inputs which receive the signals B 2 and C 2 .
  • the control logic 16 also includes a flip-flop D 29 ′, the input D of which is brought to the logic level "one", the clock input of which is connected to the output of the NAND gate 28 via d an inverter 30, whose reset input receives the clock signal E and whose output Q provides the signal MUX.
  • the control logic 16 also comprises two NAND gates 34 and 35 each provided with a first input which receives the R / W signal for reading / writing selection from the page memory by the microprocessor 6, inverted by means of a inverter 36, signal R / W inverted being noted R / W.
  • the NON AND gates 34 and 35 are moreover provided with a second input connected respectively to the outputs of the NON AND gates 31 and 32 by means of inverters 37 and 38.
  • the outputs of the NOT AND gates 34 and 35 provide the signals (R / W) 0 and (R / W) applied respectively to the read-write selection input of page memory 2 and attribute memory 3.
  • the page memory read-write device makes it possible to display the data stored in the page memory either at the rate of forty characters per row or at the rate of eighty characters per row.
  • the point clock signal HP is obtained at the output of a multiplexer 44 which receives a first input (corresponding to forty characters), the signal A 2 and on a second input (corresponding to eighty characters) the signal point clock clock with frequency 18.432 MHz.
  • the signal (LD / SH ) Output 40 of the inverter 30 has a level "one" only during the fourth period of the clock signal point hp within each second half-period of the clock signal E.
  • the data is stored in the page memory at the rate of one character per memory address, it is necessary in the case of eighty characters per row to address the page memory twice to two successive addresses, when of each read or write operation. In the case of forty characters per line, only one address is necessary.
  • the page memory read addresses are supplied by the display controller at the rate of the character clock signal, it is therefore necessary to generate two character clock signals, one (HC 40 ) for forty characters, the other (HC 80 ) for the case of eighty characters.
  • the signal HC 40 equal to the signal E 1 , has an active edge during the fifth period of the clock signal inside each first half-period of the clock signal E.
  • the signal HC 80 equal at signal C 2 , has a first and a second active edge respectively during the first period of the clock signal point hp within each first half-period of the clock signal E and during the first period of clock dot hp inside every second half signal period clock E .
  • the LD / signal SH 80 ' which is the signal supplied by the counter output 24, has a first active edge after the first active edge of the STROBE 80 signal and for example, in the context of the example embodiment described, during the sixth period of the clock signal point hp within the first half-period of the clock signal E.
  • the signal LD / SH 80 has a second active edge after the second active edge of the STROBE 80 signal and for example, in the context of the example embodiment described, during the sixth period of the point clock signal hp within the second half -period of clock signal E.

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Abstract

Ce dispositif de lecture et d'écriture de la mémoire de page (1) d'un terminal à écran cathodique, dans lequel les accès à la mémoire de page s'effectuent périodiquement au rythme d'un signal d'horloge interne (E) et comportent successivement au cours d'une même période du signal d'horloge interne (E) un emplacement réservé à la lecture et un emplacement réservé à l'écriture, ce dispositif comporte des moyens (16) pour assurer deux lectures de la mémoire de page (1) au cours d'un même emplacement réservé à la lecture, ce qui permet de multiplier par deux le nombre de caractères visualisés sur l'écran cathodique. Application aux terminaux à écran cathodique.

Description

  • La présente invention concerne un dispositif de lecture et d'écriture de la mémoire de page d'un terminal à écran cathodique.
  • Les données à visualiser sur l'écran cathodique d'un terminal sont stockées, avant leur visualisation sur l'écran, dans une mémoire vive, dite mémoire de page, après y avoir été préalablement inscrites soit à distance par un calculateur dans le cadre d'une application de type télétraitement, soit localement par un opérateur qui introduit ces données au moyen d'un clavier associé à l'écran.
  • L'écriture des données dans la mémoire de page est gérée par un microprocesseur qui détermine notamment l'adresse d'écriture des données dans cette mémoire.
  • La lecture des données dans la mémoire de page est gérée par un contrôleur de visualisation qui détermine notamment l'adresse de lecture des données dans cette mémoire.
  • L'unité d'affichage fondamentale sur l'écran, correspondant au point d'impact du faisceau d'électrons sur cet écran, est appelée point.
  • Un rectangle de lm points, dont 1 points disposés dans le sens vertical et m points disposés dans le sens horizontal, détermine une cellule d'affichage, qui permet la visualisation d'une lettre, d'un chiffre, ou de tout autre symbole, par commande adéquate de la couleur des différents points de cette cellule.
  • Les m points consécutifs d'une cellule d'affichage, disposés dans le sens horizontal, forment un caractère.
  • Les données stockées à une adresse de la mémoire de page correspondent généralement à un caractère. Le balayage de l'écran étant horizontal, les caractères consécutifs situés sur une même rangée de l'écran sont lus en séquence.
  • Les accès à la mémoire de page ont lieu périodiquement au rythme d'un signal d'horloge interne et tout accès à la mémoire de page comporte un emplacement réservé à la lecture suivi d'un emplacement réservé à l'écriture. L'emplacement réservé à la lecture est utilisé systématiquement, de manière à assurer un rafraichissement permanent des données visualisées sur l'écran. L'emplacement réservé à l'écriture est utilisé seulement lorsque de nouvelles données reçues doivent remplacer les données stockées précédemment.
  • Dans la plupart des terminaux connus jusqu'à présent, l'affichage se fait à raison de quarante caractères par rangée et le temps alloué à la lecture et à l'écriture d'un caractère dans la mémoire de page est fixé égal au temps de cycle du microprocesseur.
  • D'après la demande de brevet allemand n° 3 022 118, on connaît également un dispositif de lecture et d'écriture de la mémoire de page permettant de visualiser quatre-vingts caractères par rangée sans - augmentation de la durée allouée à la lecture et à l'écriture de la mémoire de page.
  • La présente invention a pour objet un dispositif de lecture et d'écriture de la mémoire de page permettant de visualiser soit quatre-vingts, soit quarante caractères par rangée, grâce à une logique de commande simple et présentant la même structure matérielle dans les deux cas.
  • Selon l'invention, le dispositif de lecture et d'écriture de la mémoire de page d'un terminal à écran cathodique, dans lequel les accès à la mémoire de page s'effectuent périodiquement au rythme d'un signal d'horloge interne et comportent successivement au cours d'une même période du signal d'horloge interne, un emplacement réservé à la lecture et un emplacement réservé à l'écriture, ce dispositif comporte des moyens pour assurer deux lectures successives ou une seule lecture de la mémoire de page au cours d'un même emplacement réservé à la lecture, suivant que l'on veut multiplier ou non, par deux le nombre de caractères visualisés sur l'écran cathodique.
  • Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ci- annexés, dans lesquels :
    • la figure 1 est un schéma de principe de la mémoire de page et de son dispositif de lecture et d'écriture ;
    • la figure 2 est un schéma détaillé de la logique de commande faisant partie du dispositif de lecture et d'écriture ;
    • la figure 3 est un diagramme des temps destiné à illustrer le fonctionnement de la logique de commande représentée à la figure 2.
  • Sur la figure 1 on a représenté une mémoire de page 1 équipant un terminal à écran cathodique. Cette mémoire de page 1 se décompose en fait en deux mémoires, une mémoire 2, dite mémoire de caractères, contenant les caractères à afficher sur l'écran, et une mémoire 3, dite mémoire d'attributs, contenant les attributs de ces caractères, c'est-à-dire des renseignements concernant la façon dont ces caractères doivent être affichés, par exemple avec ou sans soulignage, avec ou sans clignotement, etc.., de manière à mieux attirer l'attention de l'opérateur.
  • Les mémoires 2 et 3, qui sont des mémoires vives, contiennent deux fois plus de données que dans le cas où l'affichage se fait seulement à raison de quarante caractères par rangée.
  • A titre d'exemple, dans le cas où l'affichage se fait à raison de vingt-cinq rangées de quatre-vingts caractères, les mémoires 2 et 3 ont une capacité de 2K mots. A titre d'exemple également, un caractère est codé sur huit éléments binaires et un attribut sur quatre éléments binaires, la mémoire 2 ayant alors une capacité de 2K mots de huit éléments binaires et la mémoire 3 une capacité de 2K mots de quatre éléments binaires.
  • Les entrées de données des mémoires 2 et 3 sont reliées, via un circuit d'aiguillage 4, au bus de données 5 d'un microprocesseur 6 équipant le terminal.
  • Le microprocesseur 6 étant un microprocesseur à mots de huit éléments binaires, du type EF 6809 de EFCIS, le circuit d'aiguillage 4 est nécessaire pour aiguiller les données de sortie du microprocesseur soit vers la mémoire de caractères 2, soit vers la mémoire d'attributs 3.
  • Le circuit d'aiguillage 4 est également nécessaire pour éviter que, lors des opérations de lecture de la mémoire de page, les données lues ne soient transmises au microprocesseur par l'intermédiaire du bus de données 5.
  • Le circuit d'aiguillage 4 comporte un premier ensemble 7 de huit portes à sorties trois-états montées dans un premier sens, représentées schématiquement à l'aide d'une seule porte à sorties trois-états 8 montée dans ce premier sens, et de huit portes à sorties trois-états, montées dans un second sens, représentées schématiquement à l'aide d'une seule porte à sorties trois-états 9, montée dans ce second sens.
  • Les portes 8 sont munies chacune d'une entrée de données reliée à l'un des huit fils de données constituant le bus de données 5, et d'une sortie reliée à l'une des huit entrées de données de la mémoire de caractère 2 par l'intermédiaire d'un bus de données 10.
  • Les portes 9 sont munies chacune d'une entrée de données constituant le bus de données 10, et d'une sortie reliée à l'un des huit fils de données constituant le bus de données 5.
  • Le circuit d'aiguillage comporte également un second ensemble 12 de portes à sorties trois-états, comportant lui-même huit portes à sorties trois-états montées dans un premier sens, représentées schématiquement à l'aide d'une seule porte 13, et huit portes à sorties trois-états montées dans un second sens, représentées schématiquement à l'aide d'une seule porte 14. Chacune des portes 13 est munie d'une entrée de données reliée à l'un de quatre fils pris parmi les huit fils constituant le bus de données 5, et d'une sortie reliée à l'une des quatre entrées de données de la mémoire d'attributs 3 par l'intermédiaire d'un bus de données 15 à quatre fils. Chacune des portes 14 est munie d'une entrée de données reliée à l'un de quatre fils constituant le bus de données 15 et d'une sortie reliée à l'un de quatres fils pris parmi les huit fils constituant le bus de données 5 (les mêmes fils que pour les entrées des portes 13). Chacun des ensembles 7 et 12 est muni d'une entrée de validation qui reçoit un signal R/W de sélection de lecture de la mémoire de page, fourni par le microprocesseur 6, et d'une entrée de commande reliée respectivement à une première et à une deuxième sorties d'une logique de commande 16, fournissant respectivement des signaux CS 0 et CSI de commande d'aiguillage.
  • Les entrées d'adresse des mémoires 2 et 3 sont reliées aux sorties d'un multiplexeur 17 muni de premières entrées de données reliées à un bus d'adresses 18 du microprocesseur 6 et de secondes entrées de données reliées à des premières sorties, dites sorties d'adresses, d'un contrôleur de visualisation 19. Le contrôleur de visualisation 19 est constitué par exemple par le circuit intégré de référence EF6845 (EFCIS).
  • Le multiplexeur 17 est également muni d'une entrée de commande reliée à une troisième sortie de la logique de commande 16, fournissant un signal MUX de sélection d'adresse de la mémoire de page.
  • Les mémoires 2 et 3 sont également munies d'une entrée de sélection de lecture-écriture reliées respectivement à une quatrième et à une cinquième sorties de la logique de commande 16, fournissant respectivement des signaux (R/W)0 et (R/W) de sélection de lecture-écriture de la mémoire de page.
  • Dans le cadre de l'exemple de réalisation décrit, où les mémoires 2 et 3 ont une capacité de 2K mots, douze éléments binaires sont nécessaires à l'adressage de ces mémoires. C'est pourquoi les sorties d'adresse du contrôleur de visualisation 19 fournissent douze éléments binaires MA0 à MA11, utilisés pour la lecture de la mémoire de page. Le bus d'adresses 18 fournit de même douze éléments binaires, A1 à A12' utilisés pour l'écriture de la mémoire de page.
  • Dans le cadre de l'exemple de réalisation décrit, où le microprocesseur 6 est un microprocesseur à mots de huit éléments binaires, le bus d'adresses 18 fournit un élément binaire supplémentaire A0 indiquant si les données à écrire dans la mémoire de page sont un caractère, auquel cas c'est l'ensemble 7 de portes trois-états qui doit être validé, ou un attribut, auquel cas c'est l'ensemble 12 de portes trois-états qui doit être validé.
  • Le contrôleur de visualisation 19 est muni d'une entrée d'horloge qui reçoit un signal d'horloge HC, appelé horloge caractère, de fréquence égale à la fréquence des caractères sur l'écran, fourni par une sixième sortie de la logique de commande 16.
  • Le contrôleur de visualisation 19 est également muni de sorties fournissant des signaux HSYNC et VSYNC destinés à assurer la synchronisation horizontale et verticale de l'écran cathodique.
  • Le contrôleur de visualisation 19 est également muni de sorties fournissant un signal RA d'adresse de la mémoire morte d'un générateur de caractères 21.
  • Le générateur de caractères 21 est par ailleurs muni de premières entrées de données reliées au bus de données 10 (lui-même relié aux sorties de la mémoire de caractères 2), par l'intermédiaire d'un ensemble 22 de huit bascules du type D représentées schématiquement à l'aide d'une seule bascule.
  • Le générateur de caractères 21 est également muni de secondes entrées de données reliées au bus de données 15 (lui-même relié aux sorties de la mémoire d'attributs 3) ainsi qu'à deux sorties du contrôleur de visualisation 19, fournissant comme la mémoire d'attributs des informations sur le mode d'affichage des données sur l'écran. Cette liaison se fait également par un ensemble 22' de six bascules du type D, représentées schématiquement à l'aide d'une seule bascule.
  • L'entrée d'horloge des bascules D22 et 22' reçoit un signal STROBE fourni par une septième sortie de la logique de commande 16.
  • Le générateur de caractères 21 est également muni d'une entrée de commande de chargement de données qui reçoit un signal LD/SH fourni par une huitième sortie de la logique de commande 16.
  • Le générateur de caractères 21 est également muni d'une entrée d'horloge qui reçoit un signal d'horloge HP, appelé premier signal d'horloge point, de fréquence égale à la fréquence des points sur l'écran cathodique, fourni par une neuvième sortie de la logique de commande 16. La sortie du générateur de caractères 21 fournit un signal VIDEO utilisé pour l'affichage sur l'écran cathodique.
  • On décrit maintenant la logique de commande 16 représentée à la figure 2.
  • La logique de commande 16 comporte un registre à décalage 22" de huit éléments binaires, muni d'une entrée de données qui reçoit un signal d'horloge E qui est le signal d'horloge E, de période égale au temps de cycle du microprocesseur, fourni par le microprocesseur 6, inversé au moyen d'un inverseur 23, et d'une entrée d'horloge qui reçoit un second signal d'horloge point hp fourni par une horloge 23'.
  • Le registre à décalage 22" est muni de huit sorties fournissant des signaux A1, B1, ... Hl identiques au signal d'horloge E mais décalés respectivement dans le temps par rapport au signal d'horloge E de une, deux, ... huit périodes du signal d'horloge point hp.
  • A titre d'exemple, la fréquence du signal d'horloge point HP est égale à 18,432 MHz, ou à 9,216 MHz suivant qu'une ligne comporte quatre-vingts ou quarante caractères, (la fréquence du signal d'horloge hp étant alors égale à 18,432 MHz), la fréquence du signal d'horloge caractère HC est égale à 1,8432 MHz ou à 0,9216 MHz, suivant qu'une ligne comporte quatre-vingts ou quarante caractères, et la fréquence du signal d'horloge E est égale à 0,9216 MHz (le rapport n entre les fréquences nF et F des signaux hp et E étant en l'occurrence égal à 20).
  • La logique de commande 16 comporte également un compteur 24 à quatre éléments binaires dont les entrées de chargement de données sont mises au niveau logique zéro, dont l'entrée d'horloge reçoit le signal d'horloge point hp. L'entrée de commande de chargement du compteur 24 est reliée à la sortie d'une porte NON ET 25 munie elle-même d'une première entrée reliée à la sortie F du registre à décalage 22" et d'une deuxième entrée reliée à la sortie G du registre à décalage 22" via un inverseur 26.
  • Le compteur 24 est muni de quatre sorties fournissant des signaux A2, B2' C2 et D2 de fréquences respectivement égales à la fréquence du signal d'horloge point hp divisée par deux, quatre, huit et seize.
  • La logique de commande 16 comporte également une porte NON ET 28 munie d'une première entrée qui reçoit le signal H1, et d'une deuxième entrée qui est reliée à la sortie d'une porte ET 29 munie elle-même de deux entrées qui reçoivent les signaux B2 et C2. La logique de commande 16 comporte également une bascule D 29', dont l'entrée D est mise au niveau logique "un", dont l'entrée d'horloge est reliée à la sortie de la porte NON ET 28 par l'intermédiaire d'un inverseur 30, dont l'entrée de remise à zéro reçoit le signal d'horloge E et dont la sortie Q fournit le signal MUX.
  • La sortie Q de la bascule D 29' est reliée à une première entrée de deux portes NON ET 31 et 32, la porte ET 31 recevant par ailleurs sur une deuxième entrée l'élément binaire A0 fourni par le microprocesseur 6 et accompagnant l'adresse d'écriture dans la mémoire de page, et la porte NON ET 32 recevant par ailleurs sur une deuxième entrée l'élément binaire AO inversé au moyen d'un inverseur 33.
  • Les sorties des portes NON ET 31 et 32 fournissent respectivement les signaux CS 0 et CS 1 appliqués respectivement sur les entrées de validation des ensembles de portes à sorties trois-états 7 et 12.
  • La logique de commande 16 comporte également deux portes NON ET 34 et 35 munies chacune d'une première entrée qui reçoit le signal R/W de sélection de lecture-écriture de la mémoire de page par le microprocesseur 6, inversé au moyen d'un inverseur 36, le signal R/W inversé étant noté R/W. Les portes NON ET 34 et 35 sont par ailleurs munies d'une deuxième entrée reliée respectivement aux sorties des portes NON ET 31 et 32 par l'intermédiaire d'inverseurs 37 et 38. Les sorties des portes NON ET 34 et 35 fournissent les signaux (R/W)0 et (R/W) appliqués respectivement à l'entrée de sélection de lecture-écriture de la mémoire de page 2 et de la mémoire d'attributs 3.
  • Le dispositif de lecture-écriture de mémoire de page conforme à l'invention permet de visualiser les données stockées dans la mémoire de page soit à raison de quarante caractères par rangée soit à raison de quatre-vingts caractères par rangée.
  • En conséquence, certains signaux fournis par la logique de commande sont obtenus sur les sorties de multiplexeurs qui reçoivent deux catégories de signaux, les uns destinés au cas où l'affichage se fait à raison de quarante caractères par rangée les autres au cas où l'affichage se fait à raison de quatre-vingts caractères par rangée.
  • Ainsi le signal STROBE de commande des bascules D 22 et 22' est obtenu en sortie d'un multiplexeur 39 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal C2 et sur une deuxième entrée (correspondant à quatre-vingts caractères) le signal de sortie d'une porte NON ET 40. La porte NON ET 40 est munie d'une première entrée reliée à la sortie de la porte NON ET 28 et d'une deuxième entrée reliée à la sortie d'une porte NON ET 41 munie elle-même de deux entrées qui reçoivent respectivement les signaux A et D2.
  • De même le signal d'horloge caractère HC est obtenu en sortie d'un multiplexeur 42 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal El et sur une deuxième entrée (correspondant à quatre-vingts caractères) le signal C2.
  • De même le signal LD/SH de commande de chargement du générateur de caractères 21 est obtenu en sortie d'un multiplexeur 43 qui reçoit sur une première entrée (correspondant à quarante caractères) le signal LD/SH 40 de sortie de l'inverseur 30 et sur une deuxième entrée (correspondant à quatre-vingts caractères) un signal LD/SH 80 obtenu sur la sortie de retenue du compteur 24.
  • De même enfin le signal d'horloge point HP est obtenu en sortie d'un multiplexeur 44 qui reçoit une première entrée (correspondant à quarante caractères), le signal A2 et sur une deuxième entrée (correspondant à quatre-vingts caractères) le signal d'horloge point hp de fréquence 18,432 MHz.
  • Les multiplexeurs 39, 42, 43 et 44 sont commandés par un signal S 40/80 qui peut prendre deux niveaux logiques différents suivant le nombre de caractères par rangée que désire visualiser l'opérateur.
  • Le fonctionnement du dispositif de lecture-écriture de mémoire de page représenté aux figures 1 et 2 est maintenant décrit en relation avec la figure 3.
  • A la première ligne de la figure 3 on a représenté une période du signal d'horloge E fourni par le microprocesseur 6, et à la deuxième ligne le signal d'horloge inverse E. Le signal E a un niveau logique 1 pendant la première demi-période et un niveau logique 0 pendant la seconde demi-période.
  • A la troisième ligne de la figure 3, on a représenté le signal d'horloge point hp.
  • Sur les lignes suivantes on a représenté les signaux A à H1 de sortie du registre à décalage 22". Ces signaux sont identiques au signal E et sont décalés dans le temps par rapport à ce signal respectivement de une, deux, ... huit périodes du signal d'horloge point hp. A la ligne suivante on a représenté le signal LD de commande de chargement du compteur 24 obtenu en sortie de la porte NON ET 25.
  • Le signal LD a un niveau logique "un" seulement pendant la septième période du signal d'horloge point hp se produisant au cours de la première demi-période du signal d'horloge É, ce qui permet de synchro- niser les passages ultérieurs par la valeur "zéro" du compteur 24 lors de chaque septième période du signal d'horloge point hp se produisant au cours de chaque première demi-période du signal d'horloge E.
  • Sur les lignes suivantes on a représenté les signaux A2, B2, C2 et D2 de sortie du compteur 24.
  • D'après la forme des signaux B2, C2 et H1, le signal (LD/SH)40 de sortie de l'inverseur 30 a un niveau "un" seulement lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E.
  • Le circuit formé par les portes NON ET 31, 32, 34 et 35 et par les inverseurs 33, 36, 37 et 38 sélectionne donc la mémoire de page en écriture seulement lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E. Le reste du temps, et notamment pendant chaque première demi-période du signal d'horloge E et pendant les trois premières périodes du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E, la mémoire de page est sélectionnée en lecture.
  • Les données étant stockées dans la mémoire de page à raison d'un caractère par adresse-mémoire, il est nécessaire dans le cas de quatre-vingts caractères par rangée d'adresser deux fois de suite la mémoire de page à deux adresses sucessives, lors de chaque opération de lecture ou d'écriture. Dans le cas de quarante caractères par ligne, un seul adressage est nécessaire. Les adresses de lecture de la mémoire de page étant fournies par le contrôleur de visualisation au rythme du signal d'horloge caractère, il est donc nécessaire de générer deux signaux d'horloge caractères, l'un (HC40) pour le cas de quarante caractères, l'autre (HC80) pour le cas de quatre-vingts caractères. Ainsi le signal HC40, égal au signal E1, présente un front actif lors de la cinquième période du signal d'horloge à l'intérieur de chaque première demi-période du signal d'horloge E. Et le signal HC80, égal au signal C2, présente un premier et un deuxième fronts actifs respectivement lors de la première période du signal d'horloge point hp à l'intérieur de chaque première demi-période du signal d'horloge E et lors de la première période d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E.
  • En raison de la vitesse de travail relativement faible du générateur de caractères 21 par rapport au temps d'accès à la mémoire de page, il est nécessaire d'interposer des bascules D 22 et 22' formant un registre tampon, entre les sorties de la mémoire de page et les entrées de données du générateur de caractères 21. Le signal STROBE qui constitue le signal d'horloge de ces bascules D est donc différent selon que l'affichage se fait à raison de quarante (STROBE40) ou de quatre-vingts (STROBE80) caractères par rangée.
  • Le signal STROBE40, qui est égal au signal C2, présente un front actif après le front actif du signal HC40' et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la première période du signal d'horloge point hp au cours de chaque seconde demi-période du signal d'horloge E, l'écart entre les fronts actifs des signaux HC40 et STROBE40 étant au moins égal au temps d'accès en lecture de la mémoire de page augmenté du temps d'accès aux mémoires du contrôleur de visualisation 19.
  • Le signal STROBE80 qui est le signal de sortie de la porte NON ET 40 présente un premier front actif après le premier front actif du signal HC80' et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la cinquième période du signal d'horloge point hp à l'intérieur de chaque première demi-période du signal d'horloge É. Le signal STROBE80 présente un second front actif après le second front actif du signal HC80, et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la troisième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge É. L'écart entre les fronts actifs des signaux HC80 et STROBE80 est au moins égal du temps d'accès en lecture de la mémoire de page.
  • Les données mémorisées provisoirement dans les bascules D 22 et 22' sont prises en compte par le générateur de caractères 21 lors des fronts actifs du signal LD/SH qui est lui aussi différent suivant que l'affichage se fait à raison de quarante caractères par ligne (LD/SH40) ou à raison de quatre-vingts caractères par ligne (LD/SH 80).
  • Le signal LD/SH40 qui est le signal de sortie de l'inverseur 30 présente un front actif après le front actif du signal STROBE40 et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la quatrième période du signal d'horloge point hp à l'intérieur de chaque seconde demi-période du signal d'horloge E, l'écart entre les fronts actifs des signaux STROBE40 et LD/SH40 étant au moins égal au temps de retard des bascules 22 et 22'.
  • Le signal LD/SH 80' qui est le signal fourni par la sortie de retenue du compteur 24, présente un premier front actif après le premier front actif du signal STROBE80 et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la sixième période du signal d'horloge point hp à l'intérieur de la première demi-période du signal d'horloge E. Le signal LD/SH 80 présente un second front actif après le second front actif du signal STROBE80 et par exemple, dans le cadre de l'exemple de réalisation décrit, lors de la sixième période du signal d'horloge point hp à l'intérieur de la seconde demi-période du signal d'horloge E.
  • La lecture de la mémoire de page par le contrôleur de visualisation se fait ainsi périodiquement à chaque cycle du microprocesseur, de manière à permettre un rafraichissement de l'écran cathodique au rythme du balayage de cet écran. En revanche, l'écriture de la mémoire de page par le microprocesseur ne se fait qu'au cas où des données sont à modifier dans la mémoire de page, de sorte qu'une seule opération d'écriture par cycle du microprocesseur est suffisante, le cas où des données seraient à renouveler à chaque cycle étant possible mais peu réaliste car le débit des données reçues est limité par la vitesse de transmission.

Claims (5)

1. Dispositif de lecture et d'écriture de la mémoire de page (1) d'un terminal à écran cathodique, dans lequel les accès à la mémoire de page s'effectuent périodiquement au rythme d'un signal d'horloge interne (E) et comportent successivement au cours d'une même période du signal d'horloge interne (E), un emplacement réservé à la lecture et un emplacement réservé à l'écriture, caractérisé en ce qu'il comporte des moyens (16) pour assurer deux lectures successives ou une seule lecture de la mémoire de page (1) au cours d'un même emplacement réservé à la lecture, suivant que l'on veut multiplier par deux, ou non, le nombre de caractères visualisés sur l'écran cathodique.
2. Dispositif selon la revendication 1, comportant une horloge fournissant le signal d'horloge interne, de fréquence F, et un signal d'horloge point (hp) de fréquence nF, le point étant l'unité d'affichage fondamentale sur l'écran cathodique, caractérisé en ce que les moyens (16) pour assurer deux lectures successives, ou une seule lecture, de la mémoire de page au cours d'un même emplacement réservé à la lecture comportent un compteur (24) du nombre de périodes du signal d'horloge point (hp) de fréquence nF à l'intérieur de chaque période du signal d'horloge interne, et un circuit de détection de la valeur ¥ + m de ce compteur (avec 1<m <
Figure imgb0001
), le passage du compteur par cette valeur correspondant à la sélection en écriture de la mémoire de page, la mémoire de page étant sélectionnée en lecture au cours des périodes précédentes du signal d'horloge point (hp) de fréquence nF.
3. Dispositif selon les revendications 1 et 2, dans lequel les adresses de lecture de la mémoire de page (1) sont générées par un contrôleur de visualisation (19), à un rythme égal à la fréquence d'un signal d'horloge caractère (HC), un caractère étant constitué de points consécutifs situés sur une même rangée de l'écran cathodique, et les données correspondant à la visualisation des différents caractères étant stockées aux différentes adresses de la mémoire de page (1), caractérisé en ce qu'il comporte un générateur de signal d'horloge caractère, qui fournit un premier signal d'horloge caractère (HC ,»présentant deux fronts actifs respectivement lors du passage du compteur (24) par les valeurs p (avec 1 <p<
Figure imgb0002
) et q (avec q > p et q <
Figure imgb0003
 + m), et un second signal d'horloge caractère (HC40) présentant un seul front actif lors du passage du compteur (24) par la valeur a (avec 1 <a<
Figure imgb0004
+m), le choix entre le premier et le second signal d'horloge caractère dépendant du nombre de caractères à visualiser sur l'écran.
4. Dispositif selon les revendications 1, 2 et 3, dans lequel les données lues dans la mémoire de page (1) sont préalablement converties, avant leur visualisation , dans un code compatible avec leur visualisation sur l'écran cathodique, par un générateur de caractères (21), et dans lequel un registre tampon (22,22') est prévu entre les sorties de la mémoire de page (1) et les entrées de données du générateur de caractères (21), caractérisé en ce que le registre tampon (22, 221 est activé lors du passage du compteur (24) soit par les valeurs p + r et q + r (r périodes du signal d'horloge point (hp) de fréquence nF étant nécessaires pour effectuer un accès en lecture à la mémoire de page), soit par la valeur a + r, suivant que l'on veut, ou non, multiplier par deux le nombre de caractères visualisés sur l'écran.
5. Dispositif selon la revendication 4, caractérisé en ce que le générateur de caractères (21) est chargé par les données obtenues en sortie du registre tampon (22, 22') lors du passage du compteur (24) soit par les valeurs p + r + s et q + r + s (s périodes du signal d'horloge point (hp) de fréquence nF correspondant au temps de retard du registre tampon (22, 22')), soit par la valeur a + r +s, suivant que l'on veut, on non, multiplier par deux le nombre de caractères visualisés sur l'écran.
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