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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf Speicherzelleneinrichtungen
und genauer gesagt auf eine Programmiertechnik mit Schwellenwerten
auf mehreren Niveaus für
derartige Einrichtungen.
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Beschreibung des relevanten
Standes der Technik
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Das
Programmieren von Speicherzellen und dergleichen mit Schwellenwerten
auf mehreren Niveaus wird von vielen Entwicklern verwendet, um die Menge
an Daten, die auf einer Speichereinrichtung gespeichert werden können, zu
erhöhen.
Statt daß beispielsweise
zwei Schwellenwerte verwendet werden, um die Datenwerte bzw. -niveaus "ein" oder "aus" in der Speicherzelle
zu speichern, wird nunmehr eine größere Anzahl von Schwellenwerten
verwendet und in Form getrennter Datenniveaus erfaßt. Dies
ermöglicht
eine erweiterte Datenspeicherung für einen gegebenen Umfang an
Speicher.
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Um
bei derartigen Speicherzellen ein Programmieren mit mehreren Schwellenwerten
zu erreichen, ist eine exakte Ladungsplazierung eine der Hauptanforderungen.
Insbesondere ist es wichtig, die Speichereinrichtung so zu programmieren,
daß kein
nennenswertes Überschießen der
Schwellenwertspannung auftritt, da ein Überschießen von der Abfrageeinrichtung
irrtümlicherweise
als ein nachfolgendes Datenniveau interpretiert werden könnte. Wenn
die Genauigkeit der Ladungsanordnung verbessert wird, so können beträchtlich
mehr Spannungsniveaus bei einer einzelnen Speicherzelle verwendet
werden, wodurch die relative Dichte der Datenspeicherung erhöht wird.
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Viele
frühere
Anordnungen und Programmiertechniken sind für die Programmierung von Speicherzellen
mit Schwellenwerten auf mehreren Niveaus vorgeschlagen worden. Eine
derartige Technik umfaßt
die Schritte des Programmierens der Speicherzellen und dann anschließend Verifizieren
des programmierten Niveaus (auch als "Programmieren und Verifizieren" bezeichnet). Variationen
der Programmier- und Verifizierungstechnik sind in den US-Patenten
Nr. 5,293,560 und 5,218,569 offenbart. Eine weitere Technik beinhaltet
Selbstkonvergenz, wobei das gewünschte,
programmierte Spannungsniveau bereitgestellt wird durch Verwenden
einer Strom- oder Spannungserfassung an einem Punkt in der Einrichtung,
um ein weiteres Programmieren der Einrichtung zu beenden. Dies beseitigt
das Erfordernis der Verifizierung für jedes programmierte Niveau. Beispiele
derartiger Selbstkonvergenztechniken sind in den US-Patenten 5,566,111
und 5,712,815 offenbart.
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Ein
Problem, welches bei beiden solchen Techniken auftritt, besteht
darin, daß während des Programmierens,
während
ein programmierter Zustand sich einem gewünschten Niveau annähert, die Schwellenwertspannung
der programmierten Zelle in groben und ungleichmäßigen Schritten, von einem niedrigen
Niveau auf ein hohes Niveau oder umgekehrt, verschoben wird. Dies
bewirkt im allgemeinen, daß die
Schwellenwertverteilung relativ breiter ist als es für ein Programmieren
von Zellen mit mehreren Niveaus wünschenswert ist. Einige Lösungen dieses Problems
umfassen das folgende: Verwenden einer kontrollierten Pulsbreite
für den
Programmierimpuls der Gate-Spannung, Verwenden eines kleineren Spannungsschrittes
für jeden
nachfolgenden Programmierimpuls, der an dem Gate angelegt wird, und/oder
Verwenden von genaueren Vergleichen bzw. Komparatoren für die Bezugsspannung.
Jede dieser Lösungen
bedeutet ein Kompromiß hinsichtlich
der Gerätekosten
und der Programmiergeschwindigkeit.
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Ein
weiterer Faktor, der das Programmieren und Bereitstellen von Schwellenwertspannungen
auf mehreren Niveaus in einer Speicherzelle beeinflußt, ist
der Reihenwiderstandseffekt, wie er in dem US-Patent Nr. 5,422,845
beschrieben wird. Dieses Patent schlägt die Lösung vor, daß ein oder
mehrere Widerstände
zwischen dem Masseanschluß und Masse
hinzugefügt
werden. Das Ergebnis einer solchen Lösung besteht in einem beträchtlichen
Anstieg hinsichtlich der Gerätegrundlasten
bedeutet, da Widerstände
generell eine große
Fläche
für die
Ausbildung auf Halbleiterentwürfen
erfordern.
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Es
ist demnach wünschenswert,
eine Speicherzellengeräteanordnung
und ein Programmierverfahren bereitzustellen, die eine wünschenswerterweise
schmale Verteilung von Schwellenwertspannungen auf mehreren Niveaus
bereitstellt, ohne jedoch teure und genaue Steuerungen der Breite
des Gateprogrammierimpulses und/oder der Spannungsschritte zu erfordern
oder zusätzlich
eine erhöhte Verwendung
peripherer Geräte,
wie z.B. Komparatoren, Widerstände
und dergleichen, zu erfordern.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung wird durch die Ansprüche 1 und 19 definiert.
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Besonders
bevorzugte Aspekte der vorliegenden Erfindung sind in den beigefügten unabhängigen und
abhängigen
Ansprüchen
dargelegt. Merkmale der abhängigen
Ansprüche
können
mit Merkmalen der unabhängigen
Ansprüche
nach Bedarf kombiniert werden und auch in Kombinationen, die sich
von den ausdrücklich
in den Ansprüchen
dargelegten unterscheiden.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung enthält
eine Speichereinrichtung eine Pseudozelle (Dummy-Zelle), die zu
einer ausgewählten
Speicherzelle parallel geschaltet ist, welche dadurch gemeinsame
Source- und Drain-Knoten bilden. Die Bezugnahme auf eine Parallelschaltung
ist eine vereinfachte Wiedergabe, da die Einrichtungen über angemessene
Block-, Spalten- und Reihenausfallschaltkreise und dergleichen miteinander
verbun den sind, die im Stand der Technik allgemein bekannt sind.
Die Gates der miteinander verbundenen Einrichtungen verwenden auch
eine gemeinsame Wortleitung und bilden einen Gate-Knoten. Die Schwellenwertspannung
der Pseudozelle wird gesetzt oder die geeignete Pseudozelle wird
ausgewählt
je nach der gewünschten,
angestrebten Schwellenwertspannung der programmierten Speichereinrichtung.
Der Strom durch die zugehörige
Pseudozelle wird verwendet, um das Überschießen der programmierten Schwellenwertspannung
der Speicherzelle zu kontrollieren. Eine Serie von Stufenspannungen
oder Programmierimpulsen wird an dem Gate der Speicherzelle angelegt,
um die programmierte Schwellenwertspannung zu erreichen.
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In
einer anderen Ausführungsform
der Erfindung wird eine Konstantstromquelle, die beispielsweise
aus einer Transistoreinrichtung besteht, zwischen dem gemeinsamen
Source-Knoten und
dem Masseanschluß der
Pseudo- und Speicherzelleneinrichtungen verwendet. Programmierschritte
enthalten die zeitliche Taktung des Anlegens einer bekannten Spannung
an dem Gate des Stromquellentransistors, um einen konstanten Strom
an dem Source-Knoten zu erzeugen. Ein Programmier- und Verifizierverfahren
des Programmierens der Speicherzelle nutzt die parallel geschalteten
Einrichtungen gemäß den folgenden
Schritten: Verbinden des Drain-Knotens und des Gate-Knotens mit
einer hohen Spannung und Verbinden des Source-Knotens mit einem Zwischenwert an der
Stromquelle, während
der Programmierimpuls beginnt. Danach wird das Gate der Konstantstromquelle
mit einem festen Spannungsniveau gegenüber Masse verbunden, was die
Stromquelle einschaltet und den Source-Knoten auf das Niveau der
Stromquelle zieht. Anfänglich
ist der Strom durch die Speicherzelle gleich dem Strom durch die
Stromquelle, wobei der Strom der Pseudozelle Null ist, da die Schwellenwertspannung
der Speicherzelle geringer ist als die der Pseudozelle. In dem endgültigen Zustand
der Speicherzelle ist der Strom gleich dem der Dummy-Zelle, was der
Hälfte
des Konstantstromes entspricht, vorausgesetzt, daß das Aspektverhältnis der
Speicherzelle und der Pseudozelle bzw. Dummy-Zelle äquivalent ist und daß ihre Schwellenwertspannungen
annähernd
die gleichen sind. Diese Ausführungsform
der Erfindung stellt eine bequeme Programmierbarkeit bereit, und
reduziert dennoch das Überschießen der Schwellenwertspannung
beträchtlich,
und stellt dadurch eine verbesserte Verteilung der Schwellenwertspannung
bereit.
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Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung nutzt ein Selbstkonvergenzverfahren die
miteinander verbundenen Speicher- und Dummy-Zellen-Einrichtungen
zusammen mit Abfrageverstärkereinrichtungen
und Herabzieheinrichtungen für
die Drain, welche durch den durch die Dummy-Zelle fließenden Strom
aktiviert werden. Die Programmierschritte umfassen die folgenden:
Verbinden
der Drain- und Gate-Knoten mit einer hohen Spannung und des Source-Knotens mit einem Zwischenniveau
zu Beginn des Programmierens. Danach Verwenden des Gates der Stromquelle
mit einem bekannten Niveau gegenüber
Masse, was die Stromquelle einschaltet und den Source-Knoten von dem
Zwischenniveau auf high zieht. Und Überwachen des Dummy-Zellen-Stromes über die
Abfrageverstärkereinrichtungen,
welche die Herabzieheinrichtungen der Drain einschalten, wenn der
Strom durch die Dummy-Zellen ein gewisses Niveau erreicht. Dies
beendet das Programmieren der Speicherzelle, wenn die gewünschte Schwellenwertspannung
der Programmierung an der Zelle erreicht ist. Dieses Konvergenzverfahren
mit den Dummy-Zellen vermindert die Breite der Stromverteilung für jede Schwellenwertspannung,
während
die Schwellenwertspannung auf einen Wert konvergiert, wenn der Speicherzellenstrom
durch den Abfrageverstärker bestimmt
wird. Darüber
hinaus kann eine Reihe von Dummy-Zellen und zugehörigen Abfrageverstärkern für jede nachfolgende,
angestrebte Schwellenwertspannung verwendet werden, um dadurch mehrere Datenniveaus
für irgendeine
Speicherzelle zu erzeugen, die umschaltbar mit der Serie von Dummy-Zellen
verbunden werden kann.
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Gemäß Ausführungsform
der Erfindung wird eine genaue Ladungsplazierung mit keinem oder
nur einem minimalen Überschießen der
Schwellenwertspannung und mit relativ geringen Zusatzlast-(overhead)Erfordernissen
der Einrichtung erreicht.
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KURZBESCHREIBUNG
DER FIGUREN
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Die
vorliegende Erfindung wird lediglich beispielhaft unter Bezug auf
bevorzugte Ausführungsformen
weiter beschrieben, wie sie in den beigefügten Zeichnungen dargestellt
sind, und von denen:
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1 ein
Schaltkreisdiagramm des grundlegenden Aufbaus von Ausführungsformen
der vorliegenden Erfindung ist, wobei der Schaltkreis eine Dummy-Zelle
enthält,
die mit der zu programmierenden Speicherzelle parallel geschaltet
ist. Man beachte, daß für die 1, 3 und 4 die
parallelen Verbindungen als repräsentative
Beispiele dargestellt sind, um die Beschreibung von Ausführungsformen
der Erfindung zu erleichtern. Die Layouts des Zellarrays, die Schaltverbindungen
und dergleichen sind aus Gründen
der Einfachheit fortgelassen worden.
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2 ist
eine Kurve, welche die größeren Schritte
und Pulsbreiten der Gate-Spannung (gegenüber früheren Techniken) darstellt,
welche mit Ausführungsformen
der vorliegenden Erfindung möglich sind,
ohne die Verteilung der Schwellenwertspannung nachteilig zu beeinflussen.
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3 ist
ein Schaltkreisdiagramm einer weiteren Ausführungsform der vorliegenden
Erfindung zur Durchführung
des Programmier- und Verifizier-Verfahrens, wobei der Schaltkreis
eine Dummy-Zelle enthält,
die zu der zu programmierenden Speicherzelle parallelgeschaltet
ist, und mit einer Konstantstromquelle zwischen dem gemeinsamen Source-Knoten
und Masse.
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4 ist
ein Schaltkreisdiagramm einer weiteren Ausführungsform der vorliegenden
Erfindung zur Durchführung
des Selbstkonvergenzverfahrens, wobei der Schaltkreis weiterhin
Lesezellen und Herabziehzellen zusätzlich zu den Einrichtungen
nach 1 enthält.
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5 ist
ein Schaltkreisdiagramm einer weiteren Ausführungsform der vorliegenden
Erfindung mit einer Variation der in 4 dargestellten Drain-Anschlüsse der
Einrichtung.
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6 ist ein Diagramm eines Speicherzellen-Arrays,
wobei individuelle Speicherzellen wahlweise entsprechend den beispielhaften
Figuren oben programmiert werden können.
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7 ist
ein Diagramm eines Abfrageverstärkerschaltkreises
nach 6, einschließlich eines repräsentativen
Satzes von drei Dummy-Zellen zur Erzielung von vier Programmierniveaus.
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8 ist
ein Diagramm eines beispielhaften Dateneingangspuffers, der verwendet
wird zum Abbilden von einzuschreibenden Daten auf den Drain-Knoten
der Speicherzelle.
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GENAUE BESCHREIBUNG VON
AUSFÜHRUNGSFORMEN
DER ERFINDUNG
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Eine
genaue Beschreibung von Ausführungsformen
der vorliegenden Erfindung wird unter Bezug auf die 1 bis 8 gegeben.
Die angeschlossenen Geräte,
wie in den 1 bis 5 dargestellt,
dienen nur beispielhaften bzw. repräsentativen Zwecken und dienen
dazu, die Diskussion zu vereinfachen, indem gewisse Schaltnetzwerke
und dergleichen ausgeschlossen werden. Die 6 bis 8 zeigen
repräsentative
Schaltanordnungen und periphere Schaltkreise für ein Speicherzellarray. Die unten
beschriebenen Prinzipien sollen auf andere Speicherzelleinrichtungen,
Arrays und dergleichen angewendet werden, um die offenbarten, günstigen Resultate
zu erzielen.
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In 1 ist
eine repräsentative,
programmierbare Speicherzellanordnung 100 dargestellt. Diese
umfaßt
eine Speicherzelle 102, die mit einer Dummy-Zelle 104 parallelgeschaltet
ist. Entsprechend der Schaltung ist ein gemeinsamer Drain-Knoten 106 zusammen
mit einem gemeinsamen Source-Knoten 108 ausgebildet. Eine
gemeinsame Leitung 110 (d.h. eine Wortleitung) zieht die
Gates der Zellen auf einen Gate-Knoten 112. Die Schwellenwertspannung
der programmierten Speicherzelleneinrichtung 102 ist als
Vtp und der Strom ist als Icp wiedergegeben. Die entsprechenden
Werte für
die Dummy-Zellen-Einrichtung 104 sind als Vtd und Idp wiedergegeben.
Gemäß dieser
Ausgestaltung wird Vtd der Dummy-Zelle entsprechend auf die angestrebte
Schwellenwertspannung eingestellt (die demnach als Vt bezeichnet
wird). Wenn beispielsweise zwei Datenbits von einer Zelle erwünscht sind,
so sind zumindest vier diktierbare Schwellenwertniveaus in der Einrichtung
erforderlich (beispielsweise Null plus drei weitere Niveaus). Insoweit
könnte
die angestrebte, programmierte Vt auf vier unterschiedliche Niveaus über eine
Verbindung mit einem Satz von Dummy-Zellen umschaltbar sein, wobei
jede Dummy-Zelle
eine andere Schwellenwertspannung Vtd hat. Ein umschaltbarer, zugänglicher
Satz derar tiger Dummy-Zellen würde
mit so vielen angestrebten Schwellenwerten verfügbar gemacht, wie sie für eine bestimmte
Datenspeicherdichte erforderlich sind.
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Wenn
in 1 die Dummy-Zelle 104, die mit der Speicherzelle 102 verbunden
ist, wie es beispielhaft dargestellt ist, liefert eine Treppenstufenanwendung
von Gate-Spannungen im allgemeinen einen vorteilhaften Programmierbetrieb.
Gemäß 2 ist ebenfalls
eine Kurve der Gate-Spannungen 120 zum Programmieren für das Anlegen
an dem Gate-Knoten 112 dargestellt. Das Programmierfreigabesignal ist
als PGMB 121 dargestellt. Zu Beginn trägt die Dummy-Zelle 104 keinen
nennenswerten Betrag des Drain-Stromes mit der Speicherzelle 102 gemeinsam.
Wenn sich jedoch die Schwellenwertspannung der programmierten Speicherzelle
eines zielwerten Spannungsniveaus (Vt) annähert, so fließt mehr Strom
durch die Dummy-Zelle. Im Vergleich zu früheren Systemen müssen die
Programmierimpulsbreite 122 und der Programmierverifizierungsimpuls 124 nicht
so genau kontrolliert bzw. gesteuert werden. Zusätzlich können die Zunahmen der Spannungsschritte
in größeren Stufen
variiert werden (beispielsweise um etwa 1 Volt für jeden Schritt), anstatt mit
den schmaleren Schritten, was zu mehr Programmier- und Verifizierungsvorgängen führen kann.
Frühere Methoden
mußten
u.U. in etwa 10 oder mehr Programmier- und Verifizierungsschritte
anwenden, wohingegen das vorliegende Verfahren weniger Schritte benötigen würde, wegen
der größeren Spannungsschritte.
Beispielsweise würde
das vorliegende Verfahren womöglich
nur fünf
Schritte zum Programmieren der Zelle benötigen. Darüber hinaus haben aufgrund der
Verwendung größerer Spannungsschritte gemäß der vorliegenden
Erfindung irgendwelche Variationen der Gate-Spannung einen nur geringen
Einfluß auf
die Verteilung der Schwellenwertspannung. In 2 zeigt
die Linie 126 (die durch 11 Volt verlaufend dargestellt
ist) an, daß die
Gate-Spannung 120 während
jedes nachfolgenden Programmierimpulses in etwa auf demselben Niveau
verbleibt.
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3 zeigt
eine beispielhafte bzw. repräsentative
Speichereinrichtung 100',
die aus der Speichereinrichtung 100 nach 1 besteht,
jedoch zusätzlich
eine Konstantstromquelle mgp hat, die aus einer Transistoreinrichtung 130 gebildet
ist. Die Stromquelle 130 könnte aus ähnlichen Einrichtungen bestehen, die
eine Stromquellenfunktion bereitstellen. Die Quelle 130 wird
zwischen dem Source-Knoten 108 und dem Masseniveau (0 Volt)
angeordnet. Für
die Transistoreinrichtung wird eine bekannte Spannung vgp an dem
Gate angelegt und ein Konstantstrom Igp wird erzeugt, um den Source-Knoten 108 herabzuziehen.
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In
Anbetracht dieser Speicherzellanordnung 100' kann ein Programmier- und Verifizierverfahren zum
Programmieren angelegt werden, und eine verbesserte Verteilung von
Schwellenwertspannungen auf mehrere Niveaus bereitgestellt werden.
Bevor das Programmieren ausgeführt
wird, wird Igp durch Anlegen einer bekannten vgp an dem Gate der
Einrichtung 130 vordefiniert. Vgp kann mit einem Mini-Array
oder dergleichen verfolgt werden, um Prozeßvariationen zu kompensieren.
Um die Einrichtung zu programmieren, sind der Drain-Knoten 106 und der
Gate-Knoten 112 mit einer hohen Spannung verbunden und
der Source-Knoten ist außer dem
mit einem gewissen Zwischenniveau verbunden, während der Programmierimpuls
beginnt. Danach wird das Gate von mgp mit einem bekannten vgp-Niveau
gegenüber
Masse (0 Volt) verbunden. Während
dieser anfänglichen
Schritte ist Icp = Igp und Idp = 0. Weiterhin sei angenommen, daß Vtp kleiner
als Vtd ist, wobei Vtd entsprechend der Zielwertspannung Vt eingestellt
wird. Man beachte, daß dann,
wenn Vtp größer als
Vtd ist, Idp nicht gleich 0 ist und der Programmiervorgang abgeschlossen
wird oder mit derartigen Gerätewerten
als ineffizient angesehen wird. Rechtzeitig steigt der Dummy-Zellen-Strom
an und Icp = Idp = Igp/2, vorausgesetzt, das Aspektverhältnis der
Speicherzelle und der Dummy-Zelle sind äquivalent, und Vtd ist so eingestellt
oder ausgestaltet worden, daß sie
gleich der angestrebten Spannung Vt ist. Bei dieser Gerätekonfiguration
und diesen Programmierverfahren bleibt das Programmieren relativ
einfach, jedoch wird das Überschießen von
Vtp reduziert, wodurch eine verbesserte Verteilung der Schwellenwertspannung
gewährleistet
wird.
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4 zeigt
eine ähnliche
beispielhafte Anordnung wie 3, jedoch
mit hinzugefügten
Bauteilen, um eine Selbstkonvergenz des Programmierniveaus zu erzielen.
Die Speicherzellenanordnung 140 enthält eine Speicherzelle 142 mit
einem Strom Icp, die parallel zu einer Dummy-Zelle 144 mit
einem Strom Idp geschaltet ist. Eine Konstantstromquelle 156 mit
dem Strom Idp ist zwischen den Source-Knoten 148 und Masse
geschaltet. Ein Abfrageverstärker ist
dargestellt, welcher eine Stromleseeinrichtung 154 enthält, die
mit einem Inverter 155 verbunden ist, zusammen mit einer
Herabzieheinrichtung 152. Diese Geräte werden gemeinsam verwendet,
um den Strom Idp zu erfassen bzw. abzufragen und die Drain herabzuziehen,
wenn der Strom ein gewisses Niveau erreicht. Dieses Niveau entspricht
der angestrebten Schwellenwertspannung, welche auf der programmierten
Speicherzelle erreicht wurde. Ein gemeinsamer Drain-Knoten 146 ist
für die
Einrichtung 142, 152 und 154 ausgebildet.
Ein gemeinsamer Gate-Knoten und ein Source-Knoten sind für die Einrichtungen 142 und 144 ausgebildet. 5 zeigt
eine Einrichtung ähnlich
der in 4 dargestellten mit Ausnahme der Tatsache, daß die Drain 155 der
Einrichtung 154 von der gemeinsamen Drain 146 getrennt
geschaltet und daher mit einer unabhängigen Versorgung verbunden
ist.
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Das
Programmierungsverfahren mit Selbstkonvergenz beinhaltet Schritte,
die der obigen Programmier- und Verifizierungsoperation ähnlich sind. Vor
dem Programmieren sind der Drain-Knoten 146 und
der Gate-Knoten 150 mit hoher Spannung verbunden und der
Source-Knoten 148 ist mit einem gewissen Zwischenniveau
verbunden, während
der Programmiervorgang beginnt. Danach wird das Gate der aktuellen
Stromeinrichtung 152 gegenüber dem Masseniveau (0 Volt)
mit vgp verbunden. Dieses schaltet Igp an und zieht den Source-Knoten 148 von high
auf das (aktuelle) Niveau. Ein Abfrageverstärker, welcher eine Lesezelle 154 enthält, die
mit einem Invertierer 155 verbunden ist, wird verwendet,
um den Strom Idp durch die Dummy-Zelle zu erfassen, was wiederum
eine Anzeige des Zellstromes zu programmieren als Icp gleich Igp
minus Idp nach sich zieht. Wenn Idp ein gewisses Niveau erreicht
hat, schaltet sich die Lesezel le 154 ein und ermöglicht das
Herabziehen der Drain-Spannung und stellt den programmierten Zustand
der Speicherzelle 142 bereit.
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Gemäß 6 erkennt man ein Schaltkreisdiagramm,
welches den inneren Aufbau eines Arrays aus Speicherzellen mit Floating-Gate
(schwebendes Gate) gemäß einer
Ausführungsform
der vorliegenden Erfindung darstellt. Das Array enthält eine
Mehrzahl von Speicherzellen mit Floating-Gates, die in dem Block 203 angeordnet
sind, so daß sie
wahlweise programmiert werden können.
Die Speicherzellen mit Floating-Gate sind über Source und Drain miteinander
verbunden, so daß sie
Reihen aus Speicherzellen mit Floating-Gate bilden. Die Steuergates
aller Speicherzellen mit Floating-Gates sind in einer Reihe mit
derselben Wortleitung verbunden. Die beispielhaft dargestellten
Blockausfalleitungen BWLn – 1 und
BWLn sind zusammen mit ihren entsprechenden Speicherzellwortleitungen
SWL0 bis SWL31 dargestellt. Der Block 204 zeigt Spaltenausfalleitungen
und eine Schaltung, wie sie durch die Eingänge DWL und DWR kontrolliert
wird, die dazu dienen, wahlweise Bitleitungen mit geeigneten benachbarten
Bitleitungen zu verbinden. Der Block 202 zeigt einen verwandten
bzw. benachbarten Schaltkreis, der ausgebildete Bitleitungen über ein
Eingangssignal VCP auf geeignete Spannungsniveaus zieht (beispielsweise 2,0
Volt während
VDD = 6,25 Volt ist), um die Speicherzellen zu programmieren. Der
Block 201 zeigt als Beispiel einen Strombegrenzer, der
ein geregeltes Niveau TYP0 (oder VGP) bereitstellt unter Verwendung
der Steuersignale PGM, YPB und eines Signals von einem Stromspiegel 210.
Ein Treiberblock 200 ist dargestellt, welcher Eingangssignale
VGP, YG0 und YG1 verwendet. Die Bitauswahlleitungen 212,
die im einzelnen mit YS0–YS2
und YSP0–YSP2
bezeichnet sind, gehen von einem Decoderschaltkreis aus, der die
gewünschten
Bitleitungen auswählt.
Die Betriebsweise eines ähnlichen
Speicherzellenarrays wird genauer in der gleichzeitig anhängenden
US-Patentanmeldung mit dem Titel "Vorrichtung und Verfahren zum Programmieren
einer EPROM-Array-Zelle mit virtueller Masse ohne störende benachbarter
Zellen" beschrieben,
mit den Erfindern Chin-Hsi Lin, Shi-Charng Al, Chien-Sing Lee, Ful-Long
Ni, Mam-Tsung Wang, Chin-Yi Huang, eingereicht am 26. August 1997
als US-Anmeldung mit der Serial Nr. 08/918,796, deren europäisches Gegenstück die Patentanmeldung
EP-A-0 899 744 ist, die am 03. März 1999
veröffentlicht
wurde, und auf welcher der Leser bezüglich weiterer Einzelheiten
verwiesen wird. Ein Abfrageverstärker 220,
welcher einem Datenbit 0 entspricht, ist ebenfalls dargestellt,
und es ist ein Abfrageverstärker 222 dargestellt,
der dem Datenbit 8 entspricht. Ein entsprechender Dateneingangspuffer 224 für die data0
und ein Puffer 226 für
data8 ist ebenfalls mit einer entsprechenden Datenleitung DL verbunden
dargestellt.
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Es
wird nunmehr auf 7 Bezug genommen, in welcher
eine genaue Darstellung des Abfrageverstärkers wiedergegeben ist, auf
welche in 6 Bezug genommen wurde (mit
Puffern 220 und 222, die in ihrer Arbeitsweise
im wesentlichen dieselben sind). In diesem Beispiel ist eine ausgewählte Speicherzelle über die
Datenleitung DL mit einer der Dummy-Zellen 302, 304 und 306 verbunden,
abhängig
von den einzuschreibenden Daten. Mit anderen Worten, es wird in
Abhängigkeit
von den einzuschreibenden Daten über
DL während
des Programmierens eine der Einrichtungen 302, 304 oder 306 freigegeben.
Die NMOS-Einrichtung 300 wird verwendet, um den teilweisen
Programmierstrom anzuregen und wird durch VGP angesteuert. Jede
Dummy-Zelle 302–306 hat
eine andere Schwellenwertspannung, die jeweils als vtd0, vtd1 und
vtd2 bezeichnet ist. Mit jeder Dummy-Zelle ist ein individueller
Abfrageverstärker
verbunden. Die Abfrageverstärker
bestehen aus einem mit einem Inverter verbundenen Transistor, wie
dargestellt, die jeweils mit 308–312 und 314–316 bezeichnet
sind. Während
der Programmierung werden die Ausgangssignale SAB0, SAB1 und SAB2
von den Abfrageverstärkern
in ein NOR-Gatter 340 eingegeben, um ein Signal einer Programmiertreigabeschranke
(PENB) zu erzeugen. Beim Lesen wird dieser Pfad abgeschaltet. Die
Ausgangssignale werden außerdem
in einen Encoder 342 eingegeben, um 2 Datenbits (Bit0 und
Bit1) zu erzeugen, die dann, wenn sie gemeinsam verwendet werden,
beim Lesen vier verschiedene Datenniveaus bilden. Dieser Pfad wird
während
des Programmierens abgeschaltet. In der vorgeschlagenen Anwendung
ist es wünschenswert,
wenn beim Lesen die konvergierte Schwellenwertspannung der programmierten
Zelle durch den Abfrageverstärker
verfolgt wird. Dementsprechend werden die Dummy-Zellen sowohl bei Programmier- als auch
bei Lesevorgängen
verwendet. Beim Lesen werden die Dummy-Zellen mit einer Speicherzelle verglichen,
die mit der Datenleitung DL verbunden ist, das Gatter 330 ist
freigeschaltet und PGMB ist mit high verbunden. Die NMOS-Einrichtung 300 ist
abgeschaltet, während
VGP während
des Lesens mit low verbunden ist. Beim Programmieren werden die Dummy-Zellen
mit dem definierten, teilweisen Programmierstrom verglichen, der
durch die NMOS-Einrichtung 300 definiert wird, wenn diese
durch VGP angesteuert wird. Der Pfad der Datenleitung wird abgeschaltet,
indem PGMB mit low verbunden ist. Wenn der Abfrageverstärker sowohl
für Programmier-
als auch für
Lesevorgänge
verwendet wird, werden die entsprechenden Ausgänge zu PENB, BIT0 und BIT1.
Die Tabelle 350 zeigt die Beziehung der Niveaus von SAB0,
SAB1 und SAB2 mit den Ausgängen
BIT0 und BIT1 des Encoders 342, welches die Ausgänge bzw.
Ausgangswerte der Mehrniveauzelle nach dem Abfragen sind.
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Gemäß 8 ist
der Dateneingangspuffer aus 6 (224, 226)
dargestellt, der das Signal DINB in DL (aus 7) einspeist.
Die Tabelle 362 zeigt ein DATA-Signal, welches ein decodiertes
Signal ist, das von Einschreibe-Datenbits (bit0 und bit1 – im Unterschied
zu BIT0 und BIT1, wie sie oben diskutiert wurden) herrührt, die
beim Programmieren verwendet werden. Dieses DATA-Signal zusammen mit
dem zuvor erläuterten
PENB-Signal und dem PGMB-Signal (über einen Invertierer 361)
werden in ein NOR-Gatter 360 eingegeben. Der Puffer enthält weiterhin
Transistoreinrichtungen 364, 366 und den Invertierer 368,
die als ein Teilernetzwerk zwischen die Versorgung VPP und Masse
geschaltet sind, um das Dateneingangssignal DINB bereitzustellen.
Gemäß dieser
Anordnung wird das DATA-Signal nur dann an den Datenleitungs eingang
DL angelegt, wenn genau ein Abfrageverstärker ein gewünschtes Programmierniveau
einer Speicherzelle erfaßt
hat. Während
des Programmierens wird der Schaltkreis freigeschaltet (über PGMB)
und das DINB-Signalniveau bezieht sich auf das DATA-Niveau. Wenn
DATA = 1, so ist DINB auf einem niedrigen Niveau (low) and wenn
DATA = 0, so ist DINB high. Beim Lesen ist der Schaltkreis abgeschaltet,
wobei DINB auf low gehalten wird. Man beachte, daß, während die
beispielhaften Figuren dargestellt wurden, welche die für die Erzeugung
von 4 Programmierniveaus (z.B. 2 bits) verwendeten Komponenten beschrieben,
eine ähnliche Schaltung
von Bauteilen verwendet werden könnte, um
auch noch mehr Programmierniveaus zu erzielen.
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In
den dargestellten Konfigurationen ist das Erzielen einer verbesserten
Verteilung der Schwellenwertspannung oder des Stromes ein wichtiger Faktor,
um eine Speicherzelleneinrichtung mit mehreren Niveaus bereitzustellen.
Dies sollte jedoch nicht für
den Preis geschehen, daß eine
unsinnige Gerätekopflast
für die
Steuerung oder das Zählen
der folgenden erforderlich ist: Pulsbreiten, Reihenwiderstandseffekte
oder Prozeßvariationen.
Ausführungsformen
der vorliegenden Erfindung, bei welchen die angeschlossene Dummy-Zelle
eine Schwellenwertspannung gleich dem angestrebten Programmierniveau
hat, bieten zusammen mit den zuvor erwähnten Verfahren der Programmierung
eine wirkungsvolle Lösung
zur Steuerung der programmierten Schwellenwertspannung und zur Kompensation
irgendwelcher Variationen.
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Die
vorstehende Beschreibung bevorzugter Ausführungsformen der Erfindung
ist für
Zwecke der Veranschaulichung der Beschreibung präsentiert worden. Sie soll weder
erschöpfend
sein noch die Erfindung auf die speziell offenbarten Formen beschränken. Offensichtlich
liegen viele Modifikationen und Variationen für Praktika auf diesem Gebiet
auf der Hand. Beispielsweise können
verschiedene Kombinationen der Merkmale der folgenden abhängigen Ansprüche mit
den Merkmalen der unabhängigen
Ansprüche
vorgenommen werden, ohne vom Schutzumfang der Erfindung abzuweichen.