DE69924170T2

DE69924170T2 - Programmierbare Verarbeitungsschaltung mit einem rekonfigurierbaren Speicher zur Darstellung eines digitalen Filters

Info

Publication number: DE69924170T2
Application number: DE69924170T
Authority: DE
Inventors: Eric Dujardin; Olivier Gay-Bellile
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Pendragon Wireless LLC
Priority date: 1998-03-10
Filing date: 1999-03-03
Publication date: 2006-02-02
Anticipated expiration: 2019-03-04
Also published as: KR19990077702A; EP0942530B1; JP4212710B2; KR100597327B1; EP0942530A1; US6308191B1; JPH11328154A; DE69924170D1; FR2776093A1

Description

Diese Erfindung betrifft eine programmierbare Koprozessor-Schaltung zur Verbindung mit einem Hauptprozessor zur Bildung eines digitalen Filters, Schaltung mit mindestens einem filternden Prozessorelement mit einem Speicher für eingehende Daten und für Koeffizienten, mindestens einem Addierer, dessen Eingänge mit den Leseausgängen des Datenspeichers verbunden sind, und einem Multiplizierer, von dem ein Eingang an einen Ergebnisausgang des Addierers angeschlossen ist und ein anderer Eingang an einen Leseausgang des Koeffizientenspeichers angeschlossen ist.
Eine solche Schaltung wird insbesondere in Anwendungen verwendet, in denen mehrere Filter notwendig sind, wie in verschiedenen so genannten „Multimedia"-Anwendungen, z. B. zur Verminderung der Intersymbol-Interferenzen, zum Ändern des Datenflusses oder zur Verminderung des von einem Kommunikationkanal hinzugefügten Rauschens.
Ein digitaler Filter enthält grundsätzlich eine Folge von Elementen, zwischen denen Signale entnommen werden, die verarbeitet, und insbesondere mit einem Koeffizienten multipliziert und/oder addiert und dann woanders wieder eingeschoben werden. Für die Herstellung von digitalen Filtern kennt man drei Methoden:

– Verwendung eines Prozessors der mit DSP bezeichneten Art, mit spezialisierten Algorithmen, um einen Filter zu bilden; wenn diese Methode auch große Flexibilität bietet, ist sie dagegen hinsichtlich der Leistungen der Filter begrenzt, insbesondere bei der Geschwindigkeit,
– Verwendung von spezialisierten Schaltungen, welche direkt Filter bilden; dies ermöglicht große Leistungen, führt aber zur Entwicklung von zahlreichen unterschiedlichen Schaltungen,
– Verwendung von spezialisierten, aber programmierbaren Schaltungen; dies liefert einen guten Kompromiss zwischen den hohen Leistungen der spezialisierten Schaltungen und der guten Flexibilität eines DSP; unter den spezialisierten programmierbaren Schaltungen unterscheidet man programmierbare Filter mit Prozessor, was bedeutet, dass sie grundsätzlich aus einem DSP-Prozessor, mit dem in einem Filter umgesetzten Prozess auf das erforderliche Minimum reduziert, gebildet werden. Dies ist die interessanteste Lösung.

Eine spezialisierte programmierbare Schaltung enthält Speicher zum Ablegen der programmierbaren Koeffizienten. Sie ist im Allgemeinen zur Verwirklichung eines Filtertyps besonderen konfiguriert: symmetrisch, Halbband, interpolierend, drosselnd, adaptiv, komplex.
Ein programmierbarer Filter mit Prozessor ist aus dem Dokument EP 0 732 809 bekannt. Der diesem Dokument entsprechende Prozessor ist dazu fähig, zwei in Kaskade geschaltete Filter zu berechnen, welche dieselbe Uhrfrequenz haben. Er verwendet zwei Register zum Ablegen der Teilergebnisse der beiden Filter.
Eine integrierte Schaltung für einen programmierbaren Filter mit Prozessor ist aus der europäischen Patentanmeldung EP 0 454 050 bekannt. Die diesem Dokument entsprechende integrierte Schaltung enthält einen Multiplizierer und einen Addierer, einen Speicher für die Speicherung von Daten, einen Programmspeicher zum gemeinsamen Ablegen der Befehlskodes und der Koeffizientenwerte und einen Speicher für die im Programmspeicher gelesenen Befehle, was die Ausführung eines Befehls ermöglicht, indem die Werte der Koeffizienten kontinuierlich gelesen werden. Er enthält gesonderte Speicher für die Daten und für die Koeffizienten, um nicht verpflichtet zu sein, die Daten in einem zu demjenigen Zeitpunkt unterschiedlichen zu lesen, in dem die Koeffizienten gelesen werden.
Ein Ziel der Erfindung ist die Bereitstellung einer programmierbaren Schaltung, die das Multiplexing unterschiedlicher Filtertypen ermöglicht, unter optimaler Verwendung des Speichers, selbst wenn sie unterschiedliche Anforderungen in Sachen Speichergröße zum Ablegen der Daten und der Koeffizienten haben.
Für diesen Zweck, werden der Speicher der Eingangsdaten und derjenige der Koeffizienten in einen einzigen Speicher gebracht, der in mehrere Teile mit einer begrenzten Anzahl Ein-Ausgänge aufgeteilt wird, und es werden Mittel vorgesehen, um die Teile variabel zu gruppieren, um den Speicher optimal an die verschiedenen Filter anzupassen.
Die Grundidee der Erfindung ist folglich die Aufteilung des Speichers in Daten und Koeffizienten unter Verwendung mehrerer Speicher ohne Erhöhung der Speichergröße, was es ermöglicht, wie dies eine weiter unten beschriebene Ausführungsform zeigt, z. B. nur einen Eingangsport und zwei Ausgangports zu verwenden, um maximale Effizienz mit geringeren Kosten als für einen großen Speicher mit drei Eingangsports und fünf Ausgangsports zu haben. Tatsächlich hängt die Flächengröße eines Speichers sehr von der Anzahl Ports ab.
Besondere Ausführungsformen der programmierbaren Koprozessorschaltung sind den abhängigen Ansprüchen 2 bis 4 zu entnehmen. Diese Aspekte der Erfindung sowie noch detailliertere Aspekte werden dank der folgenden Beschreibung einer Ausführungsform verdeutlicht, die ein nicht erschöpfendes Beispiel darstellt.
1 stellt schematisch ein System zur Filterberechnung mit mehreren Prozessorelementen zur Filterung dar.
2 ist ein detaillierteres Schema eines filternden Prozessorelements.
3 ist eine Tabelle der Bedürfnisse an Speichergröße für unterschiedliche Datentypen, unterschiedliche Koeffizienten und unterschiedliche Filtertypen.
4 und 5 zeigen jeweils eine Variante der Speicherorganisation in einem filternden Prozessorelement.
Die Schaltung CO-PR der 1 ist ein Koprozessor in Verbindung mit einem Wirtsprozessor PR-H, und er kommuniziert mit ihm über einen Bus mit 32 Bits, obwohl der digitale Filter nicht soviele parallel Bits benötigt. Sie enthält einen Block I/O zum Synchronisieren der Übertragungen zwischen dem Wirtsprozessor und dem Koprozessor sowie ein Steuermodul CONT, welches die Merkmale des zu verwirklichenden Filters aufzeichnet und die Prozessorelemente zur eigentlichen FPE-Filterung steuert. Es sind mehrere Prozessorelemente zur FPE-Filterung vorgesehen, um die notwendige Rechenleistung zu liefern, ihre Anzahl wird nc benannt.
Das filternde Prozessorelement der 2 enthält zwei Hauptteile: Einen Operationsteil OP und einen Speicherteil MAC. Der Operationsteil enthält Multiplizierer und Addierer, die zur Berechnung der Filter erforderlich sind, und logische Schaltungen, die zur Aktualisierung der Koeffizienten der adaptiven Filter verwendet werden. Der Speicherteil enthält einen Speicher w-taps zum Abspeichern aller Koeffizienten, die von den unterschiedlichen Multiplexfiltern verwendet werden, einen Speicher x-data zum Abspeichern aller Eingangsdaten, die von den Filtern verwendet werden, und einen Speicher y-data zum Abspeichern der Zwischenergebnisse mehrerer Filter. Die Speicher y- data sind besonders für die Multiplex-Berechnung vorgesehen. Der Eingang win dient der Initialisierung des Speichers w-taps.
Die Daten werden über zwei Ein-Richtungs-Leitungen zwischen den Prozessorelementen zur Filterung übertragen: Eine "Hin"-Leitung Data_inF/Data_outF und eine "Rück"-Leitung Data_inB/Data_outB. Die Hinleitung überträgt die Daten von links nach rechts. Die Rückleitung überträgt die Daten von rechts nach links; diese Leitung wird nur im Falle von symmetrischen Filtern verwendet. Die Ergebnisse werden von rechts nach links über die Ports y_in und y übertragen.
Da es mehrere mögliche Formate für die Daten gibt, eine Drosselung gemacht werden kann und die Daten reell oder komplex sein können ist ein Block zur Umorganisation der Daten REORG vorgesehen, mit Mitteln ausgestattet, um die Eingangsdaten vom Speicher der Eingangsdaten x-data zu empfangen, sie umzuorganisieren und sie an den ersten und zweiten Addierer zu liefern, um den Operationsteil mit adäquaten Daten zu versorgen. Die Daten Xa und Xb aus dem Speicher x-data, die denjenigen entsprechen, die von der Hinleitung übertragen wurden, werden bei X'a und X'b von diesem Umorganisationsblock transformiert.
Der Operationsteil OP enthält zwei Addierer 1 und 2, von denen jeder seinen Ausgang respektive an einen Eingang eines Multiplizierer 3, 4 angeschlossen hat, wobei der andere Eingang über eine Verbindung 7 einen Koeffizientenwert aus dem Speicher der Koeffizienten w-taps erhält, und die Ausgänge des ersten und des zweiten Multiplizierers sind jeweils an einen Eingang eines Addierers/Subtrahierers 5 angeschlossen, dessen Ausgang an einen Eingang eines Endaddierers 6 angeschlossen ist, während der andere Eingang dieses Addierers aus den Speichern der Zwischenergebnisse das Ergebnis y(old) erhält, welches beim vorhergehenden Zyklus erhalten wurde, und sein Ausgang das Rechenergebnis „y" ausgibt, das dem laufenden Zyklus entspricht. Diese zwei Addierer 1, 2, zwei Multiplizierer 3, 4, führen die notwendigen Akkumulationen und die Multiplikationen für die Berechnung der Zwischenergebnisse aus. Jeder Multiplizierer 3, 4 mit 32 Präzisionsbits kann als zwei 16-Bits-Multiplizierer verwendet werden, um jeden Zyklus eine komplexe Multiplikation mit 16 Bits verarbeiten zu können, und jeder Addierer 1, 2 enthält zwei 16-Bits-Addierer. Es sind 8-Bits-Wörter verwendbar, wobei jeder 16-Bits-Operand als zwei 8-Bits-Operanden betrachtet werden kann. Somit kann ein filterndes Prozessorelement gleichzeitig bis zu vierundzwanzig 8-Bits-Operationen verarbeiten. Jeder Operand kann als vier 8-Bits-Operanden oder als zwei parallele 16-Bits-Operanden betrachtet werden. Die zwei Addierer 1, 2 werden verwendet, wenn ein Filter symmetrisch ist; in den anderen Fällen werden sie kurzgeschlossen. Der Addierer-Subtrahierer 5 wird als Subtrahierer verwendet, wenn dies für eine komplexe Multiplikation erforderlich ist, und in den anderen Fällen als Addierer.
Ein Aktualisierungsblock UPD dient im Falle eines adaptiven Filters der Anpassung der Koeffizienten. Über die Verbindung 7 erhält er einen Datenwert „sgn_err", der im Falle eines adaptiven Filters vom Wirtsprozessor berechnet wird, das Vorzeichen sgn eines Datenwerts Xa und einen Koeffizientenwert w_in aus dem Speicher w-taps. Er gibt einen im Koeffizientenspeicher abzulegenden Koeffizientenwert w_out aus.
Die unterschiedlichen, von den programmierbaren Prozessoren berechneten Filtertypen haben unterschiedliche Anforderungen in Sachen Speichergröße zum Ablegen der Daten und der Koeffizienten, womit sie ihren Speicher schwer für alle Filtertypen auf effiziente Weise Verwendung können. In der Annahme, dass die Speicher eine Gesamtabmessung 2L haben, werden die Bedürfnisse an Speichergröße für respektive die Daten hin, die Daten zurück und die Koeffizienten in der Tabelle der 3 aufgeführt. Im Spaltenkopf bezeichnen die Angaben FD, BD, T respektive die Daten hin, die Daten zurück und die Koeffizienten; am Zeilenanfang bezeichnet die Angabe „R/C FIR" einen Filter FIR mit Daten und Koeffizienten desselben Typs (komplex oder reell); die Angabe „R/C symetr" bezeichnet einen symmetrischen Filter mit Daten und Koeffizienten desselben Typs (komplex oder reell); die Angabe „CD/RT FIR" bezeichnet einen Filter FIR mit komplexen Daten und reellen Koeffizienten, und die Angabe „CD/RT symetr" bezeichnet einen symmetrischen Filter mit komplexen Daten der reellen Koeffizienten. Die Rückdaten werden nur im Falle von symmetrischen Filtern verwendetet. Die üblichen Filter erfordern denselben Speicherumfang für die Daten und für die Koeffizienten, wobei die symmetrischen Filter allerdings zwei Daten für einen Koeffizienten verwenden. Außerdem erfordert ein komplexer Datenwert zweimal mehr Speicher als ein reeller Datenwert. Somit kann für die in der Tabelle der 3 vorhandenen Filter der Speicher im Falle „R/C FIR" entweder als zwei Speicher identischer Größe, im Falle „R/C symetr" als drei Speicher identischer Größe oder aber im Falle „CD/RT symetr" als drei Speicher, worunter zwei zweimal größer sind als der dritte, und schließlich im Falle der Filter „CD/RT FIR" als zwei Speicher, worunter einer zweimal größer als der andere ist, betrachtet werden. Angesichts dessen, dass 30 das kleinste gemeinsame Vielfache von 2, 3, und 5 ist, wird man 30 Speicher der Größe L/15 benötigen, um den Speicher der Daten und der Koeffizienten optimal zu konfigurieren.
Eine komplette Lösung würde demnach 30 Speicher einbeziehen. Tatsächlich werden jedoch nur sechs Speicher verwendetet, da alle diejenigen Speicher, die immer denselben Informationstyp speichern, immer dasselbe Verhalten haben und als Einheit gruppiert sind. Diese sechs Speicher haben unterschiedliche Abmessungen. Dies wird auf 4 gezeigt. Die Anzahl der Ports und die Anzahl der Teile hängt von den unterstützten Filtertypen und von der Anzahl der Multiplizierer im Operationsteil ab.
Es wird der folgende Algorithmus für die Gruppierung der Speicher verwendet:

– Schritt 1: Bildung einer Einheit aus Speicherfeldern mit der Bezeichnung Segment unter Betrachtung des kleinsten Werts ungleich Null unter allen Werten der Tabelle der 3. Dieser Wert entspricht der Größe des Segments.
– Schritt 2: Bestimmung für jeden Filtertyp, ob dieses Segment Hindaten, Rückdaten oder Koeffizienten enthält.
– Subtraktion des in Schritt 1 gefundenen Werts vom kleinsten Wert ungleich Null jeder Spalte.
– Wiederholung der Schritte 1 und 2 mit der neu erstellten Tabelle bis alle Werte gleich Null sind.

In Schritt 2 werden die Eingangsschaltungen der Multiplexer erhalten. Somit wird für jeden Filtertyp jeder Speicher von einem einzigen Daten- oder Koeffiziententyp verwendet; Alle Speicher, die denselben Daten- oder Koeffiziententyp enthalten, können für den Erhalt eines einzigen virtuellen Speichers für jeden Daten- und Koeffiziententyp virtuell verknüpft werden. Die mit diesem Algorithmus erhaltenen Ergebnisse werden gespeichert.
Die Generierung der Adressen für die Speicher wird gemacht, als hätte man einen Speicher für die Hindaten, einen für die Rückdaten und einen für die Koeffizienten. Die Abmessung des Speichers für die Rückdaten ist Null, wenn der Filter nicht symmetrisch ist. Unter Verwendung dieser absoluten Adressen können relative Adressen generiert werden, womit die Speicher durch Ausführen von Subtraktionen und Vergleichen ausgewählt werden.
Allerdings kann für den Preis einer Effizienzeinbuße der Partition der Speicher die Herstellung vereinfacht werden. Dies wird auf 5 gezeigt. Unter den sechs Speichern der Größe L/3 der 4 werden manche immer auf dieselbe Weise verwendet; sie sind hier gruppiert, und es werden nur vier Speicher verwendet. Zwei dieser vier Speicher (RFw und RFx) enthalten 2L/3 Wörter, und die zwei anderen (RFa und RFb) enthalten L/3 Wörter. Im Falle von Filtern mit adaptivem oder drosselndem begrenztem Ansprechen auf einen Impuls werden die Koeffizienten in Rfw und Rfa, und die Daten in Rfx und Rfb gebracht. Im Falle von symmetrischen Filtern oder komplexen Daten mit reellen Koeffizienten werden die Koeffizienten in Rfw und die Daten in Rfx, Rfa und Rfb gebracht. Somit können unter Verwendung der Gesamtkapazität der Speicher auch symmetrische Filter mit einer Anzahl an Daten 4L/3 verwirklicht werden. Eine solche Partition ist allerdings im Falle „CD/RT symetr" nicht optimal. Es steht fest, dass für andere Filtertypen andere Partitionen erdacht werden können.

PR-H =: Wirtsprozessor
I/O =: Block
CONT =: Steuermodul
CO-PR =: Koprozessor
FPE =: Filterung
Data_inF/Data_outF =: Hinleitung
Data_inB/Data_outB =: Rückleitung
y_in =: Port
w_in =: Port
y-data =: Speicher
x-data =: Speicher
w-taps =: Speicher
REORG =: Umorganisation
MAC =: Speicherteil
UPD =: Aktualisierungsblock
Operationsteil =: OP
y(old) =: Ergebnis
sgn_err =: Datenwert
R/C FIR =: Filter
R/C =: Filter
CD/RT FIR =: Filter
CD/RT =: Filter

Claims

Programmierbare Koprozessorschaltung (CO-PR) zur Verbindung mit einem Hauptprozessor (PR-H) zur Bildung eines digitalen Filters, Schaltung mit mindestens einem filternden Prozessorelement (FPE) mit einem Speicher (x-data, w-taps) für eingehende Daten (Data_inF, Data_inB) und für Koeffizienten (w-in), mindestens einem Addierer, dessen Eingänge mit den Leseausgängen (xa, xb) des Datenspeichers (x-data) verbunden sind, und einem Multiplizierer, von dem ein Eingang an einen Ergebnisausgang des Addierers angeschlossen ist und ein anderer Eingang an einen Leseausgang des Koeffizientenspeichers (w-taps) angeschlossen ist, dadurch gekennzeichnet, dass der Speicher für die Eingangsdaten (x-data) und der für die Koeffizienten (w-taps) in einem einzigen Speicher angebracht ist, der in mehrere Teile aufgeteilt ist, und dass Mittel vorgesehen sind, um die Teile auf variable Weise zu gruppieren, um den Speicher an verschiedene Filter anzupassen.
Programmierbare Koprozessorschaltung nach Anspruch 1, dadurch gekennzeichnet, dass während die Gesamtabmessung des Speichers eines filternden Prozessorelements 2L ist, dieser Speicher sechs Unterspeicher mit den jeweiligen Abmessungen 2L/5, 4L/15, L/3, L/5, 2L/15, 2L/3 enthält.
Programmierbare Koprozessorschaltung nach Anspruch 1, dadurch gekennzeichnet, dass während die Gesamtabmessung des Speichers eines filternden Prozessorelements 2L ist, dieser Speicher vier Unterspeicher mit den jeweiligen Abmessungen 2L/3, L/3, L/3, 2L/3 enthält.
Programmierbare Koprozessorschaltung nach Anspruch 1, dadurch gekennzeichnet, dass sie Mittel zur Bestimmung und Speicherung der oberen und unteren Grenzen der variablen Teile der Daten- und Koeffizientenspeicher enthält. Dessins wenn notwendig.