DE69824381T2

DE69824381T2 - Matrixsensoren

Info

Publication number: DE69824381T2
Application number: DE69824381T
Authority: DE
Inventors: Zhiliang Julian Dallas Chen; Eugene G. Dallas Dierschke
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-12-31
Filing date: 1998-12-23
Publication date: 2005-06-16
Anticipated expiration: 2018-12-24
Also published as: EP0928102A3; EP0928102B1; EP0928102A2; DE69824381D1; JPH11317911A

Description

Die vorliegende Anmeldung ist verwandt mit: der US-Patentanmeldung Nr. 60/070.082 mit dem Titel "Sequential Correlated Double Sampling Technique for CMOS Area Array Sensors", eingereicht am 31. Dezember 1997 und der US-Patentanmeldung Nr. 60/070.223 "Mismatch Independent Reset Sensing for CMOS Area Array Sensors", eingereicht am 31. Dezember 1997. Kopien dieser verwandten Anmeldungen wurden mit der vorliegenden europäischen Patentanmeldung eingereicht und sind zur Einsichtnahme in der amtlichen Akte verfügbar.
Die Erfindung bezieht sich auf Matrixsensoren und insbesondere, jedoch nicht ausschließlich, auf eine Ausleseschaltung dafür.
US 4.387.402 beschreibt eine Ladungsinjektions-Bilderzeugungsvorrichtung für naturgetreue (dynamische) Szenenwiedergabe; US 5.471.515 beschreibt einen Aktivpixelsensor mit Intra-Pixel-Ladungstransfer; US 5.449.908 beschreibt eine hybride CCD-Bilderzeugung; US 4.407.010 beschreibt eine monolithische Bildabtastvorrichtung; und US 4.445.117 beschreibt eine transistorisierte Fokalebene mit Ausgangsknoten mit schwebendem Gate.
Bilderzeugungsvorrichtungen, die auf dem ladungsgekoppelten Baustein ("CCD") basieren, sind weit verbreitet. CCD-Bilderzeugungsschaltungen erfordern einen Fertigungsprozess, der mit der Standard-CMOS-Verfahrenstechnik nicht kompatibel ist. Folglich können CCD-Bilderzeugungsschaltungen mit anderen, Unterstützungsfunktionen erfüllenden Schaltungen nicht auf einem Chip integriert werden. Es werden beispielsweise getrennte CCD-Steuerungs-, A/D-Umsetzungs- und Signalverarbeitungschips benötigt. Der Betrieb einer CCD-Bilderzeugungsvorrichtung erfordert mehrere Spannungsversorgungen, die z. B. von 5 V bis 12 V gehen.
Bei CMOS-Flächenmatrixsensoren besitzt jede Spalte (oder jede Zeile) eine eigene Leseschaltungsanordnung. Treiberfehlanpassungen zwischen verschiede nen Spalten erzeugen Spalten-FPN. Ein Großteil der Bausteinfehlanpassungen wird durch Schwellenspannungsabweichungen zwischen über den Wafer verteilten CMOS-Transistoren hervorgerufen.
Zur Unterdrückung des Festbildrauschens bei CMOS-Bilderzeugungsvorrichtungen können Techniken wie etwa die korrelierte doppelte Abtastung ("CDS") und die sequentielle korrelierte doppelte Abtastung ("SCDS") angewandt werden. Im Allgemeinen führt bei einer CDS-Architektur ein Pixel lesender NMOS-Transistor Doppelabtastungen aus. Zuerst wird das Photodioden-("PD")-Spannungssignal abgetastet und dann eine bekannte, feste Spannung (beispielsweise Vdd) abgetastet. Danach wird eine Subtraktion ausgeführt, um den von Schwankungen des Pixel lesenden NMOS-Transistors in einem Wafer hervorgerufenen Fehlanpassungseffekt zu unterdrücken.
Bei einer auf einem Chip integrierten CDS-System-Sensormatrix würde das Festbildrauschen stark verringert. Jedoch erfordert die Sensormatrix infolge der für CDS benötigten zusätzlichen Abtastschritte zusätzliche Taktsignale für ein Pixelauslesen und erhöht somit die Länge der Zeit für das Auslesen einer gesamten Matrix (oder eines Bildes) bei einer gegebenen Taktgeschwindigkeit. Dies führt zu einer niedrigen Bildwiederholfrequenz und begrenzt die Fähigkeiten des Sensors bei einer Live-Video-Anwendung auf etwa 30 Bilder pro Sekunde.
CMOS-Bilderzeugungsvorrichtungen wurden bereits als Bilderzeugungsvorrichtungen vorgeschlagen, jedoch war ihre Verwendung begrenzt.
Ein Nachteil bei CMOS-Bilderzeugungsvorrichtungen ist das Festbildrauschen (Fixed Pattern Noise = "FPN"). FPN ist ein X-Y-adressierbaren Bauelementen anhaftendes Merkmal. FPN ist ein Rauschen, das in einem Festbild (fixed pattern) auftritt, weil der Rauschpegel auf die Position des Pixels in der Matrix, die Geometrie der Spaltenbusses und die Nähe anderer Rauschquellen bezogen ist. (Außerdem ist ein rein weißes Rauschen nicht mit der Pixelposition korreliert, sondern durch dem Detektor eigentümliche Merkmale bedingt.) FPN resultiert aus Prozessbeschränkungen, die Bausteinfehlanpassungen und/oder Ungleichförmig keiten des Sensors während der Fertigung auf einem Wafer bewirken. FPN besteht sowohl aus Pixel-FPN als auch aus Spalten-FPN. Jede Pixelschaltung umfasst wenigstens eine Photodiode und einen Lesetransistor (der als Source-Folger dient), wie in 2 der begleitenden Zeichnung gezeigt ist. Fehlanpassungen des Lesetransistors zwischen Pixeln können verschiedene Ausgangspegel bei einem gegebenen optischen Eingangssignal erzeugen. Die Schwankungen dieser Ausgangspegel werden Pixel-FPN genannt. Außerdem besitzt jede Spalte (oder Zeile) eine eigene Leseschaltung. Treiberfehlanpassungen zwischen verschiedenen Spalten (oder Zeilen) erzeugen Spalten-FPN. Die meisten Bausteinfehlanpassungen werden durch Schwellenspannungs-(V_T)-Fehlabstimmungen unter den über den Wafer verteilten CMOS-Transistoren hervorgerufen.
Ein herkömmlicher Weg der FPN-Unterdrückung ist die Verwendung eines Speicherblocks zum Speichern der Signaldaten für ein ganzes Bild und das Subtrahieren des FPN durch Abtasten einer Rücksetzspannung für das ganze Bild. Die Subtraktion erfolgt auf einer bildweisen Basis und führt gegebenenfalls zu langsamen Bildgeschwindigkeiten.
Zur Beseitigung einiger Arten von Rauschen in Hochleistungs-Bilderzeugungssystemen kann eine als korrelierte doppelte Abtastung ("CDS") bezeichnete Technik angewandt werden. CDS beinhaltet das Nehmen von zwei Abtastwerten eines Sensorausgangs. Zuerst wird ein Referenzabtastwert, der Hintergrundrauschen und von einer Bausteinfehlanpassung herrührendes Rauschen enthält, genommen. Dann wird ein zweiter Abtastwert des Hintergrundrauschens, der Bausteinfehlanpassung und des Datensignals genommen. Das Subtrahieren der beiden Abtastwerte beseitigt jegliches Rauschen, das beiden gemeinsam (oder korreliert) ist, und lässt lediglich das Datensignal übrig.
CDS wird in einem Artikel von Chris Mangelsdorft u. a., 1996, IEEE-International Solid-State Circuits Conference, Seiten 186 und 187, näher besprochen.
Die Erfindung ist in den begleitenden unabhängigen und abhängigen Ansprüchen dargelegt.
Von einem Aspekt aus gesehen schafft die vorliegende Erfindung einen integrierten Bilderzeugungschip mit einer Matrix aus Pixelschaltungen, die in Spalten und Zeilen angeordnet sind und wovon jede ein lichtempfindliches Element, einen Lesetransistor und einen Rücksetzschalter umfasst, wobei der Rücksetzschalter dazu dient, am Gate des Lesetransistors während einer Folge von ersten Intervallen eine Rücksetzspannung bereitzustellen, und das lichtempfindliche Element dazu dient, während einer Folge von zweiten Intervallen, die sich mit den ersten Intervallen abwechseln, eine Pixelspannung bereitzustellen, wobei die Pixelschaltungen für das Auslesen nacheinander ausgewählt werden können, dadurch gekennzeichnet, dass eine Schaltung einen ersten Kondensator und einen ersten Schalter enthält, um während eines ersten Intervalls über dem ersten Kondensator eine erste Speicherspannung, die eine Pixelspannung von einer ausgewählten Pixelschaltung abzüglich einer Gate-Source-Spannung eines Lesetransistors der ausgewählten Pixelschaltung umfasst, zu speichern und während eines zweiten Intervalls die erste Speicherspannung von einer zweiten Spannung, die die Rücksetzspannung abzüglich der Gate-Source-Spannung des Lesetransistors der ausgewählten Pixelschaltung umfasst, zu subtrahieren, um eine erste Ausgangsspannung für die ausgewählte Pixelschaltung zu erzeugen.
Eine Ausführungsform schafft eine sehr schnelle Pixelauslesetechnik in einer CMOS-Bilderzeugungsvorrichtung unter Minimierung des tiefen Festbildrauschens. Eine hohe Bildauslesegeschwindigkeit für eine Sensormatrix kann mit einer integrierten SCDS-Technik verwirklicht werden. Durch die Technik, optional gemeinsam mit einer SCDS-Technik, kann die CDS-Operation für eine gesamte Pixelzeile gleichzeitig vollzogen werden. Pixel können dann mit einer Geschwindigkeit von einem Pixel pro Taktzyklus ausgelesen werden. Systeme im Stand der Technik verwenden Zeilen- und Spaltendecodierer oder auch Zeilen- und Spalten-Schieberegister für das digital gesteuerte Auslesen. Im Gegensatz dazu verwirklicht eine Ausführungsform der vorliegenden Erfindung eine Architektur mit one-hot-codierten Flipflops, um das digital gesteuerte Auslesen zu vereinfachen.
Zum Auslesen der Pixel sind weniger Taktzyklen erforderlich. Nach einer anfänglichen Lesevorbereitungsphase von nicht mehr als vier Taktzyklen benötigt jedes Pixel, um ausgelesen zu werden, nur einen zusätzlichen Taktzyklus. Hinsichtlich der Chip-Grundfläche können in Verbindung mit dem Hochgeschwindigkeitsauslesen wesentliche Einsparungen erzielt werden. Zudem sind höhere Bildwiederholfrequenzen möglich.
Eine andere Ausführungsform schafft einen integrierten Bilderzeugungschip mit: mehreren Pixeln in einer Matrix mit m Zeilen und n Spalten; mehreren Spaltenausleseschaltungen, wovon jede im Betrieb so geschaltet wird, dass sie Pixelsignale von wenigstens einer entsprechenden Spalte der Pixel empfängt; und einer Ausgangsschaltung, die im Betrieb so geschaltet wird, dass sie Datensignale von jeder der Spaltenausleseschaltungen empfängt; wobei die Spaltenausleseschaltungen gemeinsam so konfiguriert sind, dass sie parallel nacheinander korrelierte doppelte Abtastoperationen an Pixelauslesedaten ausführen und dann in zeitlicher Abfolge seriell entsprechende analoge Ausgaben an die Ausgangsschaltung liefern.
Die Matrix kann Zeilen- und Spaltenauswahlschaltungen mit one-hot-codierten Flipflops umfassen. Außerdem kann eine Zeilenruhe-Schaltung enthalten sein, die one-hot-codierte Flipflops umfasst.
Eine weitere Ausführungsform schafft einen integrierten MOS-Bilderzeugungschip mit: mehreren Pixeln in einer Matrix mit m Zeilen und n Spalten; mehreren Zeilenauswahlschaltungen, die im Betrieb mit jedem der Pixel verbunden werden; wobei die Zeilenauswahlschaltung wenigstens einen ersten Zeilenbefehl an die Pixel liefert, wobei die Zeilenauswahlschaltung im Betrieb jeweils mit einzelnen Pixeln verbunden wird; mehreren Zeilenrücksetzschaltungen, wobei die Zeilenrücksetzschaltung im Betrieb jeweils mit einzelnen Pixeln verbunden wird; mehreren Spaltenausleseschaltungen, die im Betrieb so geschaltet werden, dass sie Signale von den Pixeln empfangen, wobei jede der Spaltenausleseschaltungen im Betrieb so geschaltet wird, dass sie Signale von einer Spalte von Pixeln empfängt; mehreren Spaltensteuerschaltungen, wobei die Spaltensteuerschaltung im Betrieb jeweils mit der Spaltenauswahlschaltung verbunden wird; und einer Ausgangsschaltung, die im Betrieb so geschaltet wird, dass sie Datensignale von jeder der Spaltenausleseschaltungen empfängt, wobei aufeinander folgende Pixel einer Zeile in einer Eins-zu-eins-Beziehung durch aufeinander folgende Taktsignale ausgelesen werden.
Eine nochmals weitere Ausführungsform schafft ein Bilderzeugungssystem mit: einem Fokussierungselement; einem integrierten MOS-Bilderzeugungschip, der Bilder von dem Fokussierungselement empfängt und umfasst: mehrere Pixel in einer Matrix mit m Zeilen und n Spalten; mehrere Zeilenauswahlschaltungen, die im Betrieb mit jedem der Pixel verbunden werden, wobei die Zeilenauswahlschaltung wenigstens einen ersten Zeilenbefehl an die Pixel liefert; wobei die Zeilenauswahlschaltung im Betrieb jeweils mit einzelnen Pixeln verbunden wird; mehrere Zeilenrücksetzschaltungen; wobei die Zeilenrücksetzschaltung im Betrieb jeweils mit einzelnen Pixeln verbunden wird; mehrere Spaltenausleseschaltungen, die im Betrieb so geschaltet werden, dass sie Signale von den Pixeln empfangen, wobei jede der Spaltenausleseschaltungen im Betrieb so geschaltet wird, dass sie Signale von einer Spalte von Pixeln empfängt; mehrere Spaltensteuerschaltungen, wobei die Spaltensteuerschaltung im Betrieb jeweils mit der Spaltenauswahlschaltung verbunden wird; und eine Ausgangsschaltung, die so geschaltet wird, dass sie Datensignale von jeder der Spaltenausleseschaltungen empfängt; wobei aufeinander folgende Pixel einer Zeile in einer Eins-zu-eins-Beziehung durch aufeinander folgende Taktsignale ausgelesen werden; sowie einen Mikroprozessor zum Verarbeiten von Bildern von dem Bilderzeugungschip; und ein Speichermedium zum Speichern der verarbeiteten Bilder.
Von einem anderen Aspekt aus gesehen schafft die vorliegende Erfindung ein Verfahren zum Lesen von Pixelspannungen eines integrierten Bilderzeugungschips mit einer Matrix aus Pixelschaltungen, die in Spalten und Zeilen angeordnet sind und wovon jede ein lichtempfindliches Element, einen Lesetransistor und einen Rücksetzschalter umfasst, wobei der Rücksetzschalter dazu dient, am Gate des Lesetransistors während einer Folge von ersten Intervallen eine Rücksetz spannung bereitzustellen, und das lichtempfindliche Element dazu dient, während einer Folge von zweiten Intervallen, die sich mit den ersten Intervallen abwechseln, eine Pixelspannung bereitzustellen, wobei die Pixelschaltungen für das Auslesen nacheinander ausgewählt werden können: um während eines ersten Intervalls über dem ersten Kondensator eine erste Speicherspannung, die eine Pixelspannung von einer ausgewählten Pixelschaltung abzüglich einer Gate-Source-Spannung des Lesetransistors der ausgewählten Pixelschaltung umfasst, zu speichern und während eines zweiten Intervalls die erste Speicherspannung von einer zweiten Spannung, die die Rücksetzspannung abzüglich der Gate-Source-Spannung des Lesetransistors der ausgewählten Pixelschaltung umfasst, zu subtrahieren, um eine erste Ausgangsspannung für die ausgewählte Pixelschaltung zu erzeugen.
Eine Ausführungsform schafft ein Verfahren zum Lesen von Pixeln in einem Flächenmatrixsensor, das die folgenden Schritte umfasst: Initialisieren einer Spaltenausleseschaltungsanordnung zum Empfang von Pixeldatensignalen in einer Flächenmatrix mit m Zeilen und n Spalten; Auswählen der Pixel einzeln, indem wahlweise auf Zeilen- und Spaltenauswahlschaltungen zugegriffen wird; und Lesen einer Zeile der Pixel, wobei Pixel einzeln und nacheinander in einer Einszu-eins-Beziehung mit aufeinander folgenden Taktsignalen gelesen werden.
Es ist somit möglich, die jüngsten Fortschritte in der CMOS-Technologie zu nutzen und Bilderzeugungsvorrichtungen zu schaffen, die beispielsweise für Digitalvideo- und Dia-Kameras wesentliche Verbesserungen hinsichtlich der Funktionalität, der Leistung und der Kosten bieten. Es kann die Submikron-CMOS-Technik angewandt werden, um Pixel zu verwirklichen, die mehrere FETs enthalten, und Bilderzeugungsvorrichtungen zu schaffen, die den im Handel erhältlichen CCD-Bilderzeugungsvorrichtungen hinsichtlich der Größe vergleichbar sind. Die Fertigung auf Standard-CMOS-Prozesslinien ermöglicht eine vollständige Integration dieser Bilderzeugungsvorrichtungen mit digitaler Schaltungsanordnung zur Gestaltung von Einchip-Kamerasystemen. Ein CMOS-Flächenmatrixsensor (oder eine CMOS-Bilderzeugungsvorrichtung) gemäß einer Ausführungs form der Erfindung kann zusammen mit weiteren Systemfunktionen wie z. B. einem Controller, einem A/D, einem Signalprozessor und einem DSP gefertigt werden. Folglich können die Kosten eines CMOS-basierten Systems gesenkt werden. Es kann eine CMOS-Bilderzeugungsvorrichtung bereitgestellt werden, die mit einer einzigen niedrigen Versorgungsspannung von z. B. 3,3 V oder 5 V betrieben werden kann und einen relativ niedrigen Energiebedarf aufweist.
Zum besseren Verständnis der Erfindung und um aufzuzeigen, wie dieselbe zur Wirkung gebracht werden kann, wird beispielhalber auf die begleitende Zeichnung Bezug genommen, worin:
1 eine Ausführungsform einer one-hot-codierten Ausleseschaltungsanordnung zeigt;
2 einen Blockschaltplan eines Chips, der die Ausleseschaltungsanordnung enthält, zeigt;
3 einen Stromlaufplan einer Sequentiell-CDS-Pixelausleseschaltungsanordnung zeigt;
4 einen Zeitablaufplan von Spannungen an den verschiedenen in 3 bezeichneten Knoten während der Integrations- und Auslesephasen zeigt;
5 eine typische CMOS-Flächenmatrix mit m Pixeln × n Spalten zeigt;
6 eine typische einzelne Aktivpixelschaltung zeigt;
7 eine Skizze einer Einspaltenschaltung zeigt;
8 eine schematische Nahaufnahme von 6 Zeilenauswahlzellen zeigt;
9 eine Skizze des digitalen Controllers sowohl für die Zeilen als auch für die Spalten zeigt;
10 eine Folge von Ereignissen zeigt, die eintreten, wenn die Spaltenschaltungen die Pixel lesen; und
11 ein Kamerasystem zeigt, die die Ausleseschaltung einer Ausführungsform der Erfindung enthält.
In CMOS-Technologie können zwei verschiedene Typen von Sensoren verwirklicht werden, nämlich Passivpixelsensoren und Aktivpixelsensoren. Der Unterschied zwischen diesen beiden Typen besteht darin, dass ein passives Pixel im Gegensatz zu einem aktiven Pixel keine Signalverstärkung ausführt. Ein Passivpixelsensor ist einfach eine Photodiode (MOS- oder PN-Sperrschicht-Diode) mit einem Transistor, der eine photoelektrisch erzeugte Signallast zu einem Verstärker außerhalb der Pixelmatrix hindurch lässt (ein Lesetransistor, z. B. N1, ist in einer Passivpixelschaltung nicht vorhanden).
6 zeigt eine typische Aktivpixelsensorschaltung. Das Gate des Transistors N1 ist mit einem Rücksetzschalterschalter RES und der Katode einer Photodiode verbunden. Anfänglich ist der Rücksetzschalter RES geschlossen, wobei die Spannung am Knoten IN in der Nähe der Rücksetzspannung V_RES liegt. Am Knoten IN ist eine endgültige Ladung vorhanden, die von der Spannung V_RES und den Kapazitäten der Photodiode PD und des Gate des NMOS-Transistors N1 unabhängig ist. Wenn der Schalter RES geöffnet wird, bewirkt der Photodiodenstrom ein Entladen der Ladung am Knoten IN, wobei die Spannung am Knoten IN abnimmt. Nach einer festen Integrationszeit fällt die Spannung am Knoten IN auf V_PD, der Spannung der Photodiode, ab. Der Schalter SEL (in Verbindung mit dem NMOS-Transistor N1) wird verwendet, um die Spannung am Knoten IN zu lesen.
5 zeigt eine typische Matrix von Pixelschaltungen mit Ausleseunterstützungs-Schaltungsanordnung. Bei dieser CMOS-Bilderzeugungsvorrichtung umfasst jeder Pixelblock eine lichtempfindliche Diode oder ein anderes Spenschicht-Bauelement, das Photonen in Ladung umsetzt. Der Pixelblock 500 repräsentiert einen einzelnen Pixelblock in einer Matrix von Pixelblöcken (n Spalten × m Zeilen). Der Spaltenverstärkerblock 540 ist einer von vielen Spaltenverstärkern und/oder Treibern, die die Schnittstelle 505 von einzelnen Pixelblöcken 500 mit dem Chip-Ausgangspuffer/-verstärkerblock 580 bilden. Horizontal- und Vertikalabtastregister (530 und 520) übertragen die Pixelsignale auf die Ausleseleitungen. Das Signal wird zur Verwendung von einer späteren Schaltungsanordnung verstärkt.
1 zeigt eine Ausführungsform einer auf eine Flächenmatrix angewandte one-hot-codierten Auslesearchitektur. Der Auslesevorgang der Pixelmatrix wird in einer wesentlichen kleineren Anzahl von Taktzyklen ausgeführt, als dies durch herkömmliche Architekturen vonstatten gehen könnte.
Nach einer Integrationsperiode (0,1–30 ms kann ein geeigneter Integrationszeitenbereich sein) wird das Pixelauslesen für eine spezifische Zeile, beispielsweise Zeile₁, ausgeführt. Die restlichen Zeilen (Zeile₂ bis Zeile_m) der Pixelmatrix mit m Zeilen und n Spalten liegen in einer Integrationsperiode und in der Nähe des Zeitpunkts, zu dem gelesen wird (Auswahlschalter SEL₂ bis SEL_m sind geöffnet). Jedoch werden alle Spaltenschalter COL₁–COL_n zusammen mit den Schaltern CHIP und CDS vor dem Lesen sämtlicher Pixel einer Zeile geschlossen, um alle Spaltenausleseschaltungen 120 zu initialisieren und für den Prozess der korrelierten doppelten Abtastung vorzubereiten.
Der Schritt 2 beginnt mit dem Schließen des Schalters SEL₁ (mit sämtlichen Zeile₁-Pixeln verbunden) und dem Öffnen sämtlicher Spaltenschalter COL₁–COL_n (mit einzelnen Spalten von Pixeln verbunden). Das Schließen des Schalters SEL₁ koppelt die (in der ersten Pixelzeile Zeile₁ entstandenen) Photodiodenspannungen an jede der entsprechenden Spaltenausleseschaltungen 120.
Im Schritt 3 werden die Schalter CDS und CHIP geöffnet. Die Spaltenausleseschaltungen 120 sind nun bereit zum Lesen der Referenzspannung von der ersten Pixelzeile Zeile₁. Nach dem Lesen der Referenzspannung ist nun die Spannungsdifferenz zwischen der Referenzspannung und der Photodiodenspannung (abzüglich jeglichen FPN-Rauschens) für die Ausgabe bereit.
Der Schritt 4 umfasst den Spaltenblock-Auswahlprozess für das Lesen aller Pixeldaten aus den Spaltenausleseblöcken 120 und das Senden von diesen zu dem Ausgang AUSGANG der Chip-Ausgangsschaltungsanordnung 110. Der Datenausleseprozess wird unter Verwendung einer Bank von one-hot-codierten Flipflops 100, die die Spaltenschalter COL₁–COL_n steuern, vollzogen. Für das Zeile₁-Pixelauslesen schließen die jeweiligen Spaltenschalter (COL₁–COL_n) für jede Spalte nur einmal.
Im Schritt 4a_COL1 wird der Spaltenschalter COL₁ der ersten Spaltenausleseschaltungsanordnung Spaltes geschlossen, um Pixel_1,1 zu lesen (alle anderen Spaltenschalter COL₂–COL_n bleiben geöffnet). Im Schritt 4b_COL1 nachdem Pixel_1,1 gelesen worden ist, werden die Spaltenschalter COL₁ geöffnet (COL₂–COL_n sind noch geöffnet), während der Schalter CHIP geschlossen wird, um die Gate-Spannung des Transistors P2 in dem Ausgangsblock 110 rückzusetzen. Im weiteren Verlauf wird im Schritt 4a_COL2 der Schalter CHIP geöffnet, während der Schalter COL₂ der Spaltenausleseschaltung Spalte₂ geschlossen wird, um Pixel_1,2 zu lesen.
Der Ausleseprozess im Schritt 4 setzt sich fort, bis das letzte Pixel der ersten Zeile, Pixel_1,n von Zeile₁ gelesen worden ist. Die Bank von one-hot-codierten Flipflops 100 schaltet zur zweiten Pixelzeile, Zeile₂, und wiederholt den Prozess ab dem oben genannten Schritt 1. Nachdem das Auslesen der letzten Pixelzeile Zeile_m abgeschlossen worden ist, wird der Schalter SEL_m geöffnet.
In einem einzelnen Taktzyklus kann die Hochpegel-Impulsperiode zum Schließen des Schalters COL verwendet werden, während die Tiefpegel-Impulsperiode zum Öffnen des Schalters CHIP verwendet werden kann. Dies bedeutet, dass während des Zeilenpixelauslesens der Schalter COL stets ein Komplement zu dem Schalter CHIP bildet. Deshalb erreicht die Schaltung im Schritt 4 eine hohe Pixelauslesegeschwindigkeit von einem Pixel pro Taktzyklus.
Die Tabelle I fasst die Schalterstellungen während der Integrationsperiode und dem Pixelauslesen zusammen.
Tabelle I, Spaltenauswahl und Pixelauslesen
10 zeigt eine Folge von Ereignissen, die eintreten, wenn die Spaltenschaltungen die Pixel auslesen. Unter der Voraussetzung, dass alle Pixel in der 5 Integrationsphase sind, werden die Schritte 1–3 ausgeführt, um die Spaltenschaltungsanordnung Spalte1 und die Ausgangsschaltung zum Auslesen der Spalte1-Pixel vorzubereiten. Als Nächstes führen alle Spaltenschaltungen ein paralleles Lesen ihrer jeweiligen ersten Zeilenpixelschaltungen aus und halten die Daten. Die one-hot-codierten Flipflops geben nun nacheinander jeder Spaltenschaltung ein Signal, so dass die von jeder Spaltenschaltung gelesenen Pixeldaten in serieller Weise an die Ausgangsschaltungsanordnung gesendet werden.
2 zeigt einen Blockschaltplan eines Chips, der die Flächenmatrix-Ausleseschaltungsanordnung enthält. Der MOS-Bilderzeugungschip 200 umfasst alle erforderlichen bordinternen Unterstützungsfunktionen. Die Flächenmatrixsensor-Schaltungsanordnung 201 umfasst m Zeilen × n Spalten Pixelschaltungen. Digitale Zeilen- und Spaltensteuerschaltungen (204 bzw. 206) nehmen die erforderliche Steuerung zum Auswählen von spezifischen Pixeln für das Auslesen vor. Die Auslesesignale werden zu der analogen Ausleseschaltungsanordnung 202 zur Ausgabe der Pixeldaten an dem Anschluss AUSGANG weitergeleitet. Zur Synchronisation von Funktionen werden TAKT- und BILD RÜCKSETZEN-Signale geliefert. Die Netzspannung VDD und die Erde GND sind wie angemerkt vorgesehen.
11 zeigt ein Kamerasystem, das die schnelle Auslesearchitektur enthält. Eine Kamera 180 besitzt eine Linse 181, die ein Bild 185 auf den Bilderzeugungschip 182 fokussiert. Ein Prozessor 183 empfängt die Daten von dem Bilderzeugungschip 182 und sendet diese zu einem Speichersystem 184.
3 ist eine vereinfachte Darstellung einer SCDS-Architektur. Die folgende Abhandlung dreht sich um einen einzelnen Pixelauslesevorgang, jedoch umfasst ein typischer Sensor zahlreiche Pixelschaltungen in einer Matrix, wie sie in 1 gezeigt ist. Die Hauptblöcke sind der Pixelblock 300, der Spaltenblock 340 und der Chip-Ausgangsblock 380.
Die primären Komponenten des Spaltenblocks 340 (einer für jede Pixelspalte) sind die Kondensatoren C1 und C2, der PMOS-Transistor P1, die Schalter CDS und COL und die Stromquellen I_PIXEL und I_COL. Der Chip-Ausgangsblock 380 (eine Schaltung für den gesamten Chip) umfasst in diesem Beispiel einen PMOS-Transistor P2, einen Schalter CHIP und eine Stromquelle I_CHIP. Typische angenäherte Vorrichtungsparameter in einem 0,6-μm-Prozess sind wie folgt: die Kondensatoren C1 und C2 liegen im Bereich von 1–4 pF; die Stromquellenwerte betragen 5–10 μA für I_PIXEL 20–100 μA für I_CHIP und 10–100 μA für I_COL; die die Transistoren P1 und P2 sind mit 50/0,6 ausgelegt; der Transistor N1 mit etwa 2/0,6 und der Transistor RES mit etwa 1,25/0,6.
Das Öffnen des Schalters SEL ermöglicht die Verwendung der Spaltenblock-Schaltungsanordnung 340 und der Chip-Ausgangsblock-Schaltungsanordnung 380 zum Auslesen von Signalen von anderen Pixeln während der Integrationsperiode des momentanen Pixels.
Zu Beginn der Integrationsperiode wird der Schalter RES geschlossen, wobei die Spannung am Knoten IN in der Nähe der Rücksetzspannung V_RES liegt. Als Nächstes löst das Öffnen des Schalters RES die Integrationsperiode aus und lässt zu, dass Strom von der Photodiode PD Ladung von dem Eingangsknoten IN abzieht, weshalb die Spannung am Knoten IN von V_RES auf V_PD abfällt.
Im Schritt 1 werden die Schalter CDS, COL und CHIP geschlossen. Das Schließen der Schalter CDS, COL und CHIP initialisiert sowohl die Spaltenblock-Schaltungsanordnung 340 als auch die Chip-Block-Schaltungsanordnung 380 zur Vorbereitung auf das erste Auslesen der Ladung am Eingangsknoten IN. Die Spannung über dem Kondensator C1 liegt bei etwa null (die Stromquelle I_PIXEL zieht jegliche Ladung von dem Kondensator C1 ab), wenn der Schalter CDS geöffnet ist, während die Spannung über C2 V_gsP1 (der Gate-Source-Spannung des PMOS-Transistors P1) entspricht. Die Spannung am Ausgang AUSGANG entspricht Tiefpegel (bei V_gsP2).
Der Schritt 2 beginnt mit dem Schließen des Schalters SEL und dem Öffnen des Schalters COL. Das Schließen des Schalters SEL koppelt die am Eingangsknoten IN entstandene Spannung an die Spaltenblock-Schaltungsanordnung 340. Während der Schalter CDS noch geschlossen ist, lädt sich der Kondensator C1 auf. Die Spannung über C1 wird zu VPD – V_gsN1 (wobei V_gsN1 die Gate-Source-Spannung des NMOS-Transistors N1 ist und V_PD die Spannung am Knoten IN am Ende der Integrationsperiode ist). Die Spannung über C2 bleibt V_gsP1. Die Spannung am Ausgang AUSGANG bleibt auf Tiefpegel (V_gsP2).
Im Schritt 3 werden dann die Schalter CDS und CHIP geöffnet. Die Knoten B und E sind nun schwebend (oder genauer nicht aktiv getrieben). Die Spannung über C1 bleibt V_PD – V_gsN1 während die Spannung über C2 V_gsP1 bleibt. Die Spannung am Ausgang AUSGANG bleibt auf Tiefpegel (V_gsP2). Die Spaltenblock-Schaltungsanordnung 340 ist nun zum Lesen der Referenzspannung V_RES bereit. Es sei angemerkt, dass beide Kondensatoren C1 und C2 erforderlich sind, um die Schwellenwertschwankungen des Bauelements aufzuheben. Der Kondensator C1 hebt V_T-Schwankungen pro Pixel auf, während der Kondensator C2 Abweichungen bei Spaltenverstärkern ausgleicht.
Im Schritt 4 werden dann die Schalter RES und COL geschlossen. Das Schließen des Schalters RES bei geschlossenem Schalter SEL löst die Abtastung der Referenzspannung V_RES durch die Spaltenblock-Schaltungsanordnung 340 aus. Die Source-Spannung des Transistors N1 wird zu V_RES – V_gsN1. Die Spannung über C1 bleibt V_PD – V_gsN1. Somit steigt die Gate-Spannung des Transistors P1 auf die Differenz zwischen der Referenzspannung und der Datensignalspannung an und wird zu (V_RES – V_gsN1) – (V_PD – V_gsN1) = V_RES – V_PD. Die Source-Spannung des Transistors P1 wird zu (V_RES – V_PD) – V_gsP1 (da dies ein P-Kanal-Bauelement ist, ist die Spannung V_gsP1 ein negativer Wert). Die Spannung über C2 bleibt V_gsP1. Somit wird die Gate-Spannung des Transistors P2 zu (V_RES – V_PD) – V_gsP1 + V_gsP1 = V_RES – V_PD, also der Spannungsdifferenz zwischen der Referenzspannung und der Datensignalspannung. Die Auslesespannung AUSGANG beträgt V_RES – V_PD + V_gsP2, wobei V_gsP2 die Gate-Source-Spannung des PMOS-Transistors P2 ist. Der Transistor P2 ist ein gemeinsames Bauelement, das für das Auslesen sämtlicher Pixel verwendet wird, jedoch überdeckt die Chip-Ausgangsblock-Schaltungsanordnung 380 eine große Vielfalt von Ausgangsschaltungen und kann mehrere andere Techniken, z. B.
Differenzverstärkerschaltungen, lineare Schaltungsanordnungen oder irgendeinen Typ von Treiberschaltungen, zur Ausgabe der Daten von dem Chip umfassen.
Die beiden Ausdrücke V_gsN1 und V_gsP1 werden annulliert, wenn die SCDS-Technik angewandt wird. Außerdem ist der V_T-Ausdruck beider Transistoren N1 und P1, der in V_gsN1 und V_gsP1 eingebettet ist, in der obigen Gleichung nicht vorhanden. Somit wird die Auswirkung von CMOS-Schwellenspannungsfehlabstimmungen stark unterdrückt und das FPN wesentlich verringert.
Schließlich wird im Schritt 5 der Schalter CHIP geschlossen, während alle anderen Schalter geöffnet werden. Die Spannungsdifferenz zwischen V_RES und V_PD am Gate des Transistors P2 wird auf Tiefpegelzustand gezogen, was eine Auslesespannung AUSGANG hinterlässt, die gleich V_gsP2 ist. Das Öffnen der Schalter RES und SEL setzt die Pixelschaltung für die nächste Integrationsperiode zurück. Das System ist für das nächste Pixelauslesen bereit. Während der Integrationsperiode des momentanen Pixels (das in diesem Beispiel verwendet wird) werden der Spaltenblock 340 und der Chip-Ausgangsblock 380 für das Auslesen weiterer Pixel verwendet.
Die folgende Tabelle I fasst alle Schalterstellungen während der Integrationsperiode und dem Pixelauslesen zusammen.

O: geöffnet,
C: geschlossen,
x: wirkungslos)

Bereit für nächstes Pixelauslesen
In erster Annäherung hängen V_gsN1 und V_gsP1 primär von den Vorströmen von I_PIXEL und I_COL ab. Jedoch sind V_gsN1 und V_gsP1 auch Funktionen von Drain-Spannungen und Substratvorspannungen. Obwohl die SCDS-Technik nicht das gesamte Bildrauschen beseitigen kann; bietet die Technik eine Möglichkeit, dieses stark zu dämpfen.
Bei einer Passivpixelanordnung ist der Lesetransistor N1 nicht vorhanden. Außerdem sind der Kondensator C1 und die Stromquelle I_PIXEL nicht vorhanden. Jedoch ist der Transistor RES vorhanden.
Die folgende Tabelle II zeigt das simulierte Pixelauslesen mit und ohne SCDS-Technik für Schwankungen der Transistor-N1-Schwellenspannung V_T in einem Texas-Instruments-("TI")-33A21-Prozess (0,6 μm, doppelt-poly, Dreipegelmetall) auf.
Die folgende Tabelle III gibt simulierte Pixelauslesespannungen sowohl für Schwankungen der Transistor-N1- als auch der Transistor-P1-Schwellenspannung V_T in einem TI-50BP21-Prozess (0,72 μm, doppelt-poly, Dreipegelmetall) wieder.
Die Simulationsergebnisse zeigen deutlich, dass die SCDS-Technik das FPN auf etwa 1/25 bis 1/20 von jenem ohne die SCDS-Technik dämpft. In diesen beiden Prozessen beläuft sich die V_T-Schwankung auf etwa 5 bis 6 mV. Deshalb könnte das FPN bei Anwendung der SCDS-Technik auf 0,2 mV gesenkt werden.
4 zeigt einen Zeitablaufplan von Spannungen an verschiedenen in 1 bezeichneten Knoten während der Integrations- und Auslesephasen.
7 zeigt eine Skizze einer einzelnen Spaltenauswahlschaltung. Die Basiszelle enthält zwei NA240-NAND-Gatter und ein flankengetriggertes D-Flipflop. Der col_rst-Befehl wirkt sich auf den oben erwähnten COL-Schalter aus, der, wenn er geschlossen ist, die Spaltenblockschaltung initialisiert. Die Rücksetzsignalleitung bildet die Rücksetzfähigkeit für das DTB20-Bauelement. Der cntrl_clk-Eingang liefert synchronisierte Taktsignale für die gesamte Spaltenschaltung. Das col_clk-Signal liefert eine flankengetriggerte Zeitgabe für das DTB20-Bauelement und folglich für die one-hot-codierte Architektur.
8 zeigt eine Skizze von 6 Zeilenauswahlzellen einer Bank von 20 Zeilenauswahlschaltungen (0–19). Das Bauelement 801 kann beispielsweise der Verarbeitung der ersten Pixelzeile Zeile₀ zugeordnet sein, das Bauelement 802 der Verarbeitung der zweiten Pixelzeile Zeile₁ usw. Das row_str-Signal taktet den flankengetriggerten Takteingang an jedem der DTB20-Bauelemente.
9 zeigt eine Skizze des digitalen Steuerungsabschnitts sowohl für die Zeilen als auch für die Spalten eines 20 × 20-Flächenmatrixsensors, wie er allgemein in 2 gezeigt ist. (Es sei angemerkt, dass auch größere Sensormatrizen konstruiert werden können.) Ein zentraler Controller 900 sorgt für die primäre Steuerung der Zeilensteuerschaltung 901 und der Spaltensteuerschaltung 902. Die Zeilensteuerschaltung 901 liefert die Rücksetzschalter-RES- und Auswahlschalter-SEL-Befehle an jede der Pixelschaltungen. Die Spaltensteuerschaltung 902 sorgt für die Steuerung aller 20 Spalten in diesem besonderen Beispiel. Der Primär-Controller 900 sorgt außerdem für die Schalter-CDS- und Schalter-CHIP-Schließungssteuerung für die Spaltenblockschaltungen bzw. den Chip-Ausgangsblock.
Ausführungsformen der Erfindung können beispielsweise wie folgt modifiziert oder verändert sein.
Die beschriebenen Prozessschritte können auch in hybride Prozessflüsse wie etwa BICMOS- oder Smart-Power-Prozesse eingebettet sein.
Ein Verfahren der sequenziellen korrelierten doppelten Abtastung ist nicht unbedingt auf serielle Auslesevorgänge beschränkt, sondern kann auch weitere Verfahren einsetzen.
Eine Vielfalt wohlbekannter Ausgangstreiberkonfigurationen kann die gezeigten ersetzen.
Zwei oder sogar vier Spaltenblöcke können für die Spaltenausleseschaltungsanordnung implementiert sein.
Bei größeren Flächenmatrixsensoren kann es vorteilhaft sein, eine Ausgangsblockschaltung pro Spaltenausleseschaltung zu verwenden, um die Auslesegeschwindigkeit zu erhöhen.
Bei größeren Flächenmatrixsensoren kann es vorteilhaft sein, durch Hinzufügen einer Schaltungsanordnung zur Verarbeitung der parallelen Auslesung eine vollständige Pixelzeile auf einmal (parallel) auszulesen.
Die one-hot-codierte Schaltungsanordnung kann durch eine andere Schaltungsanordnung, die eine ähnliche Fähigkeit aufweist, ersetzt sein.

Claims

Integrierter Bilderzeugungschip, mit einer Matrix aus Pixelschaltungen (300), die in Spalten und Zeilen angeordnet sind und wovon jede einen Lesetransistor, ein mit einem Gate des Lesetransistors (N1) gekoppeltes lichtemfindliches Element (PD), einen Auswahlschalter (SEL), wovon ein erster Anschluss mit einer Source des Lesetransistors gekoppelt ist, und einen Rücksetzschalter (RES), wovon ein Anschluss mit dem Gate des Lesetransistors gekoppelt ist, umfasst, wobei der Rücksetzschalter dazu dient, am Gate des Lesetransistors während eines einem Integrationsintervall vorhergehenden Rücksetzintervalls eine Rücksetzspannung (V_RES) bereitzustellen, wobei das lichtempfindliche Element in Reaktion auf einen Lichtpegel die Spannung am Gate des Lesetransistors während des Integrationsintervalls in Übereinstimmung mit dem Lichtpegel am lichtempfindlichen Element ändert, um dadurch am Gate des Leseverstärkers am Ende des Integrationsintervalls eine Pixelspannung (V_PD) hervorzurufen, wobei durch Schließen des Auswahlschalters das Auslesen der Pixelschaltung gewählt wird, dadurch gekennzeichnet, dass der Chip ferner umfasst: mehrere Spaltenschaltschaltungen (340), wovon jede so angeschlossen ist, dass sie von wenigstens einer Spalte aus Pixelschaltungen Pixelsignale empfängt, wobei jede Spaltenschaltschaltung einen Spaltentransistor (P1), einen ersten Kondensator (C1), der zwischen ein Gate des Spaltentransistors und einen zweiten Anschluss des Auswahlschalters geschaltet ist, einen Abtastschalter (CDS), der zwischen das Gate und den Drain des Spaltentransistors geschaltet ist, und einen zweiten Kondensator (C2), der zwischen eine Source des Spaltentransistors und einen ersten Anschluss eines Spaltenschalters (COL) geschaltet ist, umfasst; wobei die Spaltenschaltschaltungen gemeinsam so konfiguriert sind, dass sie sequentiell korrelierte Doppelabtastoperationen an Pixelauslesedaten parallel ausführen; eine Chipschaltschaltung (380), die so angeschlossen ist, dass sie ein Datensignal von jeder Spaltenschaltschaltung empfängt, und einen Chiptransistor (P2), wovon ein Gate mit einem zweiten Anschluss des Spaltenschalters gekoppelt ist und wovon eine Source ein Ausgangssignal bereitstellt, sowie einen Chipschalter (CHIP), der zwischen das Gate und den Drain des Chiptransistors geschaltet ist, umfasst; wobei die Chipschaltschaltung so konfiguriert ist, dass sie nacheinander serielle analoge Eingänge von der Schaltschaltung empfängt.
Integrierter Bilderzeugungschip nach Anspruch 1, ferner mit einer Stromsenke (I_PIXEL), die zwischen den ersten Anschluss des ersten Kondensators und den Drain des Spaltentransistors geschaltet ist, so dass die Ladung des ersten Kondensators abgezogen werden kann, wenn der Abtastschalter geschlossen ist und der Auswahlschalter geöffnet ist.
Integrierter Bilderzeugungschip nach einem der Ansprüche 1 und 2, bei dem die Speicherung von Spannungen im ersten Abtastintervall auf spaltenweiser Basis geschieht und bei dem das Bereitstellen der Spannungen in dem zweiten Abtastintervall durch mehrere one-hot-codierte Flipflops geschaffen wird, wovon jedes umfasst: ein flankengetriggertes D-Flipflop, das einen Takteingang zum Empfangen eines Spaltentakts und einen Ausgang besitzt; ein erstes NAND-Gatter, das einen ersten Eingang besitzt, der an den Ausgang des D-Flipflops angeschlossen ist, und einen zweiten Eingang besitzt, der einen Steuertakt empfängt, der für eine Spalte synchronisierte Taktsignale bereitstellt; und ein zweites NAND-Gatter, das einen ersten Eingang besitzt, der an einen Ausgang des ersten NAND-Gatters angeschlossen ist, und einen zweiten Eingang besitzt, der einen Pixeltakt empfängt.
Verfahren zum Lesen von Pixelspannungen eines integrierten Bilderzeugungschips nach Anspruch 1, das die folgenden Schritte umfasst: in einem ersten Abtastintervall nach dem Integrationsintervall durch aufeinander folgendes Aktivieren des Spaltenschalters, des Auswahlschalters, des Chipschalters und des Abtastschalters Speichern einer Spannung (V_PD – V_gsN1) über dem ersten Kondensator, die der Pixelspannung entspricht und kleiner als eine Gate-Source-Spannung des Lesetransistors ist, und Speichern einer Spannung (V_gsP1) über dem zweiten Kondensator, die einer Gate-Source-Spannung des Spaltentransistors entspricht; und in einem zweiten Abtastintervall nach dem ersten Abtastintervall durch aufeinander folgende Aktivierung des Abtastschalters, des Chipschalters, des Rücksetzschalters und des Spaltenschalters Bereitstellen einer Spannung (V_RES – V_PD) für das Gate des Spaltentransistors, die einer Spannungsänderung am Gate des Lesetransistors entspricht und eine Gate-Source-Spannung (V_gsN1) des Lesetransistors ausgeglichen hat, und Bereitstellen einer Spannung (V_RES – V_PD) für das Gate des Chiptransistors, die der Spannungsänderung des Lesetransistors entspricht und die eine Gate-Source-Spannung (V_gsP1) des Spaltentransistors ausgeglichen hat.
Verfahren nach Anspruch 4, bei dem der Schritt des Speicherns von Spannungen in dem ersten Abtastintervall durch alle Spaltenschaltschaltungen in einer Zeile parallel ausgeführt wird und der Schritt des Bereitstellens von Spannungen in dem zweiten Abtastintervall in der Zeile jeweils durch eine Spaltenschaltschaltung ausgeführt wird.
Bilderzeugungssystem, mit: einem Fokussierungselement (181); und einem integrierten Bilderzeugungschip (182) zum Empfangen von Bildern von dem Fokussierungselement, wobei der integrierte Bilderzeugungschip wie in einem der Ansprüche 1 bis 4 definiert beschaffen ist.