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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer
Mehrebenen-Elektronikverbindungsstruktur mit Leitern in mehreren
Schichten, getrennt durch geeignete isolierende Dielektrika, mit
Vias zur Verbindung zwischen den Schichten, und betrifft ferner
eine mit Hilfe dieses Verfahrens gebildete Elektronikverbindungsstruktur.
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Mehrebenen-Elektronikverbindungsstrukturen
für vielfältige Applikationen,
im Besonderen zur Bildung von Chips in integrierter Schaltungstechnik,
sind auf dem Fachgebiet wohlbekannt. Diese Verbindungsstrukturen
umfassen allgemein mehrere Schichten von Leitern, angeordnet in
einem vordefinierten Muster, getrennt durch geeignete isolierende
Materialien, mit Vias zur Verbindung zwischen den Schichten. Diese
Strukturen können
verwendet werden zur Herstellung von Multi- oder Einchipmodulsubstraten,
mikroelektronischen passiven Bauelementen (Induktoren, Kondensatoren
oder kombinierten Schaltungsanordnungen) und Strukturen zwischen
den Ebenen für
integrierte Schaltungen. Zahlreiche Elektroniksysteme, z. B. auf
den Gebieten der Militärelektronik,
der Flugelektronik, der Automobilelektronik, der Telekommunikation,
der Computertechnik und der portablen Elektronikgeräte, benutzen
Komponenten, welche derartige Strukturen enthalten.
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Ein
wichtiges Einsatzgebiet für
diese Verbindungsstrukturen sind Multichip-Module (MCM). Die höchstentwickelte Art von MCM-Technologie
ist die sogenannte MCM-D-Technologie, welche Module bereitstellt,
bei denen die Zwischenverbindungen gebildet werden durch Dünnschichtauftragung
von Metallen auf deponierten Dielektrika, bei denen es sich um polymere
oder anorganische Dielektrika handeln kann. Unter Anwendung konventioneller
Fertigungstechniken können
MCMs hergestellt werden, die Linien und Abstände mit Abmessungen so klein
wie 10 μm
und Vias mit Durchmessern bis hinab zu 20 μm aufweisen. Diese MCM-D-Technologie
ist einzigartig, weil sie eine viel höhere Anschlussdichte erzielt
als andere Techniken. Einhergehend mit der erhöhten Dichte werden äquivalente
Verbesserungen hinsichtlich Signalfortpflanzungsgeschwindigkeiten
und Gesamtbauelementgewichten erhalten, die von anderen konventionellen
Mitteln unerreicht sind.
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Ein
schematischer Querschnitt eines konventionellen MCM-D, insgesamt
mit der Bezugsziffer 10 bezeichnet, ist in 1 dargestellt. Das MCM 10 umfasst
eine Basis 11, allgemein von einem Dielektrikum gebildet,
eine erste Metallschicht 12, welche als Masse dient, eine
zweite Metallschicht 14, welche zur Energieversorgung des
MCM dient, und eine Dielektrikumschicht 16, welche die
erste Metallschicht 12 von der zweite Metallschicht 14 trennt.
Das MCM 10 umfasst zwei Leiterschichten, 20 und 24,
welche mit den Metallschichten 12 und 14 verbunden
sind und welche durch Vias 22 miteinander verbunden sind.
Das Dielektrikum 16 trennt die verschiedenen Metallelemente.
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Es
ist ein einziger Chip 30 gezeigt, der mit Hilfe eines Chipklebers 28 an
der Oberseite der so gebildeten Mehrebenen-Verbindungsstruktur befestigt
ist. Der Chip 30 ist durch eine Chipverbindung 32 mit
einem Leiter 24' gekoppelt.
Es versteht sich, dass bei einem kompletten MCM-D eine große Zahl
von Leiterschichten, gekoppelt durch Vias, bereitgestellt sind und
dass eine große
Anzahl von Chips 30 an den Mehrebenen-Verbindungsteil des
Moduls gekoppelt sind. Alternativ können die Chips in Vertiefungen
oder Öffnungen
in der Oberfläche
der Verbindungsschichten platziert sein, um die Dicke des gesamten
Package zu vermindern.
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Es
sind mehrere Techniken bekannt zur Erzeugung von Elektronikverbindungs-Vias in MCM-D-Strukturen.
Gemäß einem
Verfahren wird ein Dielektrikum, im Allgemeinen Keramik oder mit
Siliciumdioxid beschichtetes Silicium, als Basis bereitgestellt.
Auf der Basis werden Leiter unterhalb des Dielektrikums gebildet. Ein
Loch wird in dem Dielektrikum erzeugt, welches dann durch Sputtern
und Strukturplattierung mit einem Metall, z. B. Kupfer, behandelt
wird, um die untere Ebene des Leiters 42 mit einer gebildeten
oberen Ebene 42 zu verbinden. Die auf diese Weise gebildeten
Vias 40 sind als ungefüllte
Vias bekannt, weil das Metall nicht das ganze Loch füllt, wie
in 2a gezeigt. Wie aus 1 ersichtlich, ist die obere
Oberfläche
des Dielektrikums 18 oberhalb der ungefüllten Vias nicht planar. Dies
liegt darin begründet,
dass sich das Dielektrikum in den Vias 22 absenkt. In diesem
Fall mindert die nicht-planare Oberfläche die Leiterdichte auf der
oberen Metallschicht 42 und die ungefüllten Vias sind nicht planar.
Dies liegt darin begründet,
dass sich das Dielektrikum in den Vias 22 absenkt. In diesem
Fall mindert die nicht-planare Oberfläche die Leiterdichte auf der
oberen Metallschicht 42 und die ungefüllten Via vermindert das Vermögen der
Vias, die durch den Chip erzeugte Wärme abzuleiten.
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Nach
einem anderen Verfahren wird eine dicke Fotoresistschicht auf die
untere Leiterebene 46 aufgebracht, wie in 2b gezeigt. Das Fotoresist wird strukturiert,
um die Vias zu definieren, und ein Metall, z. B. Kupfer, wird aufplattiert, 44.
Das Fotoresist wird entfernt und ein polymeres Dielektrikum aufgebracht,
um Leiter und Vias zu bedecken. Im nächsten Schritt wird das Polymer
entfernt, um die plattierte Via zu exponieren, und es wird die obere
Leiterebene aufgebracht, 46. Die auf diese Weise gebildeten
Vias 44 sind als gefüllte
Vias bekannt, wie in 2b gezeigt.
Gefüllte
Vias sind zwar aus wärme-
und elektrotechnischer Sicht wünschenswerter
als ungefüllte
Vias, aber dieser Prozess ist kompliziert und teuer. Dieser Strukturplattierungsprozess verwendet
eine dicke Schicht eines teuren Fotoresists oder ein teures fotosensitives
Dielektrikum und führt
im Allgemeinen zum Auftreten von Variation in der deponierten Metalldicke über dem
Substrat. In diesem Fall kann möglicherweise
ein nicht-maskierender trockener Etch-back-Prozess zum Entfernen
des Polymers und Exponieren der gefüllten Vias nicht angewendet
werden und möglicherweise
werden zusätzliche
Schritte, so etwa Hart- oder Weichmaskenätzprozesse oder chemisch-mechanisches
Polieren (CMP) erforderlich. Dies erhöht die Anzahl der Prozessschritte
und die Ausrüstungskosten
und vermindert das Vermögen,
großflächige Felder
zu verarbeiten.
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Diese
und andere MCM-Strukturen und -Prozesse sind in "multi Chip Modules Technologies, and
Alternatives: The Basics",
Ed. Daryl Ann Doane, Paul D. Franzon, Van Nostrand Reinhold, New
York, 1993, Kapitel 2, Seiten 37–85, beschrieben.
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Ein
weiteres Verfahren wird in US-Patent Nr. 5 580 825 (Labunov et al.)
beschrieben. Dieses Verfahren benutzt Aluminium für die Leiter
und Vias und Aluminiumoxid als das Dielektrikum. Das Verfahren umfasst
das Definieren von Leitpfaden einer Ebene durch Bilden einer Blockiermaske
auf der Hauptaluminiumschicht, wobei die Blockiermaske exponierte
Bereiche stehenlässt,
welche zu den Leitpfaden einer Ebene korrespondieren, Durchführen eines
Barriereanodisationsprozesses auf der Hauptaluminiumschicht, um
ein Oberflächenbarriereoxid über den
Leitpfaden einer Ebene zu bilden, Entfernen der Blockiermaske, Bereitstellen
einer oberen Aluminiumschicht über
der Hauptaluminiumschicht, Definieren von Verbindungen zwischen
den Ebenen durch Bilden einer Blockiermaske auf der oberen Aluminiumschicht,
wobei die Blockiermaske Bereiche abdeckt, welche zu den Verbindungen
zwischen den Ebenen korrespondieren, und Unterziehen der Haupt-
und oberen Aluminiumschicht einer porösen Anodisation. Das Barriereoxid,
welches die Leitpfade einer Ebene definiert, sorgt für eine zuverlässige Maskierung
der Leitpfade einer Ebene während
der porösen
Anodisation. Das poröse
Aluminiumoxid sorgt für
eine Isolierung von Ebene zu Ebene zwischen Leitpfaden einer Ebene
und die Kombination von Barriereoxid und porösem Oxid stellt eine zuverlässige Isolierung
zwischen Leitpfaden einer Ebene bereit. Die nach diesem Verfahren
gebildeten Vias sind gefüllt,
und das Verfahren führt
zu einem hohen Planarisierungsgrad.
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Es
wurde nun gefunden, dass andere Dielektrika bessere Leistungen bereitstellen
als Aluminiumoxid und dass es möglich
ist, zu vernünftigen
Kosten planarisierte gefüllte
Aluminium-Vias mit im Wesentlichen senkrechten Seitenwandungen,
gebildet nach einem insgesamt umweltfreundlichen Verfahren, bereitzustellen.
Damit wird eine Elektronikverbindungsstruktur bereitgestellt, die
relativ unkompliziert und kostengünstig herzustellen ist, eine
hohe Anschlussdichte aufweist und eine gestapelte Vias-Konfiguration
erlaubt.
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JP 55 0044765 offenbart
ein Verfahren zum Bilden einer Al-Wafer-Struktur, welches darin
besteht, den Al-Wafer durch selektive chemische Behandlung in poröses Aluminium
umzuwandeln, unter Verwendung eines Fotoresists als Schutzfilm,
und das Aluminiumoxid zu ätzen.
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Gemäß der vorliegenden
Erfindung wird ein Verfahren bereitgestellt zur Herstellung einer
Mehrebenen-Elektronikverbindungsstruktur mit einer Aluminiumleiterschicht
mit einer darüberliegenden
Schicht mit gefüllten
Aluminium-Vias,
umgeben von einem Nicht-Aluminiumoxid-Dielektrikum, wobei das Verfahren
die Schritte umfasst: a) Deposition einer Haftvermittlermetallschicht
auf der Oberfläche
eines Basismaterials; b) Deposition einer ersten Barrieremetallschicht
auf der Haftvermittlermetallschicht; c) Deposition einer ersten Aluminiumschicht
auf der ersten Barrieremetallschicht; d) Deposition einer zweiten
Barrieremetallschicht auf der ersten Aluminiumschicht; e) Bilden
einer ersten strukturierten Fotoresistschicht auf der zweiten Barrieremetallschicht
durch Exposition einer ersten Fotoresistschicht durch eine Leitermaske
und Entwickeln der ersten Fotoresistschicht; f) Entfernen von Bereichen
der zweiten Barrieremetallschicht, welche durch die erste strukturierte
Fotoresistschicht exponiert werden, um eine erste strukturierte
Barrieremetallschicht auf der ersten Aluminiumschicht zu bilden;
g) Entfernen der ersten strukturierten Fotoresistschicht; h) Deposition
einer zweiten Aluminiumschicht über
der ersten Aluminiumschicht und der ersten strukturierten Barrieremetallschicht;
i) Deposition einer dritten Barrieremetallschicht auf der zweiten
Aluminiumschicht; j) Bilden einer zweiten strukturierten Fotoresistschicht
auf der dritten Barrieremetallschicht durch Exposition einer zweiten
Fotoresistschicht durch eine Vias-Maske und Entwickeln der zweiten
Fotoresistschicht; k) Entfernen von Bereichen der dritten Barrieremetallschicht,
welche durch die zweite strukturierte Fotoresistschicht exponiert
werden, um eine zweite strukturierte Barrieremetallschicht auf der
zweiten Aluminiumschicht zu bilden; l) Entfernen der zweiten strukturierten
Fotoresistschicht; m) Umformen derjenigen Bereiche der ersten und
der zweiten Aluminiumschicht, welche nicht von der ersten und der
zweiten strukturierten Barrieremetallschicht bedeckt werden, in
ein poröses
Aluminiumoxid durch poröse
Anodisation über
die gesamte Dicke der ersten und der zweiten Aluminiumschicht; n)
komplettes Entfernen des porösen
Aluminiumoxids; o) Entfernen der zweiten strukturierten Barrieremetallschicht,
von Bereichen der ersten strukturierten Barrieremetallschicht und
von Bereichen der ersten Barrieremetallschicht, welche Bereiche
nach Schritt n) exponiert sind, so dass die Aluminiumleiterschicht
und die Schicht mit gefüllten
Aluminium-Vias exponiert stehenbleiben; p) Entfernen von Bereichen
der Haftvermittlermetallschicht, welche nach Schritt o) exponiert
sind; q) Aufbringen des Nicht-Aluminiumoxid-Dielektrikums auf die
in Schritt p) erhaltene Struktur; und r) Entfernen des Nicht-Aluminiumoxid-Dielektrikums (124)
bis eine oberste Fläche
der Schicht mit gefüllten
Aluminium-Vias exponiert ist.
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Gemäß einer
bevorzugten Ausführungsform
der Erfindung werden die Schritte von "Deposition einer ersten Aluminiumschicht" bis "Entfernen des Dielektrikums" wiederholt, bis
eine gewünschte
Zahl von Schichten erreicht ist.
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Gemäß einer
weiteren bevorzugten Ausführungsform
ist das Basismaterial eine Aluminiumbasis, welche einer Vorverarbeitung
gemäß den folgenden
Schritten unterzogen wird: Polieren einer Aluminiumbasis und Deposition
einer Barrieremetallschicht hierauf; Aufbringen einer Fotoresistschicht
auf die Barrieremetallschicht; Exposition des Fotoresists durch
eine Basis-Vias-Maske und Entwickeln der Fotoresistschicht; Entfernen
des exponierten Barrieremetalls und Fotoresists, wobei eine Barrieremetallschicht über Aluminium-Vias stehenbleibt;
Umformen eines Bereichs der Aluminiumbasisschicht, welcher nicht
von Barrieremetall bedeckt ist, in ein poröses Aluminiumoxid durch poröse Anodisation
auf eine vorgegebene Tiefe; Entfernen des porösen Aluminium oxids; Aufbringen
eines Nicht-Aluminiumoxid-Dielektrikums auf das Basismaterial und
die Aluminium-Vias und Entfernen des Dielektrikums und verbleibenden
Barrieremetalls, um die oberste Fläche der Aluminium-Vias zu exponieren.
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Die
vorliegende Erfindung wird anhand der nachfolgenden Detailbeschreibung
in Verbindung mit der zeichnerischen Darstellung näher beschrieben
und erläutert;
in der Zeichnung zeigen:
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1 eine schematische Darstellung
eines Multichip-Moduls nach dem Stand der Technik;
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2a und 2b ungefüllte bzw. gefüllte Vias
in schematischer Darstellung;
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3 einen schematischen Querschnitt
einer Mehrebenen-Elektronikverbindungsstruktur, welche nach dem
Verfahren gemäß der beanspruchten
Erfindung erhalten werden kann;
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4a bis 4k eine Darstellung der Schritte in dem
Prozess zur Bildung einer Mehrebenen-Elektronikverbindung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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5 einen schematischen Querschnitt
eines Multichip-Moduls (MCM-D), welches nach dem Verfahren gemäß der beanspruchten
Erfindung erhalten werden kann;
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6a bis 6f eine Darstellung der Schritte in dem
Prozess zur Bereitstellung einer Aluminiumbasis gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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7 einen schematischen Querschnitt
einer Mehrebenen-Elektronikverbindungsstruktur, welche eine Leiterplattenbasis
aufweist; und
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8a bis 8f eine Darstellung der Schritte in dem
Verfahren zur Bereitstel lung einer Leiterplattenbasis gemäß 7.
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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer
Elektronikverbindungsstruktur und betrifft ferner eine nach diesem
Verfahren hergestellte Mehrebenen-Elektronikverbindungsstruktur
mit Leitern in mehreren Schichten, getrennt durch geeignete isolierende
Dielektrika, mit gefüllten
Aluminium-Vias zur Verbindung zwischen den Schichten. Es ist ein
besonderes Merkmal der Erfindung, dass die Verbindungsstruktur gefüllte Aluminium-Vias
aufweist. Bevorzugt ist die exponierte Oberseite der Struktur im
Wesentlichen planar. Gemäß einer
bevorzugten Ausführungsform
ist das isolierende Dielektrikum ein polymeres Material.
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Die
Strukturen, welche nach dem erfindungsgemäßen Verfahren erhalten werden,
bieten eine sehr hohe Anschlussdichte kombiniert mit zuverlässigen gefüllten Vias,
gebildet nach einem Anodisationsprozess und umgeben von einem Isolator
mit sehr niedriger Dielektrizitätskonstante.
Dennoch zeigen die Strukturen geringes Gewicht, gute thermische
Eigenschaften und Low-cost-Verhalten und sie erfüllen die Leistungsanforderungen,
die an Elektroniksysteme im oberen Kostenbereich gestellt werden.
Das erfindungsgemäße Verfahren
weist weniger Prozessschritte auf als konventionelle Techniken (Leiter
und Zwischenverbindung werden in einem Schritt erzeugt), die Schritte
sind einfacher und besser kontrollierbar, der ausrüstungstechnische
Aufwand und der Platzbedarf sind vermindert und das Low-cost-Verhalten
kann nicht nur durch die erhöhte
Ausbeute und die verwendeten Low-cost-Materialien erzielt werden,
sondern auch durch die Möglichkeit,
Felder mit relativ großen
Flächen
unter Anwendung eines vollautomatisierten Prozesses verarbeiten
zu können.
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Die
grundlegenden Schritte eines Verfahrens, welches nicht in den Bereich
der beanspruchten Erfindung fällt,
aber viele der von der vorliegenden Erfindung umfassten Schritte
aufweist, sind folgende. Es wird eine Haftvermittlermetallschicht
auf eine Dielektrikumoberfläche
deponiert, welche wenigstens eine exponierte Aluminiumoberfläche aufweist. Über die
Haftvermittlermetallschicht wird eine Barrieremetallschicht aufgebracht. Über die
Barrieremetallschicht wird eine erste Aluminiumschicht aufgebracht. Über die
Aluminiumschicht wird eine zweite Barrieremetallschicht deponiert.
Auf die zweite Barrieremetallschicht wird eine Fotoresistschicht
aufgebracht. Die Fotoresistschicht wird exponiert und entwickelt.
Die Barrieremetall- und Fotoresistschicht, welche exponiert wurden,
werden entfernt, wobei eine Barrieremetallschicht über der
Aluminiumschicht stehenbleibt. Jene Bereiche der Aluminiumschicht,
welche nicht von Barrieremetall bedeckt sind, werden durch poröse Anodisation
in ein poröses
Aluminiumoxid umgewandelt und das poröse Aluminiumoxid wird entfernt.
Die exponierte Barrieremetall- und Haftvermittlermetallschicht werden
entfernt, wobei exponiertes strukturiertes Aluminium stehenbleibt.
Ein Nicht-Aluminiumoxid-Dielektrikum wird um die Dielektrikumoberfläche und
das strukturierte Aluminium herum aufgebracht, und das Dielektrikum
wird entfernt, um Teile des strukturierten Aluminiums zu exponieren.
Es wird erkennbar sein, dass Größe und Gestalt
der Aluminiumstrukturen nur durch die Standardauflösung des
dünnen
Fotoresists und die einfache Anodisationsprozesskontrolle limitiert
sind. Ferner erlaubt die sehr geringe Dickenvariation zwischen den
gefüllten
Vias, die Zwischenverbindung als Elektroden zu nutzen, um Komponenten
mit feinerem Rastermaß zu
verbinden.
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Es
wird nun auf 3 Bezug
genommen, gemäß welcher
eine Mehrebenen-Elektronikverbindungsstruktur 50,
welches nach dem Verfahren gemäß der beanspruchten
Erfindung erhalten werden kann, eine Basis 52 aufweist.
Die Basis 52 kann aus einem beliebigen konventionellen
Basismaterial gebildet sein, beispielsweise aus Glas, Keramik, siliciumdioxidbeschichtetem
Silicium. Gemäß einer
bevorzugten Ausführungsform, welche
nachfolgend im Detail beschrieben wird, umfasst die Basis 52 eine
vorverarbeitete Aluminiumbasis. Gemäß einem weiteren Verfahren,
ebenfalls nachfolgend im Detail beschrieben, umfasst die Basis 52 eine
Leiterplatte.
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Auf
der Oberfläche
der Basis 52 sind mindestens zwei Schichten 54, 56 von
Aluminiumleitern gebildet, welche durch ein Nicht-Aluminiumoxid-Dielektrikum 58 voneinander
getrennt sind. Eine Schicht 60 von einem Haftvermittler metall,
bevorzugt Titan, ist unterhalb jedes Leiters 54, 56 bereitgestellt.
Die Haftvermittlermetallschicht dient zur Verbesserung der Haftung
zwischen dem Aluminiumleiter und dem darunterliegenden Dielektrikum,
ohne die Leitfähigkeit
der Vias und Leiter zu beeinflussen.
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Eine
Schicht von einem Barrieremetall 62 – ein Metall, welches während der
anodischen Polarisation einen schützenden Oxidfilm mit hoher
Oxidationsbeständigkeit
bildet – ist
zwischen der Titanschicht 60 und jedem Leiter 54, 56 vorgesehen.
Das Barrieremetall 62 ist vorzugsweise ausgewählt aus
der Gruppe, welche aus Tantal, Niobium, Hafnium, Titan und Zirconium
besteht, und ist meistbevorzugt Tantal. Diese Barriereoxidschicht
durchdringt nicht die ganze Tiefe des Metalls, wodurch für eine zuverlässige Versorgung
mit Anodisierungsspannung aller Bereiche der obenauf deponierten
Aluminiumschicht gesorgt ist. Es ist ferner ein besonderes Merkmal
der Erfindung, dass das Barrieremetall einen Schutz gegen Anodisation
des darunterliegenden Aluminiums bereitstellt und gleichzeitig eine
gute Leitfähigkeit
zwischen Vias und Leitern bereitstellt.
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Gefüllte Aluminium-Vias 64 verbinden
das Basismaterial 52 und eine Schicht 54 von Leitern,
und gefüllte
Aluminium-Vias 66 verbinden die Schichten 54, 56 und 62 von
Leitern. Es ist ein besonderes Merkmal der Erfindung, dass die gefüllten Vias
aus Aluminium gebildet sind und Seitenwandungen aufweisen, die im Wesentlichen
senkrecht zu den Leitern 54, 56 und 62 stehen.
Es ist ein weiteres Merkmal, dass die Größe und Gestalt der Vias allein
durch die Standardauflösung
des dünnen
Fotoresists und die einfache Anodisationsprozesskontrolle limitiert
sind. Eine Schicht 68 von einem Barrieremetall, wie oben
definiert, ist oben auf jeder Via 66 und 68, zwischen
der Via und einem verbundenen Leiter 54, 56 bzw. 62 bereitgestellt.
Wie aus 3 ersichtlich,
weist eine Mehrebenen-Elektronikverbindungsstruktur 50 eine
fast vollkommen planare obere Oberfläche auf.
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Es
wird nun auf die 4a bis 4k Bezug genommen, anhand
derer das Verfahren zur Herstellung einer Mehrebenenverbindung gemäß einer
Ausfüh rungsform
der Erfindung beschrieben werden wird. Eine Haftvermittlerschicht 102 wird
auf ein Basismaterial 100 deponiert. Eine erste Barrieremetallschicht 104 wird
auf die Haftvermittlerschicht 102 deponiert. (4a). Die Haftvermittlerschicht 102 und
die Barrieremetallschicht 104 werden vorzugsweise unter
Einsatz von Vakuumabscheidungstechniken deponiert. Das bevorzugte
Haftvermittlermetall ist Titan und die Auftragsdicke ist bevorzugt
in einem Bereich von 300 Å bis
700 Å angesiedelt.
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Eine
erste Aluminiumschicht 106 wird auf die erste Barrieremetallschicht 104 aufgebracht,
und eine zweite Barrieremetallschicht 108 wird auf die
erste Aluminiumschicht 106 deponiert. (4b.) Die erste Aluminiumschicht 106 weist
bevorzugt eine Dicke im Bereich von ca. 1 μm bis 5 μm auf und kann als Energie- oder
Signalschicht dienen. Die zweite Barrieremetallschicht 108 dient
nur als "Anodisationsresistschicht", welche dafür sorgt,
dass das darunterliegende Aluminium während des Schrittes der porösen Anodisation
unkonvertiert bleibt, wie im Folgenden beschrieben.
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Gemäß einer
bevorzugten Ausführungsform
sind das Barrieremetall in der ersten Barrieremetallschicht 104 und
in der zweiten Barrieremetallschicht 108 identisch, wobei
Tantal das meistbevorzugte Barrieremetall ist.
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Ein
Fotoresist 110 wird auf die zweite Barrieremetallschicht 108 aufgebracht,
durch eine Leitermaske exponiert und entwickelt, wie bekannt. (4c.) Dieser Schritt kann
unter Einsatz einer beliebigen konventionellen fotolithographischen
Technik durchgeführt
werden, z. B. durch Aufschleudern und Entwickeln eines hochauflösenden positiv
(oder negativ) arbeitenden Fotoresists. Das exponierte Barrieremetall
in Schicht 108 wird entfernt, z. B. durch einen Trockenätz-Hochfrequenzplasmaätzer oder
reaktives Ionenätzen.
Bei diesen Prozessen wird die Barriereschicht gegenüber den
Fotoresist- und Aluminiumschichten selektiv geätzt. Schließlich wird das Fotoresist 110 entfernt,
wobei nur die Aluminiumschicht 112, bedeckt mit dem in
Einklang mit dem Leiterbild strukturierten Barrieremetall stehenbleibt
(4d). Die Struktur ist
nun fertig zum Deponieren der nächsten
Aluminiumschicht, die als die Schicht mit gefüllten Vias dienen wird.
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Die
Schritte, welche an der Erzeugung dieser Schicht beteiligt sind,
sind in den 4e bis 4g gezeigt. Die eingesetzten
Techniken sind im Wesentlichen identisch mit den in Zusammenhang
mit der Erzeugung der ersten Aluminiumschicht und der Barriereschichten
beschriebenen. Eine zweite Aluminiumschicht 114 wird aufgebracht,
wieder gefolgt von einer Barrieremetallschicht 116 (4e). Die zweite Aluminiumschicht 114 weist
bevorzugt eine Dicke von ca. 3 μm
bis 10 μm
auf, dicker als die erste Aluminiumschicht 106. Dies dient dazu,
das richtige elektrische Verhalten (d. h. Impedanz) der Leiter zu
gewährleisten,
die sich in der fertigen Struktur auf verschiedenen Ebenen befinden.
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Ein
Fotoresist 118 wird auf die Barrieremetallschicht 116 aufgebracht,
durch eine Vias-Maske exponiert und entwickelt, wie bekannt. (4f). Auch in diesem Fall
wird das exponierte Barrieremetall in Schicht 116 entfernt
und das Fotoresist 118 wird entfernt, so dass nur die Aluminiumschicht 120 bedeckt
mit Barrieremetall stehenbleibt (4g).
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Die
Struktur wird nun einem Prozess zur porösen Anodisation unterworfen,
wobei das Aluminium, welches nicht durch eine Schicht von Barrieremetall
geschützt
ist, in poröses
Aluminiumoxid 122 umgewandelt wird. Die Barrieremetallschichten,
die sich oben auf selektierten Bereichen der ersten und der zweiten
Aluminiumschicht (d. h. der strukturierten Leiter und Vias) befinden,
stellen eine zuverlässige
Maskierung der Verbindungsleitungen zwischen den Ebenen während der
porösen
Anodisation bereit. Der Prozess zur porösen Anodisation setzt sich
durch beide Aluminiumschichten fort, wobei nichtanodisiertes Aluminium
unter den Barrieremetallschicht zurückbleibt und die strukturierten
Leiter und Vias mit Aluminiumoxid 122 isoliert werden.
Auf diesem Wege werden sowohl die Aluminiumleiter 112 als
auch die Aluminium-Vias 120 in einem einzigen Schritt gebildet
(4h).
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Die
bevorzugten Prozessparameter für
die poröse
Anodisation sind in der nachfolgenden Tabelle 1 aufgeführt.
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TABELLE
1: Parameter für
die poröse
Anodisation
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Der
Anodisationsprozess beginnt durch Erhöhen der Spannungszufuhr von
0 auf einen vorgegebenen Wert (in einem Bereich von ca. 40 bis 55
V) mit einem konstanten Gradienten von 1 bis 2 V/s. Sobald die vorgegebene
Spannung erreicht ist, wird die gewählte Spannung konstant gehalten
und der Strom nimmt über den
ganzen Prozess hinweg ab. Wenn die gebildete anodisierte Schicht
eine Barriereschicht erreicht, wird diese Schicht nur partiell oxidiert,
wodurch die darunterliegende Aluminiumschicht unkonvertiert bleibt.
Auf diese Weise erzeugt die oberste Barriereschicht gefüllte Vias
und die dazwischenliegende Barriereschicht erzeugt Leiter. Es versteht
sich, dass in dem Falle, wo jeweils nur eine Aluminiumschicht von
Leitern bearbeitet wird, nur die eine Schicht anodisiert wird.
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Die
erste Barrieremetallschicht 104, welche mit der Haftvermittlerschicht 102 gekoppelt
ist, dient als Stromversorgungsschicht, die zur Vervollständigung
des Anodisationsprozesses notwendig ist, während die exponierte Aluminiumschicht
sehr dünn
wird. Wenn die Anodisation die untere Barriereschicht erreicht,
tritt ein scharfer Abfall des Stroms auf. Bei diesem Reststrom sollte
der Prozess für
weitere 40% bis 50% der gesamten Prozessdauer fortgesetzt werden.
Der Grund für
das Aufrechterhalten der Anodisation bei dem Reststrom für diese
Zeitspanne liegt in der Erzeugung nahezu gerader Seitenwandungen
der gefüllten
Vias und Leiter. In diesem Fall wird die Breite der erzeugten Leiter
und Vias nahezu identisch sein mit der, die auf der lithographischen
Maske erscheint. Bei High-Density-Verbindungsstrukturen führt dies
zu höheren
Ausbeuten und zu verbessertem elektrischen Verhalten.
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Nach
Abschluss der Anodisation und bei Erreichen des erforderlichen Aspektverhältnisses
(aspect ratio) wird der Aluminiumoxidfilm 122 vollständig entfernt,
wie in 4i gezeigt. Bevorzugt
wird dies unter Einsatz der Lösung
und der Parameter gemäß Tabelle
2 durchgeführt.
Es ist ein besonderes Merkmal dieser Lösung, dass sie 100% selektiv
zu Aluminium ist, wodurch die Leiter und Vias ungeätzt bleiben.
Geeignetes Bewegen und andere Maßnahmen sind möglicherweise
bei kleinen Linienabständen
notwendig, um Oxidreste zu entfernen.
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Tabelle
2: ALUMINIUMOXID-ÄTZPROZESS
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Für den Fachmann
wird erkennbar sein, dass die Poren des Aluminiumoxidfilms sich
im Wesentlichen senkrecht zur Oberfläche der Aluminiumstruktur erstrecken.
Der Anodisationsprozess geht sehr tief in das Aluminium hinein,
weil die Anodisationslösung
durch diese Poren bis hinab zu der nichtanodisierten Aluminiumoberfläche vordringen
kann. Darüber
hinaus ermöglicht
das Vorhandensein dieser Poren ein sehr rasches Ätzen des anodisierten Films.
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Als
nächstes
werden das exponierte Barrieremetall 104, 108, 116 und
das Haftvermittlermetall 102 zwischen den Leitern 112 entfernt,
z. B. durch Trockenätzen
(4i). Das Ergebnis ist
eine Aluminiumleiterschicht mit Aluminiumsäulen obenauf, die als gefüllte Vias
oder Pads für
die nächste
Verbindungsebene dienen sollen.
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Nun
wird ein Nicht-Aluminiumoxid-Dielektrikum 124 auf das Basismaterial 100 aufgebracht,
um als Isolator zwischen den erzeugten Aluminiumleitern 112 und
Vias 120 zu dienen (4j).
Das bevorzugte Dünnschicht-Dielektrikum
hat die folgenden Eigenschaften:
- – Niedrige
Dielektrizitätskonstante.
- – Thermische
Stabilität,
die nachfolgende Prozess- oder Reparaturschritte übersteigt.
- – Gute
Adhäsion
zu Substrat, Leitern und sich selbst.
- – Niedrige
Wasseraufnahme.
- – Gute
Planarisation.
- – Geringe
Spannungsbildung.
- – Leichte
Verarbeitbarkeit.
- – Schleuderbeschichtbar,
frei von Pinholes und ätzbar.
- – Gute
mechanische Eigenschaften.
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Bevorzugt
ist das Dielektrikum ein polymeres Dielektrikum. Polymere, welche
besonders geeignet sind für
die vorliegende Erfindung sind Polyimide (z. B. die Pyralin®-Reihe,
ein Produkt der Fa. DuPont Electronic Materials, USA) und Benzocyclobutan
(BCB) (z. B. die CycloteneTM-Reihe, hergestellt
von der Fa. Dow Chemicals).
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In
diesem Stadium wird das Dielektrikum entfernt, z. B. durch trockenes
Etchback, bis die Vias exponiert sind, wie in 4k gezeigt. Es sei angemerkt, dass die
Wahl eines Dielektrikums mit einem guten Planarisationsgrad den
Etchback-Prozess des Dielektrikums vereinfacht.
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In
dem Fall, dass ein Dielektrikum mit einem relativ niedrigen Planarisationsgrad
verwendet wird, können
zusätzliche
und alternative Prozessschritte Anwendung finden, z. B. chemisch-mechanisches
Polieren (CMP) oder Etch-back durch eine Hart- oder Weichmaske,
wie bekannt, um das Dielektrikum zu entfernen und so die abgeglichenen
und gefüllten
Vias für
die nächsten
Depositions- und lithographischen Schritte zu exponieren.
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Sobald
die in 4k gezeigte Struktur
erzielt ist, werden die in den 4a bis 4k beschriebenen Schritte
wiederholt, bis die erforderliche Anzahl von Schichten in der Struktur
erreicht ist. Typisch werden bis zu fünf Leiterschichten bereitgestellt,
wobei die oberste Schicht eine nur Pads enthaltende ("Nur-Pads"-)Aluminiumschicht
sein kann, erzeugt durch die Verwendung einer "Nur-Pads"-Maske an Stelle
der Vias-Maske. Es versteht sich, dass die oberste Leiterschicht
alternativ als eine einzige Schicht gebildet sein kann. Demgemäß wird der
Schritt der porösen
Anodisation auf einer einzigen Schicht von strukturiertem Aluminium
ausgeführt.
Um die Struktur zu nutzen, ist es ferner typisch wünschenswert,
exponierte Aluminium-Pads stehenzulassen (nicht bloß die oberste
Fläche
des strukturierten Aluminiums). Demgemäß wird in diesem Fall der Prozess
auf einem der folgenden Wege vervollständigt, je nach Art der Schicht.
Wenn die Schicht eine "Nur-Pads"-Schicht, ohne Leiter
ist, besteht der letzte Prozessschritt darin, das poröse Aluminiumoxid
wegzuätzen,
wodurch die Pads exponiert werden. Wenn andererseits die Schicht
sowohl Leiter als auch Pads enthält,
wird nach dem Wegätzen
des porösen
Aluminiumoxids ein fotosensitives dielektrisches Polymer auf die Leiter
und Pads aufgebracht, und das dielektrische Polymer wird selektiv
entfernt, um nur Aluminium-Pads exponiert stehenzulassen.
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Es
sei angemerkt, dass die Deposition jedes der beschriebenen elektrischen
leitfähigen
Materialien, z. B. Titan, Tantal und Aluminium, nach einer beliebigen
konventionellen Vakuumdepositionstechnik durchgeführt werden
kann, z. B. durch Elektronenstrahlaufdampfen oder Sputtern.
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Das
erfindungsgemäße Verfahren
bietet mehrere Vorteile gegenüber
konventionellen Fertigungstechniken für Verbindungsstrukturen. In
konventionellen Strukturen mit ungefüllten Vias sind die Vias in
aufeinanderfolgenden Ebenen während
der Dünnschichtherstellung
versetzt anzuordnen, wodurch Verbindungskanäle verbraucht werden. Die in
Einklang mit der vorliegenden Erfindung erzeugten gefüllten Vias
erlauben das Stapeln von aufeinanderfolgenden Via-Ebenen. Aus elektrotechnischer
Sicht sind gefüllte
Vias ideal, weil sie die kleinste Anzahl von Restriktionen beim
Verdrahtungs-Layout auferlegen.
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Ferner
ergibt sich eine wesentliche Verbesserung des Energieverteilungssystems.
Die mit gestapelten Vias assoziierten Energiepfade sind weniger
induktiv und sind deshalb in der Lage, erhöhte Schaltaktivitäten zu unterstützen. Ferner
ist der Spannungsabfall pro Via-Struktur vermindert, wodurch eine
bessere elektrische Verbindung zu einem Chip bereitgestellt wird.
Ferner kann die Verbindung mit gefüllten planaren Vias als Elektroden
verwendet werden, um Chip-Scale-Packages (CSPs) zu verbinden, welche
Elektrodenanordnungen mit feinem Rastermaß aufweisen.
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Das
erfindungsgemäße Verfahren
zur Herstellung von Verbindungen mit gefüllten Vias erzielt feinere Verbindungen
gegenüber
anderen Via-Bildungstechniken, welche fotosensitive dielektrische
Polymere verwenden, weil die gefüllten
Vias durch einen Anodisationsprozess unter Einsatz eines Fotoresists
gebildet werden, welches eine ausgezeichnete Auflösung gegenüber den
fotosensitiven dielektrischen Harzen, wie sie in konventionellen
Techniken zur Bildung gefüllter
und ungefüllter
Vias verwendet werden, aufweist. Hinzu kommt, dass der Anodisationsprozess
eine sehr straffe Kontrolle bezüglich
der Via-Gestalt erlaubt. Mit Hilfe des erfindungsgemäßen Verfahrens
sind die Vias und die Seitenwände
der Leiter im Wesentlichen senkrecht zur Oberflächenschicht angeordnet. Ferner
sei angemerkt, dass Harze, welche bisher nicht konventionell verwendet
werden, aber gute Verhaltenseigenschaften aufweisen, z. B. Wärmebeständigkeit,
dielektrische Eigenschaften und Kosten, als dielektrisches Filmmaterial
verwendet werden können,
weil eine fotolithographische Bearbeitung des dielektrischen Films
nicht notwendig ist.
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Schließlich wird,
weil kein Strukturplattierungsprozess beteiligt ist, eine gute Dickengleichförmigkeit der
Vias über
der Struktur erzielt. Dies ermöglicht
die Erzeugung einer sehr planaren dielektrischen Oberfläche, welche
eingebettete, oben exponierte gefüllte Vias oder Pads enthält. Die
planarisierte Oberfläche
erhöht die
Ausbeute des nachfolgenden lithographischen Schrittes, und die gefüllten Vias
erhöhen
die Zuverlässigkeit von
kleinen Verbindungen. Ferner wird durch Ersetzen des Plattierungsprozesses
durch Vakuumdepositions- und Anodisationsprozesse zur Erzeugung
von Leitern und Vias die Gesamtmenge an umweltschädlichen
Chemikalien vermindert.
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Es
wird nun auf 5 Bezug
genommen, welche einen schematischen Querschnitt eines Multichip-Moduls 130 vom
Typ D (MCM-D) zeigt, welches nach dem Verfahren gemäß der beanspruchten
Erfindung erhalten werden kann. Das MCM-D 130 umfasst eine
Aluminiumbasis 132, vorverarbeitet in Einklang mit einer Ausführungsform
der Erfindung, welche im Folgenden beschrieben wird. Die Aluminiumbasis 132 umfasst
eine planare Schicht von einem polymeren dielektrischen Material 134,
wie im Vorstehenden definiert, und eine Mehrzahl von gefüllten Vias 136,
die an der Oberfläche
exponiert sind. Die Aluminiumbasis 132 dient als Masseschicht
für das
MCM-D.
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Auf
die Aluminiumbasis 132 wird eine Haftvermittlermetallschicht 138 aufgebracht,
bevorzugt Titan. Auf die Haftvermittlerschicht 138 wird
eine erste Barrieremetallschicht 140 deponiert, bevorzugt
Tantal. Eine erste Aluminiumleiterschicht 142 wird auf
der ersten Barrieremetallschicht 140 erzeugt. Die erste
Schicht 142 dient zur Bereitstellung von Energie an das
Modul. Eine erste Schicht mit Aluminium-Vias 144 wird auf
der ersten Schicht von Aluminiumleitern 142 gebildet, mit
einer dazwischenliegenden Barriermetall-Zwischenschicht 146.
Ein polymeres dielektrisches Material 148 umgibt und isoliert
die Aluminium-Vias 144 und Leiter 142.
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Auf
dem polymeren dielektrischen Material 148 und der Oberfläche der
Vias 144 wird eine zweite Schicht von Leitern 150 gebildet.
Eine zweite Haftvermittlermetallschicht 152 wird zwischen
polymerem dielektrischen Material 148, Vias 144 und
Leitern 150 deponiert und hierauf wird eine dritte Barrieremetallschicht 154 aufgebracht.
Zusätzliche
Schichten mit Vias 156 und Leitern 158 werden
bereitgestellt, mit Schichten von Barrieremetall 160 unterhalb
jeder Via oberhalb eines Leiters und Lagen von Haftvermittlermetall 162 und
Barrieremetall 164 unterhalb jedes Leiters und oberhalb
von Dielektrikum und Vias. Die Leiterschichten 150 und 158 dienen
als Signalleiter für
das Modul.
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Auf
der obersten planaren Oberfläche 170 der
Verbindungsstruktur des MCM-D 130 ist eine Pad-Schicht
von Leitern 172 vorgesehen, an der eine Mehrzahl von Chips 173 befestigt
sind, z. B. durch einen Chipkleber 174. Eine Chip-Verbindung 176 koppelt
Chip 173 an Pad 172. Bei dieser Ausführungsform
dienen die Vias 180 als thermische Vias, die für Wärmeableitung
von dem Chip zur Basis der Struktur sorgen, während die Vias 182 als
logische Vias dienen.
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Gemäß einer
bevorzugten Ausführungsform
der Erfindung wird die Aluminiumbasis in Einklang mit den in den 6a bis 6f dargestellten Schritten vorverarbeitet.
Bei diesem Prozess wird, wie in 6a gezeigt, eine
polierte Aluminiumlegierung 200, welche auf einer Seite
durch ein Polymer 202 geschützt ist, auf der anderen Seite
mit einem Barrieremetall 204, z. B. Tantal oder Titan,
belegt. Das Aufbringen des Metalls könnte durch Aufdampfen oder
Sputtern durchgeführt
werden, auf Erhalt einer Dicke in einem Bereich von 800 Å bis 1000 Å. Sodann
wird ein Fotoresistmaterial 206 auf das Barrieremetall 204 aufgebracht
und Vias 208 werden strukturiert und entwickelt (6b). Im nächsten Schritt, 6c, wird das exponierte
Barrieremetall 204 geätzt und
das Fotoresist entfernt.
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Nach
diesem Schritt wird die Struktur einem Prozess der porösen Anodisation
unterworfen (6d). Die
bevorzugten Parameter dieses Basis-Anodisationsprozesses sind in
Tabelle 3 beschrieben.
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Tabelle
3: BASIS-ANODISATIONSPROZESS
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Die
Spannung wird mit einem konstanten Gradienten von 1 bis 2 V/s progressiv
erhöht
von 0 bis zu der Spannung, welche den erforderlichen Strom erzeugt,
bei dem die Anodisation durchgeführt
wird. Der Prozess wird bei konstantem Strom gehalten, und die Spannung
nimmt mit fortschreitender Anodisation zu. Wenn die erforderliche
Anodisationstiefe erreicht ist (im Allgemeinen 5 bis 10 μm), wird
der Anodisationsprozess gestoppt (6d)
und der poröse
Aluminiumoxidfilm 210 wird selektiv weggeätzt unter
Einsatz der Lösung
gemäß Tabelle
2 (6e).
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Im
nächsten
Schritt wird ein polymerer dielektrischer Film 212 aufgebracht,
der die Vias 208, die Basis 200 und das Barrieremetall 204 bedeckt.
Sodann wird das Dielektrikum entfernt, wodurch die mit dem Basisaluminiummaterial
verbundenen Vias exponiert werden, 6f.
Sobald die Vias exponiert sind, ist die Vorbereitung des Basismaterials
abgeschlossen.
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Die
Verwendung einer so vorbereiteten Aluminiumbasis in einer MCM-D-Struktur, wobei gefüllte Aluminium-Vias
sich über
die ganze Strecke von der Oberfläche
der Struktur bis zu ihrer Basis erstrecken, führt zu einem überlegenen
Wärmedissipationsvermögen, was
wegen der von den Halbleiterelementen erzeugten Wärme vorteilhaft
ist.
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Gemäß einem
alternativen Verfahren, welches schematisch in 7 gezeigt ist, kann eine Mehrebenen-Elektronikverbindungsstruktur
in einer sogenannten "Aufbau"-Schaltungsanordnung 220 verwendet
werden, wobei die Basis 222 eine Leiterplatte ist. Dieses
Verfahren ist im Wesentlichen identisch mit dem in Zusammenhang
mit den 4a bis 4h beschriebenen.
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Eine
Leiterplatte (PWB) zur Verwendung als ein Basismaterial für eine MCM-D-Konstruktion kann
wie folgt vorbereitet werden, wie in den 8a bis 8f gezeigt.
Es wird eine konventionelle mehrschichtige PWB 224 hergestellt
mit Schichten von Leitern 226, umgeben von einem polymeren
dielektrischen Material 228, wie bekannt, wobei konventionelle
Fertigungstechniken angewandt werden bis zu dem Schritt der Bearbeitung
der Außenschicht
(8a). In diesem Stadium
weist die Platte zwei außenliegende
Metallschichten 230 und 230' auf, welche zur Vorbereitung als
intelligente Basis für
eine Mehrebenen-Verbindungsstruktur geeignet sind.
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Die
Platte 224 wird mit Bohrungen versehen für die Via-Verbindung
(8b), und die Löcher 232 werden
plattiert und gefüllt
mit Kupfer 234, z. B. durch einen Strukturplattierungsprozess
(8c). Überschüssiges Kupfer 236,
welches aus den Vias herausragt, wird poliert (8d) und eine Außenmetallschicht 230 wird mit
Fotoresist strukturiert. Die Außenmetallschicht 230 wird
geätzt,
um sog. "Fang-Pads" 238 zu
erzeugen (8e). Die Oberflächen der
PWB 224 und der Kupfer-Fang-Pads 238 werden mit
einem Dielektrikum 240 beschichtet, vorzugsweise ein polymeres
dielektrisches Material wie im Vorstehenden beschrieben, und dieses
Material wird sodann durch einen Etch-back-Prozess behandelt, bis
die Fang-Pads exponiert sind (8f).
Nun ist die PWB bereit, als Basis für den in den 4a bis 4k beschriebenen
Prozess zu dienen, und es kann eine erste Schicht von Titan, gefolgt
von einer Schicht Tantal, gefolgt von einer ersten Schicht von Aluminiumleitern
darauf gebildet werden.
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Wenn
die gewünschte
Anzahl von Dünnschichtlagen
erzielt ist, kann die unterste Vollkupferschicht 230' bearbeitet
werden, wie beschrieben, um einen weiteren Satz von Dünnschichtlagen
zu erzeugen, oder sie könnte
auf konventionelle Weise bedruckt und geätzt werden, um Leiter und Pads
für ein
nächstes
Packungsniveau zu erzeugen.
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Es
versteht sich, dass die Erfindung nicht auf das im Vorstehenden,
rein beispielhaft Beschriebene begrenzt ist. Vielmehr ist die Erfindung
nur durch die Ansprüche
begrenzt, wie im Folgenden dargelegt.
