DE69735662T2 - Verbesserte Methode zur Herstellung eines Feldeffekttransistors - Google Patents

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Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung bezieht sich im Allgemeinen auf das Gebiet der elektronischen Vorrichtungen und insbesondere auf ein Verfahren zum Herstellen ebener Feldeffekttransistoren mit Source und Drain auf dem Oxid.
  • HINTERGRUND DER ERFINDUNG
  • Ein Feldeffekttransistor umfasst dotierte Source- und Drain-Bereiche. Diese dotierten Source- und Drain-Bereiche werden üblicherweise auf einem Substrat eines Halbleitermaterials gebildet. In derartigen Vorrichtungen entwickelt sich aufgrund des Übergangs zwischen der Source und dem Drain und dem Substrat eine parasitäre Source/Drain-Sperrschichtkapazität. Die Sperrschichtkapazitäten können unerwünscht sein, weil sie geladen werden müssen, bevor der Strom fließen kann, wobei sie den Feldeffekttransistor verlangsamen können.
  • Um die Sperrschichtkapazität in Feldeffekttransistoren zu verringern, die zurückzuführen auf die Übergänge zwischen der Source und dem Drain und dem Substrat auftreten, sind verschiedene Versuche unternommen worden, um einen Oxidbereich zwischen der Source und dem Substrat und einen weiteren Oxidbereich zwischen dem Drain und dem Substrat anzuordnen. In einem dieser Versuche wird ein Feldeffekttransistor mit einer minimalen Länge zwischen den Oxidbereichen hergestellt, die etwa die gleiche wie die Gate-Länge ist. Die Verwendung einer derartigen Technik führt, zurückzuführen auf die Aufnahme zusätzlicher Oxidbereiche, zu einem nicht ebenen Gate-Oxid. Das nicht ebene Gate-Oxid kann nachteilig sein. Die mit einem nicht ebenen Gate-Oxid gebildeten Vorrichtungen können z. B. an Integritätsproblemen des Gate-Oxids leiden.
  • In einem weiteren Zugang wird ein Feldeffekttransistor mit einer Source und einem Drain auf Oxidbereichen hergestellt, wobei ein minimaler Abstand zwischen den Oxidbereichen größer oder signifikant größer als die Länge des Gates ist. Bei einer derartigen Technik können die Oxidbereiche die Source- und Drain-Bereiche nicht vollständig vom Substrat isolieren. Deshalb ist die diesen Vorrichtungen zugeordnete Sperrschichtkapazität nur geringfügig besser als die von Volumen-CMOS-Vorrichtungen. Außerdem schränken die Oxidbereiche die Source- und Drain-Tiefen nicht ein. Folglich sind die Kurzkanalwirkungen ähnlich jenen, die den Volumen-CMOS-Vorrichtungen zugeordnet sind.
  • In diesem Zusammenhang wird auf EP-A-0 700 096 und US-A 4 916 508 Bezug genommen, die Transistoren beschreiben, in denen der Kanal, die Source und der Drain in einer Halbleiterschicht gebildet sind, die über einer ebenen Oberfläche abgelagert ist, die aus einem Halbleitervorsprung, der sich von einem Substrat erstreckt, und einem Oxidfilm, der über dem Substrat abgelagert ist, besteht.
  • EP-A-0 430 275 offenbart einen Transistor, der in einem Halbleiterfilm gebildet ist, der über einem Fenster in einem Feldoxidfilm abgelagert ist.
  • EP-A-0 042 552 beschreibt einen Transistor, bei dem die parasitäre Kapazität verringert wird, in dem Sauerstoff implantiert wird, um eine isolierende Schicht unter den Source- und Drain-Bereichen des Transistors zu bilden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß den Lehren der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Feldeffekttransistors, bei dem die Source und der Drain auf einem Oxid gebildet sind, geschaffen, das sich den den früheren Systemen und Verarbeitungsverfahren zugeordneten Nachteilen zuwendet.
  • Gemäß der Erfindung umfasst ein Verfahren zum Herstellen eines Transistors die Schritte des Anspruchs 1.
  • Die Erfindung schafft mehrere technische Vorteile. Die Erfindung schafft z. B. einen Feldeffekttransistor, der die Sperrschichtkapazität verringert, die den Source-Substrat-Übergängen und den Drain-Substrat-Übergängen zugeordnet ist. Folglich können Vorrichtungen, die derartige Feldeffekttransistoren enthalten, schneller arbeiten. Außerdem begrenzt die Bildung der Oxidbereiche zwischen der Source und dem Substrat und zwischen dem Drain und dem Substrat die Tiefen der Source und des Drains, wobei sie deshalb hilft, Kurzkanalwirkungen zu verhindern. Außerdem kann, unähnlich zu herkömmlichen Feldeffekttransistoren, die Kapazität der Feldeffekttransistoren anhand der Entwurfsparameter maßgeschneidert werden, indem die Dicke der Oxidbereiche verändert wird, die unter der Source und dem Drain liegen, anstatt dass sie durch Entwurfsbeschränkungen vorgeschrieben wird.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Die vorliegende Erfindung wird nun beispielhaft unter Bezugnahme auf die beigefügte Zeichnung weiter beschrieben, worin:
  • 1a bis 1d eine Folge schematischer Querschnittsdarstellungen ist, die eine bevorzugte Ausführungsform eines Feldeffekttransistors veranschaulichen, der gemäß den Lehren der vorliegenden Erfindung konstruiert ist;
  • 2a bis 2e eine Folge schematischer Querschnittsdarstellungen ist, die die Ausführungsform eines Feldeffekttransistors veranschaulichen, der gemäß den Lehren der Erfindung und dem Verfahren der Erfindung konstruiert ist; und
  • 1e bis 1h und 3a bis 3e eine Folge schematischer Querschnittsdarstellungen ist, die eine noch weitere Ausführungsform eines Feldeffekttransistors veranschaulichen, der kein Teil der Erfindung ist.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die 1a bis 1h veranschaulichen die aufeinanderfolgenden Verarbeitungsschritte, die verwendet werden, um eine ebene Oberfläche zu konstruieren, auf der ein Feldeffekttransistor mit der Source und dem Drain auf dem Oxid konstruiert werden kann. In 1a ist ein Substrat 10 mit ausreichend p–Typ-Ionen, wie z. B. Bor, dotiert, um ein p+-Substrat zu bilden. Es sollte selbstverständlich sein, dass ein Transistor alternativ auf einem Substrat, das mit n–Typ-Ionen dotiert ist, um ein n+-Substrat zu bilden, oder auf einer Schicht eines geeigneten Materials, die über einem Substrat liegt, gebildet werden kann. Auf der äußeren Oberfläche des Substrats 10 ist eine dünne Anschlussinsel-Oxidschicht 12 abgelagert. Die Anschlussinsel-Oxidschicht 12 kann alternativ durch eine Schicht eines geeigneten Materials ersetzt sein, die das Substrat 10 von einem anschließend gebildeten Nitrid-Maskenbereich 14 isolieren kann. Die Anschlussinsel-Oxidschicht 12 kann etwa 100–200 Ångström dick sein; es kann jedoch eine andere geeignete Dicke für die Anschlussinsel-Oxidschicht verwendet werden. Auf der äußeren Oberfläche der Anschlussinsel-Oxidschicht 12 wird eine Nitrid-Schicht oder eine Schicht eines anderen Maskierungsmaterials unter Verwendung herkömmlicher photolithographischer Techniken abgelagert, mit einem Muster versehen und geätzt, um den Nitrid-Maskenbereich 14 zu bilden. Der Nitrid-Maskenbereich 14 schafft eine Maske über den Abschnitten des Substrats 10, um das unerwünschte Wachstum eines Oxids auf dem Substrat 10 zu verhindern.
  • In 1b werden die Feldoxidbereiche 16 durch einen Prozess der lokalen Siliciumoxidation (LOCOS-Prozess) gezogen. Der Nitrid-Maskenbereich 14 schafft eine Maske, die das Wachstum der Feldoxidbereiche 16 nur an erwünschten Stellen ermöglicht. Die Feldoxidbereiche 16 schaffen eine isolierende Schicht zwischen dem Substrat 10 und den anschließend gebildeten Source- und Drain-Bereichen und verringern dadurch die parasitäre Sperrschichtkapazität. Die Dicke der Feldoxidbereiche 16 kann abhängig von den gewünschten Kapazitätseigenschaften des resultierenden Transistors variieren. Gemäß einer Ausführungsform sind die Feldoxidbereiche 16 jedoch etwa 3000–6000 Ångström dick, gemessen bei ihrer größten Dicke.
  • Nach dem Wachstum der Feldoxidbereiche 16 wird der Nitrid-Maskenbereich 14 abgestreift. Dann wird ein Planarisierungsschritt ausgeführt, der zu einer äußeren ebenen Oberfläche 17 der Feldoxidbereiche 16 und des Substrats 10 führt, wie in 1c gezeigt ist. Die Planarisierung kann ein chemisch-mechanisches Polieren (CMP) umfassen; es können jedoch andere Planarisierungstechniken verwendet werden, die eine ebene äußere Oberfläche 17 schaffen können, wie z. B. ein Rückätzen unter Verwendung einer Plasmaquelle. Die ebene äußere Oberfläche 17 schafft eine ebene Oberfläche, auf der ein Feldeffekttransistor gebildet werden kann, der eine Source und einen Drain auf einem Oxid besitzt. Der Planarisierungsschritt kann maßgeschneidert werden, um nur die gewünschten Abschnitte der Feldoxidbereiche 16 zurückzulassen, auf denen eine Source und ein Drain gebildet werden können, und um einen gewünschten minimalen Abstand 19 zwischen den zwei Feldoxidbereichen 16 zu schaffen. In einer Ausführungsform beträgt der minimale Abstand 19 zwischen den zwei Feldoxidbereichen 16 etwa 0,1–0,2 μm; es können jedoch andere Längen verwendet werden, die für die Verwendung mit Feldeffekttransistoren geeignet sind. Die ebene äußere Oberfläche 17 erlaubt die Bildung des Gate-Oxids auf einer ebenen Oberfläche, das die Probleme beseitigen kann, die einem nicht ebenen Gate-Oxid zugeordnet sind. Außerdem schafft die Ebene äußere Oberfläche 17 eine Oberfläche, auf der ein Feldeffekttransistor gebildet werden kann, der eine Gate-Länge besitzt, die etwa die gleiche wie der minimale Abstand 19 zwischen den zwei Feldoxidbereichen 16 ist. Deshalb können die Source und der Drain effektiv vom Substrat isoliert werden, wobei die Sperrschichtkapazitäten in einem größeren Ausmaß als die Verringerungen der Sperrschichtkapazitäten verringert werden können, die Vorrichtungen mit der Source/dem Drain auf einem Oxid zugeordnet sind, die einen Abstand zwischen den Oxidbereichen besitzen, der größer oder signifikant größer als die Gate-Länge ist.
  • Entsprechend den im Folgenden beschriebenen Schritten kann ein Feldeffekttransistor, der eine Source und einen Drain besitzt, die auf einem Oxid abgelagert sind, auf einer äußeren ebenen Oberfläche 17 gebildet werden, die ein ebenes Gate-Oxid aufweist und eine niedrigere Sperrschichtkapazität besitzt, das die Schaltgeschwindigkeit des Transistors vergrößert und das nicht an den Integritätsproblemen des Gate-Oxids leidet, die einem nicht ebenen Gate-Oxid eigentümlich sind. In 1d wird ein epitaktischer Bereich 18 eines p–Typ-Halbleitermaterials auf der äußeren Oberfläche des Substrats 10 durch einen nicht selektiven epitaktischen Wachstumsprozess gezogen. Gleichzeitig werden die Polysiliciumbereiche 21 und 23 auf der äußeren Oberfläche der Oxidbereiche 16 gezogen. Der nicht selektive epitaktische Wachstumsprozess bildet epitaktisches Silicium über dem Substrat 10 und Polysilicium über den Oxidbereichen 16. Beispielhafte Dicken für den epitaktischen Bereich 18 und die Polysiliciumbereiche 21 und 23 enthalten 300–1500 Ångström; es können jedoch andere geeignete Dicken verwendet werden.
  • Die Source und der Drain des Feldeffekttransistors werden in den Polysiliciumbereichen 21 bzw. 23 gebildet. Der Kanal des Feldeffekttransistors befindet sich im epitaktischen Bereich 18. Weil sich der Kanal im einkristallinen Silicium befindet, können Verluste der Ladungsträgerbeweglichkeit, die der Verwendung des polykristallinen Siliciums für den Kanalbereich zuzuschreiben sind, vermieden werden.
  • Ein beispielhaftes Verfahren zum Definieren eines aktiven Bereichs 27 für die Bildung eines Feldeffekttransistors wird unter Bezugnahme auf die 1e und 1f beschrieben. Andere Techniken zur Definition eines aktiven Bereichs können je doch aufgenommen werden, einschließlich des Verfahrens, das im Folgenden im Zusammenhang mit den 2a bis 2e erörtert ist. Eine Oxidschicht 20 wird auf der äußeren Oberfläche eines epitaktischen Bereichs 18 abgelagert. Die Oxidschicht 20 trennt den epitaktischen Bereich 18 und die Polysiliciumbereiche 21 und 23 von einem anschließend gebildeten Nitrid-Maskenbereich 22. Die Oxidschicht 20 kann durch eine Schicht aus einem weiteren geeigneten isolierenden Material ersetzt sein. Auf der äußeren Oberfläche der Schicht 20 wird eine Nitrid-Schicht abgelagert und unter Verwendung herkömmlicher photolithographischer Techniken mit einem Muster versehen und geätzt, um den Nitrid-Maskenbereich 22 zu bilden. Die Oxidschicht 20 kann außerdem während des Ätzens der Nitrid-Schicht geätzt werden. Der Nitrid-Maskenbereich 22 schafft eine Maske über den Abschnitten des epitaktischen Bereichs 18 und der Polysiliciumbereiche 21 und 23, um ein unerwünschtes Wachstum des Oxids auf dem epitaktischen Bereich 18 und den Abschnitten der Polysiliciumbereiche 21 und 23 zu verhindern. Die Feldoxidbereiche 16 werden dann durch einen zweiten Prozess der lokalen Siliciumoxidation (LOCOS-Prozess) vergrößert, um den resultierenden Transistor von den angrenzenden Halbleitervorrichtungen zu isolieren und um einen aktiven Bereich 27 für den Transistor zu definieren, der in 1f gezeigt ist. Der Nitrid-Bereich 22 und die Anschlussinsel-Oxidschicht 20 werden dann abgestreift, wie in 1f gezeigt ist. Der aktive Bereich 27 definiert den Bereich, in dem der resultierende Transistor gebildet wird.
  • 1g veranschaulicht mehrere Verarbeitungsschritte, die dem Bilden eines Transistors in einem aktiven Bereich 27 zugeordnet sind, und die resultierende Struktur. In 1g wird eine Gate-Oxidschicht 32 auf der äußeren Oberfläche des epitaktischen Bereichs 18 und den Polysiliciumbereichen 21 und 23 gezogen. Das Gate-Oxid 32 kann mit einer Dicke von etwa 25–100 Ångström gezogen werden; es können jedoch andere Dicken für das Gate-Oxid 32 verwendet werden. Eine Schicht aus Polysilicium wird dann unter Verwendung herkömmlicher photolithographischer Techniken abgelagert, mit einem Muster versehen und geätzt, um den Polysilicium-Gate-Körper 24 zu bilden. In einer Ausführungsform besitzt der Polysilicium-Gate-Körper 24 eine Gate-Länge 29, die etwa gleich dem oder größer als der minimale Abstand 19 zwischen den Oxidbereichen 16 ist; die Gate-Länge 29 kann jedoch kürzer sein. Dann werden die Seitenwände 26 und 28 angrenzend an den Polysilicium-Gate-Körper 24 gebildet. Der Polysilicium-Gate-Körper 24 kann z. B. durch Ablagern eines isolierenden Materials, wie z. B. eines Oxids oder Nitrids, unter Verwendung der Technik der chemischen Niederdruck- oder Plasma-Abscheidung aus der Dampfphase (CVD) gebildet werden. Das isolierende Material wird dann anisotrop geätzt, bis ein gewünschter Abschnitt des Gate-Oxids 32 freigelegt ist. Dann werden Ionen selbstausgerichtet in den Polysiliciumbereichen 21 und 23 durch das Gate-Oxid 32 implantiert, um den Source-Bereich 34 und den Drain-Bereich 36 zu bilden, wie in 1h gezeigt ist. Der Source-Bereich 34, der Drain-Bereich 36 und der epitaktische Bereich 37 definieren eine ebene äußere Oberfläche 39. Die anschließenden Verarbeitungsschritte können außerdem z. B. die (nicht explizit gezeigte) Bildung eines Source-, eines Drain- und eines Gate-Kontakts enthalten.
  • Der resultierende Transistor 50, der in 1h gezeigt ist, schafft einen Feldeffekttransistor mit einer Source 34 und einem Drain 36 auf dem Feldoxid 16 und verringert deshalb die parasitären Kapazitäten, die den Source/Drain-Übergängen zu einem Substrat zugeordnet sind. Weil außerdem das Gate-Oxid 32 auf einer ebenen Oberfläche gebildet ist, werden die Integritätsprobleme des Gate-Oxids weniger wahrscheinlich entwickelt. Weil außerdem die resultierende Struktur einen minimalen Abstand 19 zwischen den Oxidbereichen 16 enthält, der etwa die gleiche Länge wie die Gate-Länge 29 des Gate-Körpers 24 besitzt, werden vergrößerte Tiefen der Source/Drain-Übergänge, die großen Abständen zwischen den Oxidbereichen 16 zugeordnet sind, vermieden, was zu einer weiteren Isolierung der Source 34 und des Drains 36 vom Substrat 10 und der Verringerung jeder parasitären Kapazität, die den Source/Drain-Übergängen zu dem Substrat zugeordnet ist, führt. Außerdem kann die Kapazität des resultierenden Transistors 50 anhand der Entwurfsmittelpunkte maßgeschneidert werden, indem die Dicke der Feldoxidbereiche 16 verändert wird.
  • Die 2a bis 2e veranschaulichen die aufeinanderfolgenden Verarbeitungsschritte, die verwendet werden, um einen Feldeffekttransistor mit der Source und dem Drain auf dem Oxid zu konstruieren. Gemäß dieser Ausführungsform, die in den 2a bis 2e veranschaulicht ist, sind die Verarbeitungsschritte, bei denen ein Feldeffekttransistor gebildet wird, bei dem die Source und der Drain auf dem Oxid angeordnet werden, und die im Zusammenhang mit den 1a bis 1d erläutert worden sind, enthalten. Nach dem Planarisierungsschritt, der zu der in
  • 1d veranschaulichten Struktur geführt, ist der schließlich gebildete Transistor von den angrenzenden Halbleitervorrichtungen durch die Bildung eines Halbleiter-Mesas isoliert. Die beispielhaften Verarbeitungsschritte, die einem derartigen Verfahren zugeordnet sind, sind im Folgenden erörtert.
  • 2a veranschaulicht die Bildung einer Nitrid-Maskierungsschicht 122. Auf der äußeren Oberfläche der Schicht 20 wird eine Nitrid-Schicht 122 abgelagert und unter Verwendung herkömmlicher photolithographischer Techniken mit einem Muster versehen und geätzt, um den Nitrid-Maskenbereich 122 zu bilden. Ein Halbleiter-Mesa 121 wird dann aus den Polysiliciumbereichen 21 und 23 und dem epitaktischen Bereich 18 durch ein anisotropes Ätzen gebildet, wie in 2b veranschaulicht ist. Der Nitrid-Maskenbereich 122 wirkt als eine Maske bei der Bildung des Halbleiter-Mesas 127. Der Nitrid-Bereich 123 wird dann abgestreift, wie in 2c gezeigt ist, wobei eine Schicht 125 des Oxids über dem Anschlussinsel-Oxid 120 abgelagert wird, das über dem Mesa 127 und den Feldoxidbereichen 16 liegt. Die Schicht 125 kann außerdem aus Nitrid oder anderen isolierenden Materialen gebildet werden. Die Schicht 125 schafft ein Material, das verwendet werden kann, um die an das Halbleiter-Mesa 121 angrenzenden isolierenden Seitenwände zu bilden.
  • 2d veranschaulicht die Bildung der an das Halbleiter-Mesa 121 angrenzenden Seitenwände 126 und 128. Die Seitenwände 126 und 128 können durch anisotropes Ätzen der an das Halbleiter-Mesa 121 angrenzenden Schicht 125 gebildet werden, um den resultierenden Transistor von den angrenzenden Vorrichtungen weiter zu isolieren. Nach der Bildung der Seitenwände 126 und 128 können die Source, der Drain und das Gate eines resultierenden Transistors gebildet werden, wobei die Source- und Drain-Bereiche innerhalb des Halbleiter-Mesas 121 oben auf den Oxidbereichen 16 gebildet werden, wie in 2e veranschaulicht ist. Die dem Bilden des Source-Bereichs 132, des Drain-Bereichs 134 und des Gate-Bereichs 124 zugeordneten Schritte können z. B. das Ziehen der Oxidschicht 131 auf der äußeren Oberfläche des epitaktischen Bereichs 118 und der Polysiliciumbereiche 121 und 123; das Ablagern, das Versehen mit einem Muster und das Ätzen einer Schicht des Polysiliciums unter Verwendung herkömmlicher photolithographischer Techniken, um den Gate-Körper 122 zu bilden; das Bilden der an den Gate-Körper 124 angrenzenden Seitenwände 136 und 138; und das Implantieren der Polysiliciumbereiche 121 und 123, um den Source-Bereich 132 und den Drain-Bereich 134 zu bilden, umfassen. Der Source-Bereich 134, der Drain-Bereich 136 und der epitaktische Bereich 137 definieren eine ebene äußere Oberfläche 139. Der minimale Abstand 119 zwischen den Oxidbereichen 16 ist in 2E veranschaulicht. Diese Schritte können in einer Weise ausgeführt werden, die zu der ähnlich ist, die oben im Zusammenhang mit den 1g und 1j erörtert worden ist. Nachfolgende Verarbeitungsschritte können z. B. außerdem die (nicht explizit gezeigte) Bildung des Source-, des Drain- und des Gate-Kontakts umfassen.
  • Die resultierende Halbleitervorrichtung 150, die in 2e gezeigt ist, schafft einen Transistor, der die gleichen Vorteile besitzt, die oben im Zusammenhang mit der Halbleitervorrichtung 50 erörtert worden sind, wobei sie deshalb einen Transistor schafft, der eine verringerte parasitäre Kapazität besitzt, die auf die Source/Drain-Übergänge zurückzuführen ist, was zu schnelleren Schaltgeschwindigkeiten führt.
  • Die 3a bis 3e sind eine Folge schematischer Querschnittsdarstellungen, die eine noch weitere Ausführungsform eines Feldeffekttransistors veranschaulichen, der nicht Teil der Erfindung ist. Ein Feldeffekttransistor mit der Source und dem Drain auf dem Oxid kann unter Verwendung der Verarbeitungsschritte gebildet werden, die oben im Zusammenhang mit den 1a und 1b erörtert worden sind. Nach der Bildung der in 1b gezeigten Struktur werden der Nitrid-Maskenbereich 14 und das Anschlussinsel-Oxid 12 abgestreift, wobei die in 3a gezeigte Struktur zurückgelassen wird. In einer Ausführungsform wird dann ein Halbleiterbereich 218 des Halbleitermaterials auf der äußeren Oberfläche des Substrats 10 durch einen nicht selektiven epitaktischen Wachstumsprozess gezogen. Das Halbleitermaterial, das über dem Substrat 10 liegt, ist einkristallines Silicium, während das Halbleitermaterial, das über den Oxidbereichen 16 liegt, polykristallines Silicium ist. Der Halbleiterbereich 218 kann zu einer Dicke von etwa 1000 Ångström–2000 Ångström gezogen werden; es können jedoch andere geeignete Dicken verwendet werden. Obwohl andere Dicken verwendet werden können, sollte der Halbleiterbereich 218 dick genug sein, um das Freilegen der Oxidbereiche 16 während eines nachfolgenden Planarisierungsschritts zu vermeiden. Zurückzuführen auf die Schwierigkeit, die genaue Dicke des Halbleiterbereichs 218 festzustellen, und auf das Fehlen einer genauen Steuerung während des Planarisierungsschritts kann das Freilegen der Oxidbereiche 16 während eines nachfolgenden Planarisierungsschritts auftreten. Nach der Bildung des epitaktischen Bereichs 218 wird ein Planarisierungsschritt ausgeführt, der zur äußeren ebenen Oberfläche 217 des epitaktischen Bereichs 218 führt. Der Planarisierungsschritt kann ein chemisch-mechanisches Polieren oder eine andere Planarisierungstechnik umfassen, die die ebene Oberfläche 217 erzeugen kann. Ein Beispiel alternativer Planarisierungstechniken ist ein Rückätzen unter Verwendung einer Plasmaquelle.
  • Die ebene Oberfläche 217 schafft eine ebene Oberfläche, auf der ein Gate und ein Gate-Oxid zu bilden sind, wobei die Oxidbereiche 16 eine Isolierung zwischen der Source und dem Drain schaffen, die anschließend gebildet werden, wobei sie deshalb die parasitäre Kapazität verringern, die dem resultierenden Transistor zugeordnet ist. Die 3d und 3e veranschaulichen zusätzliche Schritte, die dem Bilden eines Transistors mit einer Source und einem Drain auf einem Oxid zugeordnet sind. Auf der ebenen Oberfläche 217 des epitaktischen Bereichs 218 wird eine Oxidschicht 220 abgelagert. Alternativ kann die Oxidschicht 220 durch eine Schicht ersetzt sein, die aus einem isolierenden Material gebildet ist, das von dem Oxid verschieden ist, das die Isolierung zwischen dem epitaktischen Bereich 218 und einer anschließend gebildeten Nitrid-Maske schafft. Auf der äußeren Oberfläche der Oxidschicht 220 wird eine Nitrid-Schicht abgelagert und unter Verwendung herkömmlicher photolithographischer Techniken mit einem Muster versehen und geätzt, um den Nitrid-Maskenbereich 222 zu bilden. Der Nitrid-Maskenbereich 222 schafft eine Maske über den Abschnitten des epitaktischen Bereichs 218, um das unerwünschte Wachstum des Oxids auf dem epitaktischen Bereich 218 zu verhindern. Um den anschließend gebildeten Transistor von den angrenzenden Strukturen zu isolieren, wird ein zweiter LOCOS-Prozess ausgeführt, der die Oxidbereiche 16 vergrößert, wie in 3e gezeigt ist. Alternativ können eine Mesa-Bildung, wie z. B. diejenige, die im Zusammenhang mit den 2a bis 2e erörtert worden ist, oder andere geeignete Isolierungstechniken aufgenommen werden, um den resultierenden Transistor von den angrenzenden Vorrichtungen zu isolieren. Nach dem zweiten LOCOS-Prozess werden die Nitrid Maske-222 und das Anschlussinsel-Oxid 220 abgestreift.
  • Nach dem zweiten LOCOS-Prozess, der zu den vergrößerten Oxidbereichen 16 führt, können die Source- und Drain-Bereiche im epitaktischen Bereich 218, der über den Abschnitten der Oxidbereiche 16 liegt, gebildet werden, wobei ein Gate-Körper 224, der ein ebenes Gate-Oxid zwischen sich und dem epitaktischen Bereich 218 besitzt, über der ebenen Oberfläche 217 liegend gebildet werden kann. Die dem Bilden des Source-Bereichs 232, des Drain-Bereichs 234 und des Gate-Körpers 224 zugeordneten Schritte können das Ziehen der Oxidschicht 231, die über der äußeren Oberfläche des epitaktischen Bereichs 218 liegt; das Ablagern, das Versehen mit einem Muster und das Ätzen einer Schicht aus Polysilicium unter Verwendung herkömmlicher photolithographischer Techniken, um den Gate-Körper 224 zu bilden; das Bilden der Seitenwände 226 und 228; und das Implantieren der epitaktischen Schicht 218, um den Source-Bereich 232 und den Drain-Bereich 234 zu bilden, umfassen. Der Source-Bereich 234, der Drain-Bereich 236 und der epitaktische Bereich 237 definieren eine ebene äußere Oberfläche 239. Der minimale Abstand 219 zwischen den Oxidbereichen 16 ist in 3E veranschaulicht. Diese Schritte können in einer Weise ausgeführt werden, die zu der ähnlich ist, die oben im Zusammenhang mit den 1g und 1h erörtert worden ist. Nachfolgende Verarbeitungsschritte können außerdem die (nicht explizit gezeigte) Bildung der Source, des Drains und eines Gate-Kontakts umfassen. Die resultierende Halbleitervorrichtung 250 schafft die gleichen Vorteile wie sie oben im Zusammenhang mit den Ausführungsformen erörtert worden sind, die in den 1a bis 1j und 2a bis 2e veranschaulicht sind.
  • Obwohl die bevorzugte Ausführungsform der vorliegenden Erfindung ausführlich beschrieben worden ist, sollte es selbstverständlich sein, dass verschiedene Änderungen, Umbauten, Modifikationen und Ersetzungen für die Durchschnittsfachleute auf dem Gebiet offensichtlich sein werden. Es ist vorgesehen, alle Verfahren einzuschließen, die nicht vom beanspruchten Umfang der Erfindung abweichen.

Claims (5)

  1. Verfahren zum Herstellen eines Transistors, das die folgenden Schritte umfasst: Bilden eines ersten isolierenden Bereichs (16) durch einen LOCOS-Prozess auf einer Oberfläche eines Halbleiterkörpers (10); Bilden eines zweiten isolierenden Bereichs (16) durch einen LOCOS-Prozess auf der Oberfläche, wobei der zweite isolierende Bereich (16) von dem ersten isolierenden Bereich (16) durch einen Bereich aus Halbleitermaterial beabstandet ist; Planarisieren des ersten und des zweiten isolierenden Bereichs (16) und des Bereichs aus Halbleitermaterial, um eine ebene Oberfläche (17) zu definieren; Bilden eines Mesas (127) aus Halbleitermaterial, das im Wesentlichen über der ebenen Oberfläche (17) liegt; Bilden eines Source-Bereichs (132) in dem Mesa (127), der im Wesentlichen über dem ersten isolierenden Bereich (16) liegt; Bilden eines Drain-Bereichs (134) in dem Mesa (127), der über dem zweiten isolierenden Bereich (16) liegt; und Bilden eines Gates (124), das über dem Mesa (127) und zwischen dem Source- und dem Drain-Bereich (132, 134) liegt.
  2. Verfahren nach Anspruch 1, bei dem der Schritt des Planarisierens des ersten und des zweiten isolierenden Bereichs (16) das Ausführen eines chemisch-mechanischen Polierens umfasst.
  3. Verfahren nach Anspruch 1, bei dem der Schritt des Bildens eines Mesas (127) aus Halbleitermaterial, das im Wesentlichen über der ebenen Oberfläche (17) liegt, ferner das Bilden von Seitenwänden (126, 128), die an das Mesa (127) angrenzen, umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Schritt des Bildens eines Mesas (127) aus Halbleitermaterial das nicht selektive Ablagern von epitaktischem Silicium auf der ebenen Oberfläche (17) umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Bildens eines Gates (124) das Bilden einer Gate-Isolierschicht (131), die zwischen dem leitenden Gate und der Mesa-Oberfläche angeordnet ist, umfasst.
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