DE69733442T2

DE69733442T2 - Digitaler Audiosignalprozessor mit einem kleinen Eingabepuffer

Info

Publication number: DE69733442T2
Application number: DE69733442T
Authority: DE
Inventors: Hideto Minato-ku Takano
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-02-28
Filing date: 1997-02-25
Publication date: 2006-03-16
Anticipated expiration: 2017-02-26
Also published as: US5884048A; DE69733442D1; EP0795964B1; JP2820105B2; EP0795964A2; JPH09232966A; EP0795964A3

Description

HINTERGRUND DER ERFINDUNG
Bereich der Erfindung
Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zur Verarbeitung eines Audiosignals. Insbesondere betrifft die vorliegende Erfindung einen Audiosignal-Decodierschaltkreis, in welchem der Informationsgehalt des Audiosignals komprimiert wird.
Beschreibung des zugehörigen Standes der Technik
Herkömmlicherweise ist als System zur Kompression/Expansion für ein digitales Audiosignal das sogenannte standardisierte MPEG/Audio erhältlich. Bei der Kompression/Expansion von Daten gemäß diesem Standard weist das Bitsystem eines komprimierten digitalen Audiosignals eine zusätzliche Information, wie beispielsweise einen Anfangsblock, sowie mehrere Abtastwerte auf.
Zusätzlich ist ein Expansionsschema des komprimierten Audiosignals (Bitstrom) in dem standardisierten Kompressions-/Expansionssystem definiert.
In MPEG/Audio existieren mehrere Schemata. Hier wird nachstehend eines davon, das "Layer-I-System" beschrieben.
Gemäß dem Layer-I-System wird der Informationsgehalt derart komprimiert, dass ein digitales Audiosignal in 32 Frequenzbänder aufgeteilt wird und die Anzahl von Quantisierungsbits in Übereinstimmung mit dem digitalen Audiosignal angemessen geändert wird.
Die Anzahl von Bits in einem Rahmen gemäß dem Layer-I-System wird durch die Bitrate und die Abtastfrequenz in Übereinstimmung mit Ausdruck (1) bestimmt: die Anzahl von Bits in einem Rahmen = Bitrate * 384/Abtastfrequenz (1)
Hier wird 384 durch die Anzahl der Frequenzbänder (32) und die Anzahl von Abtastwerten (12) bestimmt, anders gesagt, 12 mal 32 gibt 384. Entsprechend beträgt unter der Annahme, dass die Abtastfrequenz 32 KHz und die Bitrate 448 Kb/s beträgt, die Anzahl der Bits in einem Rahmen 5376 Bits.
Mit Bezug auf 1 weist ein Rahmen des Layer-I-Systems eine zusätzliche Information, wie beispielsweise einen Anfangsblock, einen CRC-Code (Cyclic Redundancy Check Code, Code zur zyklischen Blockprüfung), Bitzuordnungsindizes, Skalenfaktorindizes, auf und weist weiter erste bis zwölfte Abtastwerte und Hilfsdaten auf. Der Anfangsblock setzt sich normalerweise aus 32 Bits zusammen. Der Bitzuordnungsindex erfordert 4 Bits pro Frequenzband, und daher 128 Bits für einen Kanal und 256 Bits für zwei Kanäle. In diesem Zusammenhang weist der Anfangsblock ein Bit auf, welches das Vorhandensein des CRC-Code zeigt, und wenn der CRC-Code existiert, sind zusätzlich 16 Bits als CRC-Code erforderlich.
In der nachstehenden Beschreibung ist die Anzahl der Bits der Skalenfaktorindizes und der Abtastwerte aufgrund der Eigenschaften des komprimierten Audiosignals variabel. Wenn der Bitzuordnungsindex für jedes der Frequenzbänder nicht 0 beträgt, erfordert jeder der Skalenfaktorindizes 6 Bits für jedes der Frequenzbänder. In diesem Fall ist 12 mal die Anzahl von Bits, die durch den Bitzuordnungsindex jedes Bandes angezeigt wird, erforderlich. Der Grund dafür ist, dass 12 Abtastwerte in jedem der Bänder in Zeitrichtung enthalten sind. Daher entspricht der Rest in einer Subtraktion der vorstehend erwähnten erforderlichen Anzahl von Bits von der Gesamtanzahl von Bits in einem Rahmen der Anzahl an Hilfsdaten. In der Regel sind die Hilfsdaten eine vernachlässigbare Information.
Da ein Rahmen des Bitstroms wie vorstehend beschrieben strukturiert ist, um den ersten Abtastwert der zwölf Abtastwerte auszugeben, oder das Audiosignal des ersten Abtastwertes, müssen die Gesamtbits der zusätzlichen Information und des ersten Abtastwerts innerhalb einer vorgeschriebenen Zeit verarbeitet werden (diese Zeit wird im Folgenden als Einheitszeit bezeichnet). Im zweiten Abtastwert und den Abtastwerten nach dem zweiten Abtastwert muss jedoch lediglich ein Abtastwert innerhalb . der Einheitszeit verarbeitet werden. Es tritt daher eine derartige Vorspannung auf, dass die Anzahl von Bits in dem ersten Abtastwert in dem Rahmen größer ist als der Rest der Abtastwerte.
Aus der EP 0 640 909 A1 ist ein modularer Audiodaten-Verarbeitungsaufbau bekannt, welcher einen Eingangs-FIFO-Puffer zum Speichern der eingehenden komprimierten digitalen Audiosignaldaten aufweist. Um sowohl einen Pufferüberlauf als auch eine Pufferunterlastung zu vermeiden, muss die Größe dieser Speichervorrichtung 1 1/2 mal die Maximalanzahl von Bits eines Rahmens kom primierter digitaler Audiosignaldaten betragen. Weiterhin werden unnötige Latenzzeiten verursacht.
Dementsprechend ist es ein Ziel der vorliegenden Erfindung, ein System und ein Verfahren zum Decodieren der komprimierten digitalen Audiosignaldaten zu schaffen, welches kosteneffizient, zuverlässig und schneller im Betrieb ist.
Um die Decodierung des vorstehend erwähnten Audiosignals zu realisieren, hat der Erfinder einen ersten Schaltkreis wie in 2 gezeigt als einen Prototyp konstruiert. In diesem Prototyp-Schaltkreis 100 wird ein Bitstrom in einen Eingangspuffer 2a 1 geleitet und somit temporär dort gespeichert. Der Eingangspuffer 2a gibt einen Bitstrom 5 als Reaktion auf ein Anforderungssignal 4 von einem Synchrondetektor 3 aus. Der Synchrondetektor 3 erfasst eine Synchronposition in einem Bitstrom 5 und erzeugt ein Synchrondetektionssignal 12, wenn ein vorgeschriebenes Synchronsignalmuster in dem Anfangsblock in einem Rahmen des Bitstroms 1 erscheint. Wenn das Synchrondetektionssignal 12 ausgegeben wird, erzeugt eine Code-Entpackungseinheit 19 ein Anforderungssignal 7 an den Eingangspuffer 2a, welcher wiederum einen Bitstrom 8 an die Code-Entpackungseinheit 19 als Reaktion auf das Anforderungssignal 7 ausgibt. Die Code-Entpackungseinheit 19 entpackt den Bitstrom 8 in jedes Element und gibt jedes Element an einen Entpackungsspeicher 9 aus. Weiterhin erzeugt die Code-Entpackungseinheit 19 ein Code-Entpackungs-Beendigungssignal 22, wenn die Entpackung abgeschlossen ist. Ein Signalprozessor 10 führt einen Decodiervorgang aus, indem er die indem Entpackungsspeicher 9 gespeicherten Informationen verwendet, um das Ergebnis in einen PCM-Code 11 umzuwandeln und den PCM-Code 11 in einem konstanten Zeitintervall auszugeben. Eine Zeitsteuerungs-Einheit 20 gibt ein Steuersignal 15 und ein Steuersignal 21 als Reaktion auf das Synchrondetektionssignal 12 und das Code-Entpackungs-Beendigungssignal 22 aus, um den Zugang zu dem Entpackungsspeicher 9 von dem Signalprozessor 10 und der Code-Entpackungseinheit 19 zu steuern, so dass sie alternativ in einer konstanten Zeiperiode Zugang zu dem Entpackungsspeicher 9 erlan gen können. Auch gibt eine Audioton-Ausgabeeinheit 25 einen Audio-Ton in Übereinstimmung mit dem PCM-Code 11 von dem Signalprozessor 10 aus.
Mit Bezug nunmehr auf 3 stellt diese ein Ablaufdiagramm des Prototyp-Schaltkreises 100 dar, welcher in 2 gezeigt ist. Wie in 3 gezeigt, gibt als Reaktion auf den in den Eingangspuffer 2a mit konstanter Periode eingegebenen Bitstrom 1 der Synchrondetektor 3 ein Anforderungssignal 4 aus. Wenn der Synchrondetektor 3 die Synchronposition im Anfangsblock erfasst, so gibt der Synchrondetektor 3 das Synchronerfassungssignal 12 aus und stoppt das Anforderungssignal 4. Dementsprechend gibt die Code-Entpackungseinheit 19 das Anforderungssignal 7 als Reaktion auf das Synchronerfassungssignal 12 aus. Somit wird die Code-Entpackungseinheit 19 der zusätzlichen Information und dem ersten Abtastwert geliefert. Dann entpackt die Code-Entpackungseinheit 19 den ersten Abtastwert in Übereinstimmung mit den Bitzuordnungsindizes und gibt den ersten Abtastwert sowie Skalenfaktorindizes an den Entpackungsspeicher 9 aus. Zu diesem Zeitpunkt stoppt die Code-Entpackungseinheit 19 das Anforderungssignal 7 und gibt das Code-Entpackungs-Beendigungssignal 22 aus. Der Betrieb der Code-Entpackungseinheit 19 ist in 3 als CODE ENTPACKUNG dargestellt. Als Nächstes gibt die Zeitgebungs-Steuereinheit 20 das Steuersignal 15 als Reaktion auf das Code-Entpackungs-Beendigungssignal 22 lediglich dann aus, wenn sie mit dem ersten Abtastwert in dem ersten Rahmen zu tun hat. Dieses Steuersignal 15 veranlasst den Signalprozessor 10 zum Beginn der Signalverarbeitung. Nach dem ersten Abtastwert steuert die Zeitgebungs-Steuereinheit 20 die zeitliche Steuerung der Code-Entpackungseinheit 19 und des Signalprozessors 10 durch Ausgabe des Steuersignals 15 bzw. des Steuersignals 21, um ihnen eine Operation des Entpackungsspeichers 9 bis hin zum zwölften Abtastwert zu bestimmten Zeitintervallen zu erlauben. Kurz gesagt steuert die Zeitgebungs-Steuereinheit 20 sowohl eine Periode des CODE-ENTPACKENS als auch der SIGNALVERARBEITUNG.
Nach Beendigung des Betriebs bis zum zwölften Abtastwert werden die Hilfsdaten aus dem Eingangspuffer 2a ausgelesen.
Vorstehend findet sich die Beschreibung des Betriebs für den ersten Rahmen. Nachfolgende Rahmen nach dem zweiten werden in gleicher Weise verarbeitet.
Zunächst nimmt der Erfinder an, dass der Eingangspuffer 2a eine Kapazität von einem Rahmen aufweist. Der Grund dafür ist, dass ein allgemeiner Schaltkreis für MPEG/Audio in einer Einheit von einem Rahmen verarbeitete. Um daher einen allgemeinen Schaltkreis zu entwerfen, wird der Kapazität des Eingangspuffers 21 die Menge eines Rahmens verliehen.
Mit Bezug auf 4 und 5 sind dort nun ein Schaltkreisdiagramm eines weiteren Prototyp-Schaltkreises 200 und ein Ablaufdiagramm des Schaltkreises 200 dargestellt, in welchem die gleichen Bauteile wie diejenigen in 2 und 3 gezeigten durch die gleichen Bezugszeichen oder Symbole dargestellt sind.
Der Status zum Beginnzeitpunkt der Signalverarbeitung am ersten Abtastwert im ersten Rahmen in dem Prototyp-Schaltkreis 200 wird nachstehend beschrieben.
Zunächst wird der Bitstrom 1 in den Eingangspuffer 2a geliefert. Daher erzeugt der Synchrondetektor 3 das Synchronerfassungssignal 12, um jeden Teil des Schaltkreises 200 zu synchronisieren. Dann entpackt die Code-Entpackungseinheit 19 den ersten Abtastwert. Der Eingangspuffer 2a hatte jedoch die Anzahl der. Bits eines Rahmens akkumuliert, bevor der Signalprozessor 10 die Decodierung begonnen hatte. Dementsprechend musste die Zeitgebungs-Steuereinheit 20, welche das Steuersignal 15 erzeugt, für die Zeitspanne von 12 ms mit der Abtastfrequenz von 32 KHz, oder der eines Rahmens, von einem Punkt des Absinkens des Anforderungssignals 7 warten. Aus diesem Grund zählt ein Zähler 16 bis zu der Zeitspanne eines Rahmens als Reaktion auf das Code-Entpackungs-Beendigungssignal 22 von der Code-Ent packungseinheit 19. Der Zähler 16 zählt einen Takt, d. h. einen Mastertakt für den digitalen Audioprozessor. Wenn die Zählung schließlich beendet ist, erzeugt der Zähler 16 ein Betriebs-Neustartsignal 18 an die Zeitgebungs-Steuereinheit 20. Die Zeitgebungs-Steuereinheit 20 war bis zu einer Erzeugung des Betriebs-Neustartsignals 18 reserviert, um das Steuersignal 15 zu erzeugen.
Zum Beginnzeitpunkt der Signalverarbeitung entspricht die Anzahl von Bits des zweiten Rahmens, die in dem Eingangspuffer 2a gespeichert sind, der Anzahl von Bits der zusätzlichen Information in dem ersten Rahmen und der des zweiten Abtastwerts.
Wenn die Summe der Anzahl von Bits der zusätzlichen Information in dem zweiten Rahmen und des ersten Abtastwerts somit größer ist als die Summe der Anzahl der Bits der zusätzlichen Information in dem ersten Rahmen und des ersten Abtastwerts, so sind die zusätzliche Information in dem zweiten Rahmen und die des ersten Abtastwertes nicht vollständig in den Eingangspuffer 2a eingegeben. Aus diesem Grund kann, wenn die vorstehende Verarbeitung fortgesetzt wird, der Signalprozessor 10 aufgrund einer ungenügenden Datenauslesung des Entpackungsspeichers 9 einen unnötigen Ton abgeben.
Um das Auftreten des unnötigen Tons zu vermeiden, ist es daher erforderlich, dass eine ausreichende Kapazität in dem Eingangspuffer 2a beispielsweise 1,5 Rahmen beträgt.
Da der Prototypschaltkreis gemäß vorstehender Beschreibung jedoch einen Eingangspuffer mit einer Kapazität der Gesamtanzahl der Bits in einem Rahmen oder mehr benötigt, um einen Bitstrom temporär zu speichern, liegen Nachteile darin, dass die Skala des Verarbeitungsschaltkreises groß wird und seine Kosten steigen.
Weiterhin wartet die Zeitgebungs-Steuereinheit 20, um das Steuersignal 15 zu erzeugen, so lange, wie der Zähler 16 bis zu der Zeitspanne eines Rahmens zählt. Die Startzeit der Signalverarbeitung ist daher spät.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher ein Ziel der vorliegenden Erfindung, einen weiter verbesserten Schaltkreis zu schaffen, welcher für Kompressions-/Expansionssysteme für digitales Audio geeignet ist.
Es ist ein weiteres Ziel der vorliegenden Erfindung, einen digitalen Signalprozessor für MPEG/Audio zu schaffen, welcher eine kleine Größe aufweist.
Es ist noch ein weiteres Ziel der vorliegenden Erfindung, einen Decodierschaltkreis für MPEG/Audio zu schaffen, welcher einen kleinen Eingangspufferschaltkreis und einen schnellen Betrieb aufweist.
Die Erfindung ist definiert durch die anliegenden unabhängigen Ansprüche.
Andere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit den anliegenden Zeichnungen, ähnliche Bezugszeichen benennen in allen Figuren davon gleiche oder ähnliche Bauteile.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die anliegenden Zeichnungen, welche in der Beschreibung enthalten sind und einen Teil davon darstellen, stellen Ausführungsbeispiele der Erfindung dar und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung.
1 zeigt eine Konfiguration eines normalen Rahmens eines Bitstroms für MPEG/Audio;
2 zeigt einen digitalen Audiosignal-Verarbeitungsschaltkreis als den eines Prototyps;
3 ist ein Ablaufdiagramm unterschiedlicher Signale zur Erläuterung des Schaltkreisbetriebs wie in 2 gezeigt;
4 zeigt einen digitalen Audiosignal-Verarbeitungsschaltkreis als einen weiteren Prototyp;
5 ist ein Ablaufdiagramm unterschiedlicher Signale zur Erläuterung des Betriebs des Schaltkreises wie in 4 gezeigt;
6 zeigt einen digitalen Audiosignal-Verarbeitungsschaltkreis als eine Ausführungsform dieser Erfindung;
7 ist ein Ablaufdiagramm unterschiedlicher Signale zur Erläuterung des Betriebs des Schaltkreises wie in 6 gezeigt;
8 ist ein Graph, welcher die Gesamtanzahl der zusätzlichen Information und des ersten Abtastwerts im Maximalzustand in dem in 6 gezeigten Schaltkreis zeigt; und
9 ist ein Graph, welcher die Gesamtanzahl der zusätzlichen Information und des ersten Abtastwerts im Minimalzustand in dem in 6 gezeigten Schaltkreis zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Mit Bezug auf 6 ist dies eine Figur, welche einen Audiosignal-Verarbeitungsschaltkreis einer Ausführungsform der vorliegenden Erfindung zeigt, in welchem die gleichen Bauteile wie diejenigen in 2 und 4 gezeigten durch die gleichen Bezugszeichen oder Symbole gezeigt sind, um auf die weitere Beschreibung davon zu verzichten. In diesem Schaltkreis 300 unterscheidet sich ein Betrieb eines Zählers 14 von dem Schaltkreis 200 des vorstehenden Prototyps.
7 ist ein Ablaufdiagramm unterschiedlicher Signale, um den Betrieb des Audiosignal-Verarbeitungsschaltkreises wie in 6 gezeigt zu beschreiben. Wie in 7 gezeigt, beginnt der Zähler 14 als Reaktion auf das Synchronerfassungssignal 12 zu zählen, und nachdem er für eine bestimmte Zeitspanne, oder ca. 2,4 ms, gezählt hat, wird das Betriebs-Neustartsignal 18 ausgegeben. Dementsprechend beginnt die Zeitgebungs-Steuereinheit 13 den Betrieb des Signalprozessors 10 durch Ausgabe des Steuersignals 15. Danach gibt die Zeitgebungs-Steuereinheit 13 das Steuersignal 21 aus, um den Betrieb der Code-Entpackungseinheit 6 zum Neustart zu veranlassen. Dann gibt die Zeitgebungs-Steuereinheit 13 die Steuersignale 15 und 21 aus, um den Signalprozessor 10 und die Code-Entpackungseinheit 6 dazu zu veranlassen, abwechselnd zu bestimmten Zeitperioden wiederholt zu operieren.
In diesem Zusammenhang entspricht die vorstehend erwähnte bestimmte Zeitperiode, während welcher der Zähler 14 zählt, der Zeit der Eingabe der Maximalanzahl an Gesamtbits der zusätzlichen Information und des ersten Abtastwerts.
Weiter wird das Verhältnis der bestimmten Zeitperioden auf 1:1 festgelegt, um die Beschreibung der Ausführungsform zu vereinfachen. Es sollte sich selbstverständlich verstehen, dass auch ein anderes als das Verhältnis 1:1 für die vorstehenden bestimmten Zeitperioden festgelegt werden kann.
Die Konstruktion für die optimale Größe des Eingangspuffers 2 ist Folgende. Wenn die Anzahl von Bits der zusätzlichen Information maximal wird, ist im 2-Kanal-Modus, wenn Abtastwerte allen der 32 Subbänder mit einem CRC-Code zugeordnet werden. Dieser Zustand wird nachstehend als Maximalzustand bezeichnet. Im Maximalzustand benötigen der Anfangsblock und der CRC-Code 32 Bits bzw. 16 Bits. Weiter werden, da die Bitzuordnungsindizes 4 Bits für ein Subband aufweisen, 256 Bits benötigt. Auch werden, da die Skalenfaktorindizes 6 Bits für ein Subband aufweisen, 384 Bits benötigt. Insgsamt werden 688 Bits benötigt. Da die Anzahl von Bits in einem Rahmen 5376 Bits beträgt, welche erhalten wird, indem 32 kHz und 448 Kb/s durch die Abtastfrequenz und die Bitrate in Gleichung (1) ersetzt werden, wird die Anzahl von Bits in jedem Abtastwert in diesem Zustand durch den folgenden Ausdruck (2) berechnet: (5376–688)/12 = 390 (2)
Mit Ausdruck (2) wird die Gesamtanzahl von Bits der zusätzlichen Information und die des ersten Abtastwertes dementsprechend durch den folgenden Ausdruck (3) berechnet: 688 + 390 = 1078 Bits (3)
Zusätzlich wird die Anzahl von Bits der Hilfsdaten durch den folgenden Ausdruck (4) berechnet: 5376 – (688 – 390·12) = 8 Bits (4)
Somit wird die Zeit, die nötig ist, um 1078 Bits des Bitstroms mit 448 Kb/s einzugeben, durch den folgenden Ausdruck (5) berechnet: 1078/448 = 2,40625 ms (5)
Folglich gibt der Zähler 14 das Betriebs-Neustartsignal 18 nach 2,40625 ms Eingabe des Synchronsignals 12 aus.
Als Nächstes wird in dem vorstehenden Maximalzustand die Anzahl der Bits im Eingangspuffer 2 zur Verhinderung des Auftretens eines Pufferüberlaufs oder einer Unterlastung am Eingangspuffer 2 mit Bezug auf 8 beschrieben.
8 ist ein Graph im Maximalzustand bezüglich der Gesamtanzahl von Bits der zusätzlichen Information und des ersten Abtastwertes, welcher unter dem Betrieb des in 6 gezeigten Schaltkreises abgeleitet wurde. Wie in 8 gezeigt, bezeichnet ein Punkt A einen Zeitpunkt, zu dem der Zähler 14 das Betriebs-Neustartsignal 18 erzeugt (oder der Code-Entpackungsvorgang an einem ersten Abtastwert des ersten Rahmens endet), ein Punkt B bezeichnet einen Zeitpunkt, zu dem der Code-Entpackungsvorgang am zweiten Abtastwert beginnt, ein Punkt C bezeichnet einen Zeitpunkt, zu dem der Code-Entpackungsvorgang an dem zweiten Abtastwert endet, ein Punkt D bezeichnet einen Zeitpunkt, zu dem der Code-Entpackungsvorgang an dem zwölften Abtastwert endet, ein Punkt E bezeichnet einen Zeitpunkt, zu dem der Code-Entpackungsvorgang an dem zweiten Rahmen beginnt, und ein Punkt F bezeichnet einen Zeitpunkt, zu dem der Code-Entpackungsvorgang an dem ersten Abtastwert im zweiten Rahmen endet. Wenn im Maximalzustand Änderungen der Anzahl der im Eingangspuffer 2 gespeicherten Bits beobachtet werden, ohne dass ein Überlauf oder eine Unterlastung auftritt, wird die Anzahl der innerhalb einer Abtastwert-Verarbeitungsperiode (1/12 Rahmen) eingegebenen Bits mit dem nachstehenden Ausdruck (6) angezeigt: 5376/12 = 448 Bits (6)
Weiter wird die Anzahl der Bits, die vor Punkt B eingegeben werden, mit dem nachstehenden Ausdruck (7) in Übereinstimmung mit der Tatsache, dass das Verarbeitungsverhältnis zwischen der Code-Entpackungseinheit 6 und dem Signalprozessor 10 wie vorstehend erwähnt 1:1 beträgt, angezeigt: 448/2 = 224 Bits (7)
Weiterhin wird die Maximalanzahl bei Punkt C im Puffer gespeicherter Bits verarbeitet wird, in dem nachstehenden Ausdruck (8) angezeigt. Kurz gesagt, wird die Anzahl der Bits eines Abtastwertes von dem Bitstrom subtrahiert, welcher zwischen Punkt A und Punkt C in den Eingangspuffer 2 eingegeben wird: 448 = 390 = 58 Bits (8)
Dementsprechend sind bei Punkt D elf Mal so viele in Ausdruck (8) ausgedrückte Bits (58 Bits) im Eingangspuffer 2 gespeichert, und dann werden die acht Bits der Hilfsdaten gelesen. Folglich wird die Anzahl an Bits, die im Eingangspuffer 2 gespeichert werden, mit Ausdruck (9) gefolgert: 58·11 – 8 = 630 Bits (9)
Weiter beträgt die Anzahl an Bits, die bei Punkt E eingegeben wird, 224 Bits, wie in Ausdruck (7) angezeigt, und somit wird die Gesamtanzahl von Bits, die im Eingangspuffer 2 gespeichert waren, in dem nachstehenden Ausdruck (10) angezeigt: 630 + 224 = 854 Bits (10)
Wenn der Code-Entpackungsvorgang an dem ersten Abtastwert im zweiten Rahmen beginnt, so ist aufgrund der zusätzlichen Information am Beginn des Rahmens die Anzahl der durch die Code-Entpackungseinheit 6 innerhalb der Zeit, in welcher der Abtastwert entpackt wird, verarbeiteten Bits größer als die der in den Eingangspuffer 2 eingegebenen Bits, und die Anzahl von Bits, die im Eingangspuffer 2 gespeichert waren, nähert sich null. Weiter tritt, da die maximale Gesamtanzahl von Bits der zusätzlichen Information und des ersten Abtastwerts wie in Ausdruck (3) gezeigt und verglichen mit der Tatsache, dass die Gesamtanzahl an Bits, welche bei Punkt E verbleiben und bei dem nachstehenden Ausdruck (11) angezeigt 224 Bits bei Punkt F eingegeben werden, keine Unterlastung auf: 854 + 224 = 1078 Bits (11)
In Übereinstimmung mit dem vorstehenden Ausdruck (10) ist daher 856 Bits die maximale Anzahl von Bits, welche in dem Eingangspuffer 2 gespeichert werden.
Andererseits wird die Anzahl von Bits, welche zum Zeitpunkt der Ausgabe des Betriebs-Neustartsingals 18 gespeichert sind, maximal, wenn die Gesamtanzahl von Bits der zusätzlichen Information und des ersten Abtastwertes minimal sind (nachfolgend wird dieser Fall als Minimalzustand bezeichnet). Änderungen der Anzahl von Bits, welche im Eingangspuffer 2 gespeichert waren, werden mit Bezug auf 9 beschrieben.
9 ist ein Graph, welcher die Gesamtanzahl von Bits der zusätzlichen Information und des ersten Abtastwerts im Minimalzustand darstellt. Wie in 9 gezeigt, bezeichnet der Punkt A den Zeitpunkt, zu dem das Betriebs-Neustartsignal 18 erzeugt wird, die Punkte B bis F entsprechen denen in 8. Im Minimalzustand oder dem Fall, dass die Gesamtanzahl der Bits der zusätzlichen Information und der Abtastwerte minimal wird, tritt auf, wenn die Anzahl der Bits der zusätzlichen Information minimal wird. Unter der Annahme, dass die Anzahl der Bits der zusätzlichen Information null beträgt, wird die Anzahl der Bits eines Abtastwertes ein Zwölftel derer eines Rahmens. Dementsprechend beträgt die Gesamtanzahl der Bits der zusätzlichen Information und des ersten Abtastwertes nie weniger als ein Zwölftel derer in einem Rahmen. Folglich wird die minimale Gesamtanzahl von Bits der zusätzlichen Information und des ersten Abtastwertes in dem nachstehenden Ausdruck (12) angezeigt: 5376/12 = 448 Bits (12)
Weiter wird die Anzahl an Bits, die zum Zeitpunkt der Ausgabe des Betriebs-Neustartsignals 18 eingegeben wird, 1078 Bits in Übereinstimmung mit Ausdruck (3). Daher wird die Anzahl von Bits, die zum Zeitpunkt der Ausgabe des Betriebs-Neustartsignals 18, oder bei Punkt A, gespeichert waren, in dem nachstehenden Ausdruck (13) angezeigt. 1078 – 448 = 630 Bits (13)
Weiterhin wird, da die Anzahl von Bits, die innerhalb des Bereichs von Punkt A bis Punkt B eingegeben werden, in Übereinstimmung mit Ausdruck (7) 224 Bits beträgt, die Anzahl von Bits, welche bei Punkt B gespeichert sind, in dem folgenden Ausdruck (14) angezeigt: 630 + 224 = 854 Bits (14)
Da die Anzahl eingegebener Bits bei Punkt C nach einer Abtastwert-Periode von Punkt A wie in Ausdruck (6) gezeigt 448 Bits beträgt und die Anzahl von Bits des Abtastwertes, die durch die Code-Entpackungseinheit 6 verarbeitet werden, in Übereinstimmung mit Ausdruck (12) 448 Bits beträgt. Dementsprechend ändert sich im Minimalzustand die Anzahl im Eingangspuffer 2 gespeicherter Bits nach einer Abtastwert-Periode nicht. Bei Punkt D beträgt daher die Anzahl von Bits, die im Eingangspuffer 2 gespeichert sind, 630 Bits.
Da die Anzahl eingegebener Bits bei Punkt E wie in Ausdruck (7) gezeigt 224 Bits beträgt, wird die Anzahl von Bits, die bei Punkt E im Eingangspuffer 2 gespeichert sind, in dem nachstehenden Ausdruck (15) angezeigt. 630 + 224 = 854 Bits (15)
Selbst im Minimalzustand, wie auch im Maximalzustand, tritt daher, wenn der Eingangspuffer 2 eine Kapazität von 854 Bits aufweist, kein Überlauf und keine Unterlastung auf. Der Eingangspuffer 2 benötigt somit nur 856 Bits, welche ca. 16 % der 5376 für den Prototypschaltkreis benötigten Bits darstellen.
Zusammenfassend kann gesagt werden, dass der digitale Audiosignal-Verarbeitungsschaltkreis entsprechend der vorstehenden Ausführungsbeispiele, dass die Größe des Eingangspuffers ein Ergebnis der Subtraktion der Anzahl von Eingabebits in den Eingangspuffer, während der Signalprozessor den Abtastwert verarbeitet, von der Gesamtanzahl von Bits der zusätzlichen Information und der des ersten Abtastwerts im Maximalzustand darstellt. Dies führt dazu, dass die Größe des Eingangspuffers optimiert und reduziert werden kann.
Weiter kann durch Gestaltung der Betriebskonfiguration der Ausführungsform derart, dass der erste Abtastwert einer Signalverarbeitung einschließlich des Entpackvorgangs unterzogen wird, wie vorstehend beschrieben, und zwar nach der vorgegebenen Zeit zur Eingabe einer Maximalanzahl von Gesamtbits der zusätzlichen Information und des ersten Abtastwertes, der Startzeitpunkt der Signalverarbeitung schnell erfolgen.
Auch verringert die Reduzierung der Größe des Eingangspuffers die Kosten der digitalen Signalverarbeitungs-Vorrichtung der Ausführungsform gemäß der vorliegenden Erfindung stark.
Da zahlreiche stark unterschiedliche Ausführungsformen der vorliegenden Erfindung gefertigt werden können, ohne von ihrem Schutzumfang abzuweichen, versteht es sich, dass die Erfindung nicht auf ihre spezifischen Ausführungsformen beschränkt ist, sondern lediglich gemäß Definition in den anliegenden Ansprüchen.

Claims

Digitaler Signalprozessor (300) für Audiosignaldaten, die auf Bitstromweise übertragen werden, wobei ein Rahmen der Audiosignaldaten aus einer ersten Anzahl von Bits besteht, die eine zusätzliche Information und mindestens einen Abtastwert aufweist, wobei der digitale Signalprozessor einen Eingabepuffer-Schaltkreis (2) aufweist, der eine zweite Anzahl von Bits speichert, die kleiner ist als die erste Anzahl von Bits, um dadurch temporär einen Teil jedes Rahmens von Audiosignaldaten zu speichern, einen Entpackschaltkreis (19), der die zusätzliche Information und den mindestens einen Abtastwert von dem Eingabepuffer auspackt, um einen entpackten Abtastwert auszugeben, und einen Signalverarbeitungs-Schaltkreis (10), der den entpackten Abtastwert decodiert, um ein decodiertes Signal auszugeben; dadurch gekennzeichnet, dass die zusätzliche Information der Rahmeninformation variabel ist, die zweite Anzahl von Bits definiert ist durch Subtraktion einer Anzahl von Eingabebits des Bitstroms in den Eingabepuffer, während der Signalverarbeitungs-Schaltkreis den entpackten Abtastwert verarbeitet, von einer Maximalanzahl von Gesamtbits der zusätzlichen Information und dem mindestens einen Abtastwert.
Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass ein Format der Bitstromweise in MPEG/Audio standardisiert ist.
Digitaler Signalprozessor (300) für digitale Audiosignaldaten, die auf Bitstromweise übertragen werden, wobei ein Rahmen der Audiosignaldaten aus einer zusätzlichen Information und mindestens einem Abtastwert besteht, wobei der digitale Signalprozessor einen Speicherschaltkreis (2) aufweist, der den Bitstrom mit einer festgelegten Geschwindigkeit temporär speichert, und weiter einen Verarbeitungsschaltkreis aufweist, der arbeitet, indem er die zusätzliche Information und den mindestens einen in dem Speicherschaltkreis gespeicherten Abtastwert entpackt und decodiert; dadurch gekennzeichnet, dass der Verarbeitungsschaltkreis Einrichtungen zum Anhalten des Decodiervorgangs nach dem Entpackvorgang sowie Einrichtungen zum Beginnen des Decodiervorgangs in einer vorgegebenen Zeitdauer aufweist, dadurch gekennzeichnet, dass eine Länge der zusätzlichen Information sich ändert, die vorgegebene Zeitdauer zur Eingabe einer Maximalanzahl an Gesamtbits von sowohl der zusätzlichen Information als auch dem mindestens einen Abtastwert festgelegt wird.
Prozessor nach Anspruch 3, welcher weiter einen Zählschaltkreis aufweist, der während der vorgegebenen Zeitdauer zählt, um sowohl Anhalte- als auch Beginn-Zeitpunkte des Verarbeitungsschaltkreises zu regeln, wobei der Zählschaltkreis beginnt, wenn das obere Ende des Bitstroms in den Speicherschaltkreis eingegeben wird, und ein Startsignal zum Beginnen des Verarbeitungsschaltkreises an einem Ende der vorgegebenen Zeitdauer erzeugt.
Prozessor nach Anspruch 4, dadurch gekennzeichnet, dass die zusätzliche Information ein vorgeschriebenes Synchronsignalmuster aufweist, um das obere Ende des Bitstroms anzuzeigen; wobei der digitale Signalprozessor weiter einen Synchrondetektions-Schaltkreis aufweist, der das vorgeschriebene Synchronsignalmuster erfasst, um den Zählschaltkreis zum Beginnen des Zählens zu veranlassen.
Prozessor nach Anspruch 4, dadurch gekennzeichnet, dass der Bitstrom eine Vielzahl der Rahmen aufweist, wobei der Zählschaltkreis beginnt, wenn ein erster Rahmen der Vielzahl von Rahmen in den Speicherschaltkreis eingegeben wird, und das Startsignal an einem Ende der vorgegebenen Zeitdauer erzeugt.
Prozessor nach Anspruch 3, dadurch gekennzeichnet, dass ein Format des Bitstroms in MPEG/Audio standardisiert ist.
Prozessor nach Anspruch 3, dadurch gekennzeichnet, dass der Verarbeitungsschaltkreis das mindestens eine Muster decodiert und einen PCM-Code ausgibt; wobei der digitale Signalprozessor weiter einen Ausgangsschaltkreis aufweist, der einen Audio-Ton in Übereinstimmung mit dem PCM-Code ausgibt.
Digitales Signalverarbeitungsverfahren für ein auf Bitstromweise übertragenes digitales Audiosignal, wobei ein Rahmen der Audiosignaldaten aus einer zusätzlichen Information und mindestens einem Abtastwert besteht, wobei das digitale Signalverarbeitungsverfahren Folgendes aufweist: einen Speicherschritt zum temporären Speichern des Bitstroms mit festgelegter Geschwindigkeit in einer Speichereinrichtung; einen Entpackschritt zum Entpacken der zusätzlichen Information und des mindestens einen Abtastwerts, die in der Speichereinrichtung gespeichert sind; und einen Decodierschritt zum Decodieren des mindestens einen Abtastwerts, wobei der Decodierschritt in einer vorgegebenen Zeitdauer beginnt, dadurch gekennzeichnet, dass eine Länge der zusätzlichen Information sich ändert, wobei die vorgegebene Zeitdauer zur Eingabe einer Maximalanzahl an Gesamtbits von sowohl der zusätzlichen Information als auch dem mindestens einen Abtastwert festgelegt ist.
Verarbeitungsverfahren nach Anspruch 9, welches weiter einen Zählschritt zum Zählen während der vorgegebenen Zeitdauer aufweist, um einen Startzeitpunkt des Decodierbetriebs des Decodierschritts zu regeln; dadurch gekennzeichnet, dass der Zählschritt beginnt, wenn das obere Ende des Bitstroms in die Speichereinrichtung eingegeben wird, und ein Startsignal zum Beginnen der Verarbeitung an einem Ende der vorgegebenen Zeitdauer erzeugt.
Verarbeitungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass die zusätzliche Information ein vorgeschriebenes Synchronsignalmuster aufweist, um das obere Ende des Bitstroms anzuzeigen; wobei das digitale Signalverarbeitungsverfahren weiter einen Synchronerfassungsschritt zum Erfassen des vorgeschriebenen Synchronsignalmusters aufweist, um den Zählschritt zum Beginnen des Zählens zu veranlassen.
Verarbeitungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass der Bitstrom eine Vielzahl der Rahmen aufweist, wobei der Zählschritt beginnt, wenn ein erster Rahmen der Vielzahl von Rahmen in die Speichereinrichtung eingegeben wird und ein Startsignal an einem Ende der vorgegebenen Zeitdauer erzeugt.