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Die
Erfindung betrifft ein Verfahren zur Erzeugung eines Systemtaktsignals,
das mit einer ausgewählten
einer Mehrzahl von Phasenregelschleifen periodisch gerastet werden
kann, die jeweils ein Taktsignal in phasengerasteter Beziehung mit
einem externen Bezugssignal aussenden, wobei jede der Phasenregelschleifen
einen numerisch gesteuerten Oszillator umfasst, der das Taktsignal
der Schleife durch Teilen des Systemtaktsignals erzeugt.
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Die
Erfindung betrifft außerdem
eine Schaltung zur Erzeugung eines Systemtaktsignals und umfassend
ein zentrales Modul mit einem Systemtaktgenerator sowie eine Mehrzahl
von externen Modulen, wobei jedes eine Phasenregelschleife mit einem
numerisch gesteuerten Oszillator aufweist. Der numerisch gesteuerte
Oszillator kann ein Taktsignal in phasengerasteter Beziehung mit
einem externen Bezugssignal durch Teilung des Systemtaktsignals erzeugen,
und das Systemtaktsignal kann mit einer ausgewählten der Phasenregelschleifen
periodisch gerastet werden.
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Synchrone
Telekommunikationssysteme, wie beispielsweise ein SDH-Netzwerk (synchrone
Digitalhierarchie), bestehen aus einer großen Anzahl von Netzwerkelementen,
die jeweils einen Systemtaktgenerator umfassen, der ein internes
Taktsignal erzeugt, um das Netzwerkelement zu steuern. Ein SDH-Netzwerkelement
kann z. B. einen internen Systemtaktgenerator von 77,76 MHz aufweisen.
Dieser ist typischerweise mit einem 8 kHz-Signal phasengerastet,
das von den empfangenen Daten hergeleitet ist, wobei die 8 kHz der
Rahmenfrequenz der übertragenen
Kommunikationssignale entsprechen. Z. B. ist es möglich, mit
Daten, die von einem anderen Netzwerkelement empfangen sind, oder
mit einem von den Signalen niedrigerer Ordnung, z. B. einem PDH-Signal,
zu rasten, das das Netzwerk element mit der Absicht empfängt, diese
in die SDH-Struktur einzuführen.
Folglich weist jedes Netzwerkelement seinen eigenen Systemtaktgenerator auf,
typischerweise eine Phasenregelschleife (PLL).
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Die
einzelnen Netzwerkelemente, die z. B. Multiplexer oder Add/Drop-Multiplexer
sein können, dienen
häufig
dazu, eine große
Anzahl von plesiochronen Kanälen,
z. B. 2 Mbit/s-Kanäle,
in dem SDH-System zu multiplexen. Im Prinzip weist jeder von diesen
2 Mbit/s-Kanälen
seinen eigenen Takt auf, der unabhängig von den anderen Kanälen und
von dem SDH-System ist. Obwohl die Taktfrequenz von jedem Kanal
dicht bei den anderen ist, da alle von ihnen als Vielfache von 8
kHz, aber nicht notwendigerweise derselben 8 kHz-Quelle, erzeugt
werden, kann ihre gegenseitige Phase frei variieren.
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Die
GB 2 257 603 stellt ein Beispiel für ein SDH-System dar, in dem
ein SDH-Netzwerkelement, das eine Desynchronisiereinrichtung umfasst,
mit einem 2 Mbit-Zeitgebungstakt synchronisiert werden kann.
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Es
ist wünschenswert,
dass ein solches Netzwerkelement seinen Systemtakt mit einem willkürlichen
von den plesiochronen Kanälen
rasten kann, mit denen es verbunden ist, und die Erfindung betrifft
ein solches Rasten.
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Typischerweise
wird jeder Eingangssteueranschluss oder -modul, das einen plesiochronen
Kanal empfängt,
mit einer Phasenregelschleife versehen, die ein dazu entsprechendes
Taktsignal auf der Grundlage der empfangenen Daten erzeugt. Es ist bekannt,
jedes von diesen Taktsignalen zu einer zentralen Systemtakteinheit
zu übertragen,
die dann mit einem willkürlichen
von diesen Taktsignalen rasten kann. Jedoch braucht man eine große Brandbreite, um
die vielen Taktsignale von den einzelnen Modulen zu der zentralen
Takteinheit zu übertragen,
und außerdem
bedeutet es, dass ein Phasensprung typischerweise auftritt, wenn
die zentrale Takteinheit von einem Takt signal zu einem anderen schaltet.
Ein solcher Phasensprung kann bewirken, dass das Netzwerk die Synchronisation
verliert, und ist deshalb unerwünscht.
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Demgemäß ist ein
Ziel der Erfindung, ein Verfahren des Typs bereitzustellen, das
im einführenden
Abschnitt angegeben ist, das eine kleinere Bandbreite zwischen den
einzelnen Modulen und der zentralen Takteinheit erfordert und das
ein Schalten von einem Modul zu einem anderen ohne einen Phasensprung
in dem zentralen Taktsignal ermöglicht.
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Dies
wird gemäß der Erfindung
dadurch erreicht, dass ein digitales Fehlersignal, das einen Phasenunterschied
zwischen dem Taktsignal der Schleife und dem externen Bezugssignal
der Schleife anzeigt, von der ausgewählten Phasenregelschleife zu einem
zentralen numerisch gesteuerten Oszillator übertragen wird und dass das
Systemtaktsignal mit dem Ausgangssignal von dem zentralen numerisch gesteuerten
Oszillator gerastet wird.
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Wenn
bloß das
digitale Fehlersignal übertragen
wird, wird ein beträchtliches
Sparen an Bandbreite erzielt, da dieses mit einer viel kleineren
Frequenz variiert als das Taktsignal selbst. Weiter dient der zentrale
numerisch gesteuerte Oszillator als ein Slave des entsprechenden
Oszillators in der ausgewählten
Schleife, und wenn zu einer anderen Schleife geschaltet wird, empfängt er bloß stattdessen
das Fehlersignal von der neuen Schleife, so dass kein Phasensprung
in seinem Ausgangssignal und folglich auch nicht in dem Systemtaktsignal
auftritt.
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Wie
in Anspruch 2 angegeben, ist es zweckmäßig, dass der zentrale numerisch
gesteuerte Oszillator auf dieselbe Weise arbeitet wie die numerisch gesteuerten
Oszillatoren in den Phasenregelschleifen. Dies ist besonders zweckmäßig, wenn
sämtliche Phasenregelschleifen
im wesentlichen dieselbe Frequenz aufweisen.
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Ein
weiteres Sparen an Bandbreite kann erzielt werden, wenn, wie in
Anspruch 3 angegeben, das digitale Fehlersignal von der ausgewählten Schleife über einen
Zeitraum integriert wird, bevor es zum zentralen numerisch gesteuerten
Oszillator übertragen
wird.
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Wie
erwähnt,
betrifft die Erfindung außerdem eine
Schaltung zur Erzeugung eines Systemtaktsignals des angegebenen
Typs. Wenn das zentrale Modul einen numerisch gesteuerten Oszillator
umfasst und jede der phasengerasteten Schleifen angepasst ist, um
ein digitales Fehlersignal, das einen Phasenunterschied zwischen
dem Taktsignal der Schleife und dem externen Bezugssignal der Schleife
anzeigt, zu dem zentralen numerisch gesteuerten Oszillator zu übertragen,
und wenn der Systemtaktgenerator angepasst ist, um das Systemtaktsignal
mit dem zentralen numerisch Oszillator zu rasten, dann wird, wie oben
erwähnt,
ein Sparen an Bandbreite erzielt, und es tritt beim Schalten zu
einer anderen Schleife kein Phasensprung auf.
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Wie
in Anspruch 5 angegeben, kann jeder von den numerisch gesteuerten
Oszillatoren einen programmierbaren Teiler umfassen, der angepasst ist,
um das Systemtaktsignal durch einen Faktor zu teilen, der durch
das digitale Signal bestimmt ist, und, wie in Anspruch 6 angegeben,
ist es außerdem zweckmäßig, dass
der zentrale numerisch gesteuerte Oszillator auf dieselbe Weise
wie die numerisch gesteuerten Oszillatoren in den Phasenregelschleifen
angeordnet ist.
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Wie
in Anspruch 7 angegeben, kann ein weiteres Sparen an Bandbreite
dadurch erzielt werden, dass jede der Phasenregelschleifen außerdem Einrichtungen
zur Integration des digitalen Fehlersignals der Schleife über einen
Zeitraum umfasst, bevor es zum zentralen numerisch gesteuerten Oszillator übertragen
wird. Wie in Anspruch 8 angegeben, umfassen diese Einrichtungen
zweckmäßigerweise
einen Zähler,
der die Anzahl von Malen zählen
kann, die der programmierbare Teiler innerhalb eines vorgegebenen
Zeitraums das Systemtakt signal durch einen speziellen Faktor geteilt
hat.
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Die
Schaltung ist besonders für
ein SDH-System nützlich,
wenn, wie in Anspruch 9 angegeben, das Systemtaktsignal eine Frequenz
von ungefähr
77,76 MHz aufweist. Wenn, wie in Anspruch 10 angegeben, das Taktsignal
von jeder der Phasenregelschleifen eine Frequenz von ungefähr 2,048 MHz
aufweist, ist das System für
2,048 MHz-Kanäle besonders
nützlich,
die hauptsächlich
in Europa verwendet werden, während,
wenn das Taktsignal der Phasenregelschleifen eine Frequenz von ungefähr 1,544
MHz aufweist, wie in Anspruch 11 angegeben, es für 1,544 Mbit/s-Kanäle besonders
nützlich
ist, die hauptsächlich
in Nordamerika verwendet werden.
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Die
Erfindung wird nun mit Bezug auf die Zeichnung unten ausführlicher
beschrieben.
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1 stellt
ein Beispiel für
einen bekannten Systemtaktgenerator dar,
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2 stellt
eine Ausführungsform
der Erfindung dar, bei der ein digitales Fehlersignal von einem Modul
zu einem zentralen numerisch gesteuerten Oszillator übertragen
wird, und
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3 stellt
eine Variante eines externen Moduls dar.
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1 stellt
ein Beispiel für
einen Systemtaktgenerator 1 in einem Netzwerkelement in
einem SDH-Netzwerk dar. Ein gesteuerter Oszillator 2 erzeugt
ein Taktsignal von 77,76 MHz, das dann als ein Systemtaktsignal
in dem betreffenden Netzwerkelement verwendet werden kann. Normalerweise
ist es erwünscht,
dieses Taktsignal mit einem externen Signal von 8 kHz phasenzurasten,
das der Rahmenfrequenz des SDH-Systems entspricht und das typischerweise
von einem von den ankommenden Datensignalen hergeleitet wird.
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Der
Selektor 3 ist angepasst, um eines von einer Mehrzahl von
8 kHz-Signalen auszuwählen,
die von verschiedenen Quellen kommen können. Eines von den Signalen
kann z. B. von SDH-Signalen hergeleitet sein, die von einem anderen
Netzwerkelement in dem SDH-Netzwerk empfangen werden, während andere
von plesiochronen Kanälen
von z. B. 2, 34 oder 140 Mbit/s hergeleitet sein können, die
zu dem Netzwerkelement zugeführt
werden, um in das SDH-System eingeführt zu werden. In allen Fällen werden
die hergeleiteten Signale zu einem Signal von 8 kHz geteilt. Es
kann folglich durch den Selektor 3 entschieden werden,
mit welchem Signal der Systemtaktgenerator zu rasten ist.
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Das
Ausgangssignal vom Oszillator 2 wird in der Teilerschaltung 4 zu
einem Signal von 8 kHz geteilt, und dann wird es zusammen mit dem
im Selektor 3 ausgewählten
8 kHz-Signal zu einem Phasendetektor 5 zugeführt. Der
Phasendetektor vergleicht die Phase der zwei Signale, und das Ergebnis
wird im Tiefpassfilter 6 tiefpassgefiltert, im Anschluss
woran es als ein Steuersignal für
den Oszillator 2 verwendet wird. Der Betriebsmodus dieser
Schaltung ist Stand der Technik und wird deshalb nicht ausführlicher
beschrieben.
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Im
Fall eines Rastens mit z. B. einem 2 Mbit/s-Kanal ist eine große Anzahl
von unterschiedlichen solcher Kanäle typischerweise in einem
Netzwerkelement vorhanden, und es ist wünschenswert, dass das Element
mit einem willkürlichen
von diesen Kanälen
rasten kann, und die Erfindung spricht diese Situation an.
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2 stellt
ein Beispiel einer Ausführungsform
der Erfindung dar. Der Systemtaktgenerator 1, der derselbe
wie in 1 ist, ist auf einem zentralen Modul 7 platziert,
während
es für
jeden 2 Mbit/s-Kanal ein externes Modul gibt, von dem die zwei Module 8 und 9 hier
dargestellt sind.
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Jedes
der externen Module enthält
eine Taktregenerationsschaltung, die aus einer digitalen Phasenregelschleife
mit einem Phasendetektor 10 und einem numerisch gesteuerten Oszillator
(NCO) 11 besteht. Diese Schaltung regeneriert ein Taktsignal
von 2 MHz von einem ankommenden Datensignal (z. B. EXT1) von 2 Mbit/s.
Diese numerischen Angaben sind approximativ, da in Wirklichkeit
ein Taktsignal von 2,048 MHz beteiligt ist. Der numerisch gesteuerte
Oszillator ist als ein programmierbarer Teiler konstruiert, der
das Systemtaktsignal von den 77,76 MHz teilt. Theoretisch sollte
das Teilungsverhältnis 77,76/2,048
= 37,97 sein, und der Teiler 11 ist deshalb angepasst,
um durch einen Faktor von 37, 38 oder 39 teilen zu können, abhängig von
einem Steuersignal, das die Werte {–1, 0, 1} annehmen kann. Der
Phasendetektor 10 ist deshalb angepasst, um einen von diesen
Werten auszusenden, abhängig
vom Phasenunterschied zwischen dem ankommenden Signal und dem regenerierten
Taktsignal, und das Steuersignal wird deshalb auch ein Fehlersignal
genannt.
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Gemäß dem Stand
der Technik würde
ein Rasten mit einem willkürlichen
von den vielen Kanälen
ein Zuführen
von jedem der regenerierten 2 MHz-Taktsignale zu dem zentralen Modul 7 erfordern,
wo eines von ihnen ausgewählt
und nach Teilung zu 8 kHz zu dem Systemtaktgenerator 1 zugeführt würde, wie
in 1 dargestellt. Jedoch erfordert es eine beträchtliche
Bandbreite, um die vielen 2 MHz-Signale zu übertragen, und außerdem würde beim
Schalten von einem Kanal zu einem anderen ein Phasensprung auftreten.
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Stattdessen
ist in der dargestellten Ausführungsform
der Erfindung ein numerisch gesteuerter Oszillator oder Teiler 12,
der den auf den externen Modulen platzierten Oszillatoren 11 ziemlich ähneln kann,
auf dem zentralen Modul 7 angeordnet, und dann wird bloß das Fehlersignal
von jedem externen Modul zu dem zentralen Teiler 12 übertragen.
Der zentrale Teiler 12 folgt folglich dem Teiler 11 auf
dem ausgewählten
Modul dicht, da sie exakt dasselbe Fehlersignal empfangen. Ein Selektor 13 verbindet das
ausgewählte
Fehlersignal mit dem Teiler 12.
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Beim
Schalten von einem Modul zu einem anderen empfängt der Teiler 12 bloß ein neues
Fehlersignal, wird aber ansonsten nicht beeinflusst, und folglich
tritt kein Phasensprung in dem Signal auf, das zu dem Systemtaktgenerator 1 zugeführt wird.
Dieses Signal wird in der Teilerschaltung 14 von 2 MHz zu
8 kHz geteilt, bevor es zu dem Systemtaktgenerator zugeführt wird,
wie oben für 1 beschrieben.
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Die
obige Beschreibung betrifft eine Situation, in der eine Mehrzahl
von 2 Mbit/s-Kanälen
in einem SDH-System eingeführt
werden. Dieselbe Schaltung kann auch verwendet werden, wenn z. B. 1,5
Mbit/s-Kanäle
beteiligt sind. In diesem Fall beträgt das regenerierte Taktsignal
1,544 MHz, und das Teilungsverhältnis
des programmierbaren Teilers sollte in der Theorie 77,76/1,544 =
50,36 sein. In diesem Fall ist der Teiler deshalb angeordnet, so
dass er durch einen Faktor von 50 oder 51 teilen kann, abhängig vom
Fehlersignal, das hier die Werte {0, 1} annehmen kann.
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3 stellt
eine Variante des externen Moduls 8 dar. Statt dass laufend
das Fehlersignal zum zentralen Modul 7 übertragen wird, wie in 2,
werden hier die Werte in einem Akkumulator 15 akkumuliert.
Der Akkumulator kann z. B. ein 8-Bit-Zähler sein,
der die Anzahl von Malen zählt,
die der programmierbare Zähler 11 bis 37 oder 39 (für 2 Mbit/s) oder
50 (für
1,5 Mbit/s) in einem speziellen Zeitraum gezählt hat. In diesem Beispiel
wird die Zählung,
die auch als Synchronisationspointer (SP) bezeichnet wird, einmal
für jeden
SDH-Rahmen zum zentralen Modul 7 übertragen,
und der Zähler 15 wird
deshalb durch ein 8 kHz-Signal gesteuert, das den SP überträgt und dann
den Zähler
rücksetzt.
Hierdurch wird zusätzliche
Bandbreite gespart, da es bloß notwendig
ist, ein Byte (SP) für
jede Rahmenperiode zu übertragen.
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Im
2 Mbit/s-Fall wird die Zählung
(SP) des Zählers 15 um
1 (d. h. SP = SP + 1) erhöht,
wenn der Teiler 11 durch 37 teilt. Sie wird unverändert gelassen (d.
h. SP = SP + 0), wenn der Teiler 11 durch 38 teilt, und
sie wird um eine 1 verringert (d. h. SP = SP – 1), wenn der Teiler 11 durch
39 teilt. Da sich das theoretische Teilungsverhältnis 37,97 nahe
bei 38 befindet, teilt der Teiler 11 in der überwältigenden
Mehrzahl der Fälle
durch 38, und die Zählung
nimmt deshalb einen Wert so niedrig wie 8 für eine Periode bei nominalen Frequenzen
an, und wenn die Frequenzen variieren, ist sie im Bereich 0–16. In
diesem Fall ist folglich ein 4-Bit-Zähler ausreichend.
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Im
Fall eines 1,5 Mbit/s-Kanals wird die Zählung (SP) des Zählers 15
um 1 (d. h. SP = SP + 1) erhöht,
wenn der Teiler 11 durch 50 teilt, und sie wird unverändert gelassen
(d. h. SP = SP + 0), wenn der Teiler 11 durch 51 teilt.
Hier nimmt die Zählung
den Wert 123 für
eine Periode bei nominalen Frequenzen an, und es muss ein Zähler von
7 oder 8 Bits verwendet werden.
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Auf
dem zentralen Modul 7 wird der SP-Wert von dem ausgewählten Modul
zu dem Teiler 12 zugeführt,
der in der anschließenden
Periode sein Teilungsverhältnis
an den gerade empfangenen SP-Wert anpasst.
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Obwohl
eine bevorzugte Ausführungsform der
vorliegenden Erfindung beschrieben und dargestellt worden ist, ist
die Erfindung nicht darauf beschränkt, sondern kann auch auf
andere Weisen im Bereich des Gegenstands, der in den angefügten Ansprüchen definiert
ist, verwirklicht werden.