-
Die
Erfindung betrifft ein Verfahren zur Erzeugung eines zentralen Taktsignals,
das mit einem ausgewählten
einer Mehrzahl von externen Taktsignalen periodisch gerastet werden
kann. Jedes der externen Taktsignale wird in phasengerasteter Beziehung
mit einem externen Bezugssignal durch eine digitale Phasenregelschleife
erzeugt, die einen numerisch gesteuerten Oszillator umfasst, der
das Taktsignal der Schleife durch Teilung eines allen Schleifen zugeführten gemeinsamen
Systemtaktsignals durch einen Faktor erzeugt, der durch ein digitales
Fehlersignal bestimmt ist, das einen Phasenunterschied zwischen
dem Taktsignal der Schleife und dem externen Bezugssignal der Schleife
anzeigt.
-
Die
Erfindung betrifft auch eine entsprechende Schaltung.
-
Synchrone
Telekommunikationssysteme, wie beispielsweise ein SDH-Netzwerk (synchrone
Digitalhierarchie), bestehen aus einer großen Anzahl von Netzwerkelementen,
die jeweils einen Systemtaktgenerator umfassen, der ein internes
Taktsignal erzeugt, um das Netzwerkelement zu steuern. Ein SDH-Netzwerkelement
kann z. B. einen internen Systemtaktgenerator von 77,76 MHz aufweisen.
Dieser ist typischerweise mit einem 8 kHz-Signal phasengerastet,
das von den empfangenen Daten hergeleitet ist, wobei die 8 kHz der
Rahmenfrequenz der übertragenen
Kommunikationssignale entsprechen. Z. B. ist es möglich, mit
Daten, die von einem anderen Netzwerkelement empfangen werden, oder
mit einem von den Signalen niedrigerer Ordnung, z. B. einem PDH-Signal,
zu rasten, die das Netzwerkelement mit der Absicht empfängt, diese
in die SDH-Struktur einzuführen.
Folglich weist jedes Netzwerkelement seinen eigenen Systemtaktgenerator auf,
typischerweise eine Phasenregelschleife (PLL).
-
Die
einzelnen Netzwerkelemente, die z. B. Multiplexer oder Add/Drop-Multiplexer
sein können, dienen
häufig
dazu, eine große
Anzahl von plesiochronen Kanälen,
z. B. 2 Mbit/s-Kanäle,
in dem SDH-System zu multiplexen. Im Prinzip weist jeder von diesen
2 Mbit/s-Kanälen
seinen eigenen Takt auf, der unabhängig von den anderen Kanälen und
von dem SDH-System ist. Obwohl die Taktfrequenz von jedem Kanal
dicht bei den anderen ist, da alle von ihnen als Vielfache von 8
kHz, aber nicht notwendigerweise derselben 8 kHz-Quelle, erzeugt
werden, kann ihre gegenseitige Phase frei variieren.
-
Die
GB 2 257 603 stellt ein Beispiel für ein SDH-System dar, in dem
ein SDH-Netzwerkelement, das eine Desynchronisiereinrichtung umfasst,
mit einem 2 Mbit-Zeitgebungstakt synchronisiert werden kann.
-
In
einem solchen Netzwerkelement ist es wünschenswert, ein zentrales
Taktsignal zu besitzen, das mit einem willkürlichen von den plesiochronen Kanälen phasengerastet
ist, mit denen es verbunden ist. Die Erfindung betrifft ein solches
Rasten, kann aber auch in anderen Anwendungen verwendet werden,
in denen es einen Bedarf an einem zentralen Taktsignal gibt, das
mit einem willkürlichen
einer Mehrzahl von Taktsignalen phasengerastet ist.
-
Typischerweise
wird jeder Eingangssteueranschluss oder -modul, das einen plesiochronen
Kanal empfängt,
mit einer Phasenregelschleife versehen, die ein dazu entsprechendes
Taktsignal auf der Grundlage der empfangenen Daten erzeugt. Es ist bekannt,
jedes von diesen Taktsignalen zu einer zentralen Takteinheit zu übertragen,
die dann ein willkürliches
von diesen Taktsignalen als das zentrale Taktsignal auswählen kann.
Jedoch braucht man eine große
Brandbreite, um die vielen Taktsignale von den einzelnen Modulen
zu der zentralen Takteinheit zu übertragen,
und außerdem
bedeutet es, dass ein Phasensprung typischerweise in dem zentralen
Taktsignal auftritt, wenn die zentrale Takteinheit von einem Taktsignal
zu einem anderen schaltet. Ein solcher Phasensprung kann bewirken,
dass das Netzwerk die Synchronisation verliert, und ist deshalb
unerwünscht.
-
Demgemäß ist ein
Ziel der Erfindung, ein Verfahren des Typs bereitzustellen, das
im einführenden
Abschnitt angegeben ist, das eine kleinere Bandbreite zwischen den
einzelnen Modulen und der zentralen Takteinheit erfordert und das
ein Schalten von einem Modul zu einem anderen ohne einen Phasensprung
in dem zentralen Taktsignal ermöglicht.
-
Dies
wird gemäß der Erfindung
dadurch erreicht, dass das digitale Fehlersignal von der ausgewählten Phasenregelschleife
zu einem zentralen numerisch gesteuerten Oszillator übertragen
wird, der das zentrale Taktsignal durch Teilung des gemeinsamen
Systemtaktsignals durch einen Faktor erzeugt, der durch das übertragene
digitale Signal bestimmt wird.
-
Wenn
bloß das
digitale Fehlersignal übertragen
wird, wird ein beträchtliches
Sparen an Bandbreite erzielt, da dieses mit einer viel kleineren
Frequenz variiert als das Taktsignal selbst. Weiter dient der zentrale
numerisch gesteuerte Oszillator als ein Slave des entsprechenden
Oszillators in der ausgewählten
Schleife, und wenn zu einer anderen Schleife geschaltet wird, empfängt er bloß stattdessen
das Fehlersignal von der neuen Schleife, so dass kein Phasensprung
in seinem Ausgangssignal auftritt, das das zentrale Taktsignal bildet.
-
Ein
weiteres Sparen an Bandbreite kann erzielt werden, wenn, wie in
Anspruch 2 angegeben, das digitale Fehlersignal von der ausgewählten Schleife über einen
Zeitraum integriert wird, bevor es zum zentralen numerisch gesteuerten
Oszillator übertragen
wird.
-
Wie
erwähnt,
betrifft die Erfindung außerdem eine
Schaltung zur Erzeugung eines zentralen Taktsignals des angegebenen Typs.
Wenn die Schaltung einen zentralen numerisch gesteuerten Oszillator umfasst
und angepasst ist, um das digitale Fehlersignal von der ausgewählten Phasenregelschleife
zum zentralen numerisch gesteuerten Oszillator zu übertragen,
während
der numerisch gesteuerte Oszillator angepasst ist, um das zentrale
Taktsignal durch Teilung des gemeinsamen Systemtaktsignals durch
einen Faktor zu erzeugen, der durch das übertragene digitale Fehlersignal
bestimmt ist, dann wird, wie oben erwähnt, ein Sparen an Bandbreite
erzielt, und es tritt kein Phasensprung bei Schalten zu einer anderen
Schleife auf.
-
Wie
in Anspruch 4 angegeben, kann ein weiteres Sparen an Bandbreite
erzielt werden, dadurch dass jede der Phasenregelschleifen außerdem eine Einrichtung
zur Integration des digitalen Fehlersignals der Schleife über einen
Zeitraum umfasst, bevor es zum zentralen numerisch gesteuerten Oszillator übertragen
wird. Wie in Anspruch 5 angegeben, können diese Einrichtungen zweckmäßigerweise
einen Zähler
umfassen, der die Anzahl von Malen zählen kann, die der numerisch
gesteuerte Oszillator das Systemtaktsignal in einem vorgegebenen
Zeitraum durch einen speziellen Faktor geteilt hat. Dann genügt es, die
Zählung
einmal für
jede Periode zu übertragen.
-
Die
Schaltung ist für
ein SDH-System besonders nützlich,
wenn, wie in Anspruch 6 angegeben, das gemeinsame Systemtaktsignal
eine Frequenz von ungefähr
77,76 MHz aufweist. Wenn, wie in Anspruch 7 angegeben, das Taktsignal
von jeder der Phasenregelschleifen eine Frequenz von ungefähr 2,048
MHz aufweist, ist das System für
2,048 Mbit/s-Kanäle
besonders nützlich,
die hauptsächlich in
Europa verwendet werden, während,
wenn das Taktsignal der Phasenregelschleife eine Frequenz von ungefähr 1,544
MHz aufweist, wie in Anspruch 8 angegeben, es für 1,544 Mbit/s-Kanäle besonders nützlich ist,
die hauptsächlich
in Nordamerika verwendet werden.
-
Die
Erfindung wird nun mit Bezug auf die Zeichnung unten ausführlicher
beschrieben.
-
1 stellt
eine Ausführungsform
der Erfindung dar, bei der ein digitales Fehlersignal von einem Modul
zu einem zentralen numerisch gesteuerten Oszillator übertragen
wird, und
-
2 stellt
eine Variante eines externen Moduls dar.
-
1 stellt
ein Beispiel für
eine Ausführungsform
der Erfindung dar. In dem dargestellten Beispiel wird die Erfindung
in einem Netzwerkelement in einem SDH-Netzwerk angewandt, in dem eine
Mehrzahl von 2 Mbit/s-Kanälen
in das SDH-System
einzuführen
sind. Ein Systemtaktgenerator 1, der ein Taktsignal von
77,76 MHz erzeugt, ist auf einem zentralen Modul 2 platziert,
während
es für
jeden von 2 Mbit/s-Kanälen
ein externes Modul gibt, von denen die zwei Module 3 und 4 hier
dargestellt sind.
-
Jedes
der externen Module enthält
eine Taktregenerationsschaltung, die aus einer digitalen Phasenregelschleife
mit einem Phasendetektor 5 und einem numerisch gesteuerten
Oszillator (NCO) 6 besteht. Diese Schaltung regeneriert
ein Taktsignal von 2,048 MHz von einem ankommenden Datensignal (z.
B. EXT1) von 2 Mbit/s. Der numerisch gesteuerte Oszillator ist als
ein programmierbarer Teiler konstruiert, der das Systemtaktsignal
von den 77,76 MHz teilt. Theoretisch sollte das Teilungsverhältnis 77,76/2,048
= 37,97 sein, und der Teiler 6 ist deshalb angepasst, um
durch einen Faktor 37, 38 oder 39 teilen zu können, abhängig von einem Steuersignal, das
die Werte {–1,
0, 1} annehmen kann. Der Phasendetektor 5 ist deshalb angepasst,
um einen von diesen Werten auszusenden, abhängig vom Phasenunterschied
zwischen dem ankommenden Signal und dem regenerierten Taktsignal,
und das Steuersignal wird deshalb auch ein Fehlersignal genannt.
-
Gemäß dem Stand
der Technik würde
eine Erzeugung eines zen tralen Taktsignals von 2,048 MHz, das mit
einem willkürlichen
von den vielen Kanälen
phasengerastet ist, ein Zuführen
von jedem der regenerierten 2,048 MHz-Taktsignale zu dem zentralen
Modul 2 erfordern, wo eines von ihnen als das momentane
zentrale Taktsignal ausgewählt
werden würde.
Jedoch erfordert es eine beträchtliche
Brandbreite, um die vielen 2 MHz-Signale zu übertragen, und außerdem würde beim
Schalten von einem Kanal zu einem anderen ein Phasensprung in dem
zentralen Taktsignal auftreten.
-
Stattdessen
ist in der dargestellten Ausführungsform
der Erfindung ein numerisch gesteuerter Oszillator oder Teiler 7,
der den auf den externen Moduln platzierten Oszillatoren 6 ziemlich ähneln kann, auf
dem zentralen Modul 2 angeordnet, und dann wird bloß das Fehlersignal
von jedem externen Modul zum zentralen Teiler 7 übertragen.
Der zentrale Teiler 7 folgt folglich dem Teiler 6 auf
dem ausgewählten Modul
dicht, da sie exakt dasselbe Fehlersignal empfangen. Dies bedeutet,
dass die zwei Teiler oder Oszillatoren exakt dieselbe Frequenz aufweisen,
aber nicht notwendigerweise dieselbe Phase. Ein Selektor 8 verbindet
das ausgewählte
Fehlersignal mit dem Teiler 7.
-
Beim
Schalten von einem Modul zu einem anderen empfängt der Teiler 7 bloß ein neues
Fehlersignal, wird aber ansonsten nicht beeinflusst, und folglich
tritt kein Phasensprung im zentralen Taktsignal auf.
-
Die
obige Beschreibung betrifft eine Situation, bei der eine Mehrzahl
von 2 Mbit/s-Kanälen
in einem SDH-System eingeführt
wird. Dieselbe Schaltung kann auch verwendet werden, wenn z. B.
1,5 Mbit/s-Kanäle
beteiligt sind. In diesem Fall beträgt das regenerierte Taktsignal
1,544 MHz, und das Teilungsverhältnis
des programmierbaren Teilers sollte deshalb in der Theorie 77,76/1,544
= 50,36 sein. In diesem Fall ist der Teiler deshalb angeordnet,
so dass er durch einen Faktor von 50 oder 51 teilen kann, abhängig vom
Fehlersignal, das hier die Werte {0, 1} annehmen kann.
-
2 stellt
eine Variante des externen Moduls 3 dar. Statt dass laufend
das Fehlersignal zum zentralen Modul 2 übertragen wird, wie in 1,
werden hier die Werte in einem Akkumulator 9 akkumuliert.
Der Akkumulator kann z. B. ein 8-Bit-Zähler sein, der die Anzahl von
Malen zählt,
die der programmierbare Zähler 6 bis
37 oder 39 (für
2 Mbit/s) oder 50 (für
1,5 Mbit/s) in einem speziellen Zeitraum gezählt hat. In dem Beispiel wird
die Zählung,
die auch als Synchronisationspointer (SP) bezeichnet wird, einmal
für jeden
SDH-Rahmen zum zentralen Modul 2 übertragen,
und der Zähler 9 wird
deshalb durch ein 8 kHz-Signal gesteuert, das den SP überträgt und dann
den Zähler
rücksetzt.
Hierdurch wird zusätzliche
Bandbreite gespart, da es bloß notwendig
ist, ein Byte (SP) für
jede Rahmenperiode zu übertragen.
-
Im
2 Mbit/s-Fall wird die Zählung
(SP) des Zählers 9 um
1 (d. h. SP = SP + 1) erhöht,
wenn der Teiler 6 durch 37 teilt. Sie wird unverändert gelassen (d.
h. SP = SP + 0), wenn der Teiler 6 durch 38 teilt, und
sie wird um eine 1 verringert (d. h. SP = SP – 1), wenn der Teiler 6 durch
39 teilt. Da sich das theoretische Teilungsverhältnis 37,97 nahe bei 38 befindet, teilt
der Teiler 6 in der überwältigenden
Mehrzahl der Fälle
durch 38, und die Zählung
nimmt deshalb einen Wert so niedrig wie 8 für eine Periode bei nominalen Frequenzen
an, und wenn die Frequenzen variieren, ist sie im Bereich 0–16. In
diesem Fall ist folglich ein 4-Bit-Zähler ausreichend.
-
Im
Fall eines 1,5 Mbit/s-Kanals wird die Zählung (SP) des Zählers 9 um
1 (d. h. SP = SP + 1) erhöht,
wenn der Teiler 6 durch 50 teilt, und sie wird unverändert gelassen
(d. h. SP = SP + 0), wenn der Teiler 6 durch 51 teilt.
Hier nimmt die Zählung
den Wert 123 für
eine Periode bei nominalen Frequenzen an, und es muss ein Zähler von
7 oder 8 Bits verwendet werden.
-
Auf
dem zentralen Modul 2 wird der SP-Wert von dem ausgewählten Modul
zu dem Teiler 7 zugeführt,
der in der anschließenden
Periode sein Teilungsverhältnis
an den gerade empfangenen SP-Wert anpasst.
-
Obwohl
eine bevorzugte Ausführungsform der
vorliegenden Erfindung beschrieben und dargestellt worden ist, ist
die Erfindung nicht darauf beschränkt, sondern kann auch auf
andere Weisen im Bereich des Gegenstands, der in den angefügten Ansprüchen definiert
ist, verwirklicht werden.