DE69715588T2

DE69715588T2 - Schnittstellenvorrichtung zur Ersetzung von M Sätzen von Bits aus N Sätzen von Bits, mit Steuereinrichtung und logischer Zelle

Info

Publication number: DE69715588T2
Application number: DE69715588T
Authority: DE
Inventors: Hoogenbemt Stefaan Margrie Van
Original assignee: Alcatel SA
Current assignee: Alcatel Lucent SAS
Priority date: 1997-02-28
Filing date: 1997-02-28
Publication date: 2003-01-23
Anticipated expiration: 2017-03-01
Also published as: US6111899A; DE69715588D1; CN1192595A; JPH10294746A; KR19980071812A; EP0862117B1; TW400499B; EP0862117A1; CN1142703C; ATE224559T1; JP3877250B2; CA2228053A1; AU5542898A

Description

Die vorliegende Erfindung bezieht sich auf eine Schnittstellenvorrichtung, wie sie in dem nicht kennzeichnenden Teil von Anspruch 1 festgelegt ist. Eine derartige Schnittstellenvorrichtung ist beispielsweise aus der europäischen Patentanmeldung mit der Veröffentlichungsnummer 0 600 683 A2 mit dem Titel "Packet Network Interface" bereits in der Technik bekannt.
Darin wird eine Schnittstellenvorrichtung einschließlich einer Modifikationsschaltung festgelegt, die angepasst ist, um ein Ersetzen ausgewählter Bits innerhalb ATM-Headers zu erreichen. Welche der Bits, die innerhalb des alten Header zu ersetzen sind, werden durch die Modifikationsmaske angegeben, wodurch die Bits, die als Ersatzbits dienen, von einem Speicher kommen und als "Ersatz-Header" bezeichnet werden.
Die in der EP 0 600 683 beschriebene Modifikationsschaltungsanordnung ist in Fig. 4 dieser Patentanmeldung gezeigt und stützt sich für ihren Betrieb auf die von einem Direktzugriffsspeicher (RAM = random access memory) bereitgestellten Daten, der selber von einem inhaltsadressierbaren Speicher (CAM = content addressable memory) adressiert wurde. Die Einzelheiten der Modifikationsschaltung, die beschreiben, wie die Bits ersetzt werden, wurden jedoch in dieser Patentanmeldung nicht offenbart.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Schnittstellenvorrichtung der obigen bekannten Art bereitzustellen, die in der Hardware nicht komplex ist.
Gemäß der Erfindung wird diese Aufgabe durch die Schnittstellenvorrichtung von Anspruch 1 verwirklicht.
In der Tat wird, wenn das Selektormittel nur durch eine Bank von Multiplexern und eine Steuereinheit verwirklicht wird, die Hardware-Komplexität bedeutend verringert. Da die Chip- Oberfläche, die erforderlich ist, um einen Multiplexer zu implementieren, exponentiell mit der Anzahl von Eingängen und der Anzahl von Ausgängen desselben wächst, ist ein Selektor mit einer Bank von Multiplexern, die jeweils höchstens M Eingänge und einen Ausgang aufweisen, außerdem in der Hardware weniger komplex als ein Selektor, der aus nur einem Multiplexer mit M Eingängen und N Ausgängen aufgebaut ist. Wie es später ersichtlich wird, kann die Steuereinheit, die die Steuersignale für die Bank von Multiplexern erzeugt, mit niedrigen Hardware-Anforderungen verwirklicht werden.
Es sei bemerkt, dass der Begriff "umfasst", der in den Ansprüchen verwendet wird, nicht als auf die danach angeführten Mittel begrenzend zu interpretieren ist. Somit sollte der Umfang des Ausdrucks "eine Vorrichtung umfasst Mittel A und B" nicht auf Vorrichtungen begrenzt sein, die nur aus den Komponenten A und B aufgebaut sind. Es bedeutet, dass mit Bezug auf die vorliegende Erfindung A und B die einzigen relevanten Komponenten der Vorrichtung sind.
Ebenso sei bemerkt, dass der Begriff "gekoppelt", der ebenfalls in den Ansprüchen verwendet wird, nicht als nur auf direkte Verbindungen begrenzt interpretiert werden sollte.
Somit sollte der Umfang des Ausdrucks "eine Vorrichtung A gekoppelt mit einer Vorrichtung B" nicht auf Vorrichtungen und Systeme begrenzt sein, bei denen ein Ausgang der Vorrichtung A direkt mit einem Eingang der Vorrichtung B verbunden ist. Es bedeutet, dass ein Pfad zwischen einem Ausgang von A und einem Eingang von B existiert, der ein Pfad sein kann, der andere Vorrichtungen oder Mittel aufweist.
Ein weiteres Merkmal der vorliegenden Erfindung ist in Anspruch 1 festgelegt.
Auf diese Weise kann die Reihenfolge der ankommenden Sätze von Bits in der Sequenz von ausgehenden Sätzen von Bits respektiert werden. Durch Anlegen der ankommenden Sätze von Bits an die Multiplexer, wie es in Anspruch 1 festgelegt ist, können die abgehenden Sätze von Bits durch ankommende Sätze von Bits ersetzt werden, so dass nachfolgende ankommende Sätze von Bits die Reihenfolge nicht ändern, wenn sie durch die Schnittstellenvorrichtung laufen und somit nachfolgende abgehende Sätze von Bits werden, die schließlich durch einige abgehende Sätze von Bits verschachtelt werden, die nicht durch ankommende Sätze von Bits ersetzt wurden.
Ferner ist ein vorteilhaftes Merkmal der Erfindung in Anspruch 1 festgelegt.
In der Tat wird durch Aufbauen der Steuereinheit als eine Matrix identischer logischer Zellen die Hardware-Komplexität sogar weiter verringert, da die Steuereinheit dann durch Wiederholen einer einfachen logischen Zellenstruktur verwirklicht wird.
Eine besondere Ausführungsform der Schnittstellenvorrichtung gemäß der vorliegenden Erfindung, bei der die Steuereinheit aus einer Matrix logischer Zellen aufgebaut ist, ist im Anspruch 4 festgelegt.
Mit Bezug auf die folgende Beschreibung einer Ausführungsform in Verbindung mit den beigefügten Zeichnungen werden die oben erwähnten und weitere Aufgaben und Merkmale der Erfindung offensichtlicher und die Erfindung selbst am besten verstanden werden.
Fig. 1 stellt eine Blockschema einer Ausführungsform der Schnittstellenvorrichtung INT gemäß der vorliegenden Erfindung dar;
Fig. 2 stellt ein Schema einer Ausführungsform der logischen Zelle Ci,j gemäß der vorliegenden Erfindung dar;
Fig. 3 ist ein digitales Zustandsdiagramm, das den Wert eines ersten abgebenden Signals CS der in Fig. 2 gezeigten logischen Zelle Ci,j als Funktion der Eingangssignale CB, ENIJ und DISI darstellt; und
Fig. 4 ist ein digitales Zustandsdiagramm, das den Wert eines zweiten abgehenden Signals DISI+1 der in Fig. 2 gezeigten logischen Zelle Ci,j als Funktion der Eingangssignale CB, ENIJ und DISI darstellt.
Die Schnittstellenvorrichtung INT von Fig. 1 führt einen ATM(Asynchronous Transfer Mode)-Zellen-Header-Erweiterung genannten Verarbeitungsschritt durch. Für einige Anwendungen wird der 32-Bit lange ATM-Zellen-Header (ATM-Header ohne die redundante Fehlerkorrektur-Information) auf eine kürzere Sequenz von Bits verringert. Um beispielsweise einen RAM (Direktzugriffsspeicher) zu adressieren, wird empfohlen, kurze Adressen zu verwenden, da kurze Adressen einen schnellen Zugriff auf Speicherzellen des RAM ermöglichen. Eine Schnittstellenvorrichtung, die den ATM-Zellen-Header auf eine Adresse mit der Länge von 16 Bits verringert, wird in der europäischen Patentanmeldung, Veröffentlichungsnummer EP 0 862 348 A1 mit den gleichen Einreichungsdatum von dem gleichen Anmelder mit dem Titel "Interfacing Device to Extract M Sets of Bits out of N Sets of Bits, Control Unit and Logical Cell" beschrieben. Die 16-Bit lange Sequenz dient als eine Adresse für den gerade erwähnten RAM, der bei der Eingabe einer ankommenden 16-Bit Adresse eine abgehende 16- Bit Adresse erzeugt. Diese abgehende Adresse muss die 16 Bit in dem ursprünglichen ATM-Zellen-Header ersetzen, die von der gerade erwähnten gleichzeitig anhängigen Anmeldung extrahiert wurden. Eine Ausführungsform der Schnittstellenvorrichtung gemäß der vorliegenden Erfindung, die diesen Austausch durchführt, ist in Fig. 1 gezeigt. Die folgenden Absätze sind einer ausführliche Beschreibung der Arbeitsweise der Schnittstellenvorrichtung INT gewidmet, die die 16-Bit lange Sequenz an dem Ausgang des RAM, die an ihren Eingang angelegt wird, in einen 32-Bit langen ATM-Zellen-Header erweitert, wobei die Reihenfolge der Bits nicht von der Reihenfolge der Bits in der 16-Bit langen Sequenz geändert wird.
Die Schnittstellenvorrichtung INT ist zwischen einem Eingangskanal IC und einem Ausgangskanal OC gekoppelt. Diese Kanäle IC und OC können parallele oder serielle Busse sein. Die Schnittstellenvorrichtung INT ist mit einem Register R, einem Selektor SEL und einem Ausgangsregister OD ausgestattet. In dem Register R sind N Speicherzellen S1, S2, ..., SN, die jeweils die Kapazität aufweisen, 4 Bits zu speichern, N Ausgangsanschlüssen zugeordnet. Die N Ausgangsanschlüsse bilden eine parallelen Ausgangsport für das Register R. In dem Eingangsregister IR sind M Speicherzellen IS1, IS2, ..., ISM, die jeweils die Kapazität aufweisen, 4 Bits zu speichern, jeweils M Ausgangsanschlüssen zugeordnet. Die M Ausgangsanschlüsse bilden einen parallelen Ausgangsport für das Eingangsregister IR. Andererseits ist der Selektor SEL mit einem Steuerregister CR und einer Matrix von logischen Zellen C1,1, C2,1, C2,2, C3,1, ..., CN,M ausgestattet, die eine Steuereinheit CTRL für eine Multiplexer-Bank MUX bilden, die ebenfalls in dem Selektor SEL aufgenommen ist. Die Multiplexerbank MUX enthält N Multiplexer MUX1, MUX2, ..., MUXN mit jeweils einem Ausgangsanschluss. Die Multiplexerbank ist außerdem mit einem parallelen M-breiten Eingangsport, einem parallelen N-breiten Eingangsport und einem parallelen N-breiten Ausgangsport ausgestattet. Die letzte Komponente der Schnittstellenvorrichtung INT, das Ausgangsregister OR, weist N Speicherzellen OS1, OS2, ..., OSN auf, die ähnlich den Speicherzellen des Eingangsregisters IR die Kapazität aufweisen, 4 Bits zu speichern. Jede Speicherzelle des Ausgangsregisters OR ist einem Eingangsanschluss des Ausgangsregisters OR zugeordnet, und diese Eingangsabschlüsse bilden einen parallelen Eingangsport für das Ausgangsregister OR.
Der Eingangskanal IC ist in der Schnittstellenvorrichtung INT mit einem Eingangsanschluss des Eingangsregisters IR verbunden, und der Ausgangskanal OC ist mit einem Ausgangsanschluss des Ausgangsregisters OR verbunden. Ein Kanal C ist mit einem Eingangsanschluss des Registers R gekoppelt. Dieser Kanal C ist ein externer Kanal, d. h. ein serieller oder paralleler Bus, der in die Schnittstellenvorrichtung INT eintritt. Der parallele Ausgangsport des Registers R ist mit dem parallelen N-breiten Eingangsport der Multiplexerbank MUX gekoppelt, der parallele Ausgangsport des Eingangsregisters IR ist mit dem parallelen M-breiten Eingangsport der Multiplexerbank MUX gekoppelt, und der parallele Ausgangsport dieser Multiplexerbank MUX ist mit dem parallelen Eingangsport des Ausgangsregisters OR gekoppelt. Die Ausgänge der logischen Zellen in ein und derselben Spalte der Matrix bilden einen Ausgangsanschluss der Steuereinheit CTRL, und jeder Ausgangsanschluss der Steuereinheit CTRL ist mit einem entsprechenden Steuereingang eines entsprechenden Multiplexers in der Multiplexerbank MUX verknüpft. In der Steuereinheit CTRL ist ein Steuerkanal CC mit einem Eingang des Steuerregisters CR gekoppelt, der N Speicherstellen CB1, CB2, ..., CBN aufweist, die jeweils die Kapazität aufweisen, ein Bit zu speichern, und die jeweils einem Ausgangsanschluss des Steuerregisters CR zugeordnet sind. Der Steuerkanal CC ist ein externer Kanal, d. h. ein serieller oder paralleler Bus, der in die Schnittstellenvorrichtung INT eintritt. Jede logische Zelle der Matrix ist mit drei Eingängen und zwei Ausgängen ausgestattet. Ein erster Eingang einer logischen Zelle Ci,j in der Spalte i und der Reihe j der Matrix ist mit dem Ausgangsanschluss des Steuerregisters CR verbunden, der der Speicherstelle C1 zugeordnet ist. Ein zweiter Eingangsanschluss der logischen Zelle Ci,j ist zwischen einem zweiten Ausgangsanschluss der vorhergehenden logischen Zelle Ci-1,j in der gleichen Reihe mit Ausnahme der ersten logischen Zelle in jeder Reihe verbunden, deren zweiter Eingangsanschluss immer Low gehalten wird. Ein dritter Eingangsanschluss in die logische Zelle Ci,j ist zwischen dem zweiten Ausgangsanschluss der logischen Zelle Ci-1,j-1 in der vorhergehenden Reihe und der vorhergehenden Spalte mit Ausnahme der ersten logischen Zelle Ci,1 in jeder Spalte verbunden, deren dritter Eingangsanschluss immer High gehalten wird. Die ersten Ausgangsanschlüsse aller logischen Zellen in einer einzigen Spalte sind miteinander verbunden und bilden, wie es bereits beschrieben ist, einen einzigen Ausgangsanschluss für die Steuereinheit CTRL. Die zweiten Ausgangsanschlüsse der logischen Zellen in der Matrix sind mit zweiten und dritten Eingangsanschlüssen der logischen Zellen in nachfolgenden Spalten und Reihen auf eine Weise gekoppelt, die bereits in diesem Absatz beschrieben würde.
In der Multiplexerbank MUX ist der Anschluss 1 des parallelen N-breiten Eingangsports mit einem Eingang des Multiplexers MUX1 verbunden, der Anschluss 22 des parallelen N-breiten Eingangsports ist mit einem Eingang des Multiplexers MUX2 verbunden, usw. Neben diesen Anschlüssen ist jeder Multiplexer MUX1, MUX2, ... MUXN mit höchstens M Anschlüssen ausgestattet, die zwischen den Anschlüssen des parallelen M- breiten Eingangsports der Multiplexerbank MUX verbunden sind. Der Anschluss 1 dieses parallelen M-breiten Eingangsports ist mit einem Eingangsanschluss der Multiplexer MUX1 bis MUXN-M+1 verbunden, der Anschluss 2 des parallelen M-breiten Eingangsports ist mit einem Eingangsanschluss der Multiplexer MUX2 bis MUXN-M+2 verbunden, usw. Dies bedeutet, dass man eine Multiplexerbank MUX benötigt, bei der jeder Multiplexer MUX1 die folgende Anzahl von Eingängen aufweist, die mit dem parallelen M-breiten Eingangsport der MUX verbunden sind:
für i = 1 bis M: i Eingangsanschlüsse;
für i = M+1 bis N-M: M Eingangsanschlüsse; und
für i = N-M+1 bis N: N-i+1 Eingangsanschlüsse.
Hier ist die ganzzahlige Indexzahl des Multiplexers MUXi in der Multiplexerbank MUX.
Es sei ferner bemerkt, dass in Fig. 1 N gleich 8 und M gleich 4 ist, so dass die Schnittstellenvorrichtung INT imstande ist, 4 · 4 Bits in einer Sequenz von 8 · 4 Bits zu ersetzen, oder mit anderen Worten imstande ist, die ATM- Zellen-Header-Länge von 32 auf 16 Bits zu erweitern. In den folgenden Absätzen, die die Arbeitsweise der Schnittstellenvorrichtung INT beschreiben, wird ein Satz von 4 aufeinanderfolgenden Bits ein "Nibble (4-Bit-Einheit)" genannt. Die Schnittstellenvorrichtung INT ersetzt somit 4 von 8 Nibbles in einem ATM-Zellen-Header.
Über den Kanal C wird ein ATM-Zellen-Header mit 8 Nibbles an das Register R angelegt, um in die 8 Speicherzellen S1, S2, ..., SN gespeichert zu werden. Vier der 8 Nibbles in diesem ATM-Zellen-Header müssen durch Nibbles ersetzt werden, die an die Schnittstellenvorrichtung INT über den Eingangskanal IC angelegt werden. Diese Nibbles werden vorübergehend in den Speicherzellen IS1, IS2, ..., ISM ebenfalls in der Reihenfolge, mit der sie ankommen, gespeichert. Diese ankommenden Nibbles füllen die Speicherzellen S1, S2, ..., SN in der Reihenfolge, mit der sie an dem Register R ankommen. Gleichzeitig mit der Ankunft des ATM-Zellen-Headers bei R tritt eine Sequenz von 8 Steuerbits in das Register CR über den Steuerkanal CC ein, und die 8 Steuerbits werden in den Speicherzellen CB1, CB2, ..., bzw. CBN gespeichert. Die 8 Steuerbits geben an, welche Nibbles der 8 ATM-Zellen-Header- Nibbles durch ankommende Nibbles IS1, IS2, ..., ISM in dem Eingangskanal IC ersetzt werden müssen. Wenn beispielsweise das Steuerbit C2 High ist, ist das zweite Nibble des ATM- Zellen-Headers, d. h. das in der Stelle S2 von R gespeicherte Nibble, zu ersetzen. Offensichtlich impliziert dies, dass 4 Steuerbits der 8 ankommenden Steuerbits CB1, CB2, ..., CBN einen High-Wert aufweisen und 4 von ihnen einen Low-Wert aufweisen. Die Nibbles, die an den Ausgangskanal OC zu leiten sind, d. h. entweder die in R gespeicherten ATM-Zellen-Header- Nibbles oder die in IR gespeicherten Ersatz-Nibbles laufen über einen der Multiplexer MUX1, MUX2, ..., MUXN an das Ausgangsregister OR oder werden vorübergehend in einer der 8 Speicherzellen OS1, OS2, ..., OSN gespeichert, bevor sie an den Ausgangskanal OC angelegt werden. Die abgehenden Nibbles werden an den Ausgangskanal OC in der Reihenfolge der Speicherzellen OS1, OS2, ... OSN angelegt, wo sie gespeichert werden. Da die Schnittstellenvorrichtung INT Nibbles in der Reihenfolge ausgeben, mit der sie ankommen, muss ein in einer unteren Speicherzelle des Eingangsregisters IR gespeichertes Nibble ebenfalls in einer unteren Speicherzelle des Ausgangsregisters OR gespeichert werden. Dies wird von der Multiplexerbank MUX unter der Steuerung der von den logischen Zellen in der Matrix der Steuereinheit CTRL erzeugten Signale verwirklicht, wie es hier nachstehend erläutert wird.
Über den parallelen Bus zwischen dem Eingangsregister IR und der Multiplexerbank MUX wird das Nibble IS1 an einen Eingangsanschluss MUX1, werden die Nibbles IS1 und IS2 an die Eingangsanschlüsse des MUX 2, die Nibbles IS1 bis IS3 an die Eingangsanschlüsse des MUX3, die Nibbles IS1 bis IS4 an die Eingangsanschlüsse des MUX4 und MUX5, die Nibbles IS2 bis IS4 an die Eingangsanschlüsse des MUX6, die Nibbles IS3 und IS4 an die Eingangsanschlüsse des MUX7 und das Nibble IS 4 an einen Eingangsanschluss des MUX8 (MUXN in Fig. 1) angelegt. Auf diese Weise kann jede Kombination von 4 Nibbles der 8 ATM-Zellen-Header-Nibbles durch die ankommenden Nibbles in dem Eingangsregister IR ohne Änderung in der Reihenfolge ersetzt werden. Es sei beispielsweise angenommen, dass im Steuerregister CR die Steuerbits CB1, CB2, CB6 und CB8 High während die Steuerbits CB3, CB4, CB5 und CB 7 Low sind. Dann muss der MUX1 das Nibble IS1 von seinem ersten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX2 muss das Nibble IS2 von seinem zweiten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX3 muss das ATM- Zellen-Header-Nibble S3 von seinem mit einem Ausgang von R gekoppelten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX4 muss das ATM-Zellen-Header-Nibble S4 von seinem mit einem Ausgang von R gekoppelten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX5 muss das ATM- Zellen-Header-Nibble S5 von seinem mit einem Eingang von R gekoppelten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX6 muss das Nibble IS 3 von seinen zweiten Eingangsanschluss an seinen Ausgangsanschluss leiten, der MUX7 muss das ATM-Zellen-Header-Nibble S7 von seinem mit einem Ausgang von R gekoppelten Eingangsanschluss an seinen Ausgangsanschluss leiten und der MUX8 muss das Nibble IS4 von seinem ersten Eingangsanschluss an seinen Ausgangsanschluss leiten. Die Speicherzellen OS1 bis OS8 des Ausgangsregisters OR werden auf diese Weise mit Nibbles IS1, IS2, S3, S4, S5, IS3, S7 bzw. IS4 gefüllt. Folglich werden die richtigen Nibbles in der richtigen Reihenfolge an den Ausgangskanal OC angelegt.
Die logischen Zellen C1,1, ..., CN,M in der Steuereinheit CTRL erzeugen die Steuersignale für die MUX1 bis MUXB, um es diesen Multiplexern zu ermöglichen, jeweils den richtigen Eingangsanschluss auszuwählen, der mit ihren jeweiligen Ausgangsanschlüssen zu verbinden ist. Jede logische Zelle erzeugt dazu ein Signal, das dem Multiplexer i angibt, ob er sein j-ten Eingangsanschluss auswählen muss oder nicht. Mit anderen Worten ist jede logische Zelle Ci,j einem Multiplexer MUXi und einem Eingangsanschluss j dieses Multiplexers MUXi zugeordnet, der mit einem Anschluss des M-breiten parallelen Eingangsports des MUX verbunden ist. Wenn keiner der Eingangsanschlüsse ausgewählt werden muss, leitet der Multiplexer MUXi automatisch das ATM-Zellen-Header-Nibble, das an seinen letzten Eingangsanschluss angelegt wurde und Von dem Register R kommt, an seinen Ausgangsanschluss. Die logische Zelle Ci,j erzeugt somit ein Signal für den Multiplexer MUXi, das angibt, dass der Eingangsanschluss j ausgewählt werden muss, wenn das dem abgehenden Nibble OSi entsprechende Steuerbit Ci High ist, wenn das Nibble an dem Eingang j des MUXi noch nicht von einem Multiplexer mit einem Index unter i ausgewählt wird, und wenn der MUXi noch keinen an einen seiner Eingangsanschlüsse angelegtes Nibble mit niedrigerem Index als j auszuwählen hat. Das Steuerbit Ci, das dem abgehenden Nibble OSi entspricht, wird an den ersten Eingangsanschluss von Ci,j angelegt. Wenn das an den Eingang j des MUXi angelegte Nibble bereits von einem Multiplexer mit einem Index unter i ausgewählt ist, wird dies der Ci,j über ihren zweiten Eingangsanschluss mitgeteilt, der Information von der Zelle Ci-1,j empfängt. Wenn diese Information ein Low- Bit ist, wird das Nibble noch nicht ausgewählt. Auf ähnliche Weise wird, wenn der Multiplexer MUXi bereits einen an einen seiner Eingangsanschlüssen mit einem niedrigeren Index als i angelegtes Nibble auszuwählen hat, dies der Ci,j über ihrem dritten Eingangsanschluss mitgeteilt, die Information von der Zelle Ci-1,j-1 empfängt. Wenn diese Information ein High-Bit ist, muss der MUXi kein an einen der anderen Anschlüsse angelegtes Nibble auswählen. Offensichtlich muss die logische Zelle Ci ebenfalls Information an ihrem zweiten Ausgangsanschluss erzeugen, die von den logischen Zellen Ci+1,j+1 und Ci,j+1 verwendet werden muss. Eine logische Zelle Ci,j, die imstande ist, die oben beschriebenen Ausgangssignale aus den drei Eingangssignalen zu erzeugen, ist in Fig. 2 gezeigt. Der Wert der ausgegebenen Signale als Funktion des Werts der drei ankommenden Signale wird durch die Diagramme von Fig. 3 bzw. Fig. 4 dargestellt.
Fig. 2 zeigt eine logische Zelle Ci,j, die einen NICHT-Port 1, einen ersten UND-Port 2, einen zweiten UND-Port 3 und einen NOR-Port 4 aufweist. Die logische Zelle Ci,j umfasst 1 ferner einen ersten Eingang CB, einen zweiten Eingang DISI, einen dritten Eingang ENIJ, einen ersten Ausgang CS und einen zweiten Ausgang DISI+1.
Der erste Eingang CB ist mit einem ersten Eingang des zweiten UND-Ports 3 verbunden. Der zweite Eingang DISI ist mit einem Eingang des NICHT-Ports 1 und einem zweiten Eingang des NOR- Port 4 verbunden. Der dritte Eingang ENIJ ist mit einem ersten Eingang des ersten UND-Ports 2 verbunden, und ein Ausgang dieses ersten UND-Ports 2 ist mit einem zweiten Eingang des zweiten UND-Ports 3 verbunden. Dieses zweite UND- Port 3 weist einen zwischen einem ersten Eingang des NOR- Ports 4 und dem ersten Ausgang CS der logischen Zelle Ci,j verbundenen Ausgang auf. Der Ausgang des NICHT-Ports 1 ist mit einem zweiten Eingang des ersten UND-Ports 2 verbunden, und der NOR-Port 4 weist einen mit dem zweiten Ausgang DISI+1 der logischen Zelle Ci,j verbundenen Ausgangsanschluss auf.
Wie es bereits oben erläutert wurde, gibt das an dem ersten Ausgang CS erzeugte Signal an, dass der entsprechende Multiplexer MUXi seinen j-ten Eingangsanschluss auswählen muss, wenn beide Signale an dem ersten und an dem dritten Eingangsanschluss CB und ENIJ High sind und wenn das Signal an dem zweiten Eingangsanschluss DISI der logischen Zelle Ci,j Low ist. Dies ist ebenfalls aus Fig. 3 ersichtlich, und somit kann das erste Ausgangssignal wie folgt ausgedrückt werden:
CS = CB.ENJI.
Ein Fachmann der digitalen Logikentwicklung wird erkennen, dass dieses erste Ausgangssignal an dem Ausgangsanschluss CS in Fig. 2 erzeugt wird.
Außerdem wurde oben erläutert, dass die logische Zelle Ci,j ein zweites Ausgangssignal an dem zweiten Ausgangsanschluss DISI+1 erzeugen muss, das angibt, dass jeder Multiplexer MUXi seinen j-ten Eingang auswählen muss (dies ist so, wenn CS High ist), oder einer der Multiplexer mit Index unter i das an den j-ten Anschluss des MUXi angelegtes Nibble auswählen muss (dies ist so, wenn DISI High ist). Unter allen diesen Umständen muss DISI+1 High sein. Fig. 4 zeigt das Zustandsdiagramm, bei dem dies verwirklicht ist. Aus diesem Zustandsdiagramm kann man folgern:
DISI+1 = DISI + ENIJ.CB
= DISI + ENIJ.CB.
= DISI + CS
Ein Fachmann der digitalen Logikentwicklung wird erneut erkennen, das dieses zweite Ausgangssignal an dem Ausgangsanschluss DISI+1 in Fig. 2 erzeugt wird.
Es sei bemerkt, dass die Arbeitsweise der Schnittstellenvorrichtung INT gemäß der vorliegenden Erfindung nur durch Beschreiben der Operationen der Funktionsblöcke R, IR, SEL, CTRL, MUX, CR, MUX1 bis MUXN und OR von Fig. 1 und den Operationen der logischen Port 1, 2, 3 und 4 in der in Fig. 2 gezeigten Zelle 21 erläutert wird. Der Inhalt dieser Funktionsblöcke und logischen Ports auf Komponentenebene wird in der vorliegenden Anmeldung nicht beschrieben, da ein Fachmann der Entwicklung und Herstellung von elektronischen Komponenten aus der oben gegebenen Funktionsbeschreibung offensichtlich herleiten kann, wie die Ausführungsform dieser Blöcke und Ports verwirklicht werden können. Aus offensichtlichen Gründen können die Entwickler die Art der Logik (positiv oder negativ) und der Technologie (bipolar, MOSFET, ...) abhängig von der Anwendung der Schnittstellenvorrichtung INT oder der Integration derselben mit anderen Vorrichtungen auswählen.
Eine weitere Anmerkung ist, dass die logische Zelle Ci,j, um die Matrix in der Steuereinheit CTRL zu bilden, durch die Beziehungen zwischen den Ausgangssignalen CS und DISI+1 und den Eingangssignalen DISI, CB und ENIJ und nicht durch die Struktur der logischen Ports festgelegt wird, die diese Beziehungen verwirklichen. Einem Fachmann der Entwicklung von digitalen logischen Zellen ist bekannt, dass die Beziehungen, die durch die Zustandsdiagramme in Fig. 3 und Fig. 4 festgelegt sind, auf viele alternative Weisen durch Kombinieren von UND-, ODER-, NAND-, NOR- und NICHT-Ports verwirklicht werden können. Da es für diesen Fachmann Routinearbeit ist, eine weitere logische Zelle Ci,j zu entwickeln, die die gleichen Beziehungen zwischen den Eingangssignalen und Ausgangssignalen aufweist, wie diejenige, die in Fig. 2 gezeigt ist, ist der Schutzumfang der vorliegenden Erfindung nicht auf irgendeine bestimmte Ausgestaltung des Inhalts der Zelle Ci,j begrenzt.
Eine noch weitere Anmerkung ist, dass, obgleich die oben beschriebene Ausführungsform der Schnittstellenvorrichtung INT ATM-Zellen-Headers an ihrem Ausgang durch Ersetzen von 4 Nibbles in ankommenden ATM-Zellen-Headers erzeugt, die vorliegende Erfindung nicht auf irgendeinen bestimmten Wert von N oder M oder auf irgendeine bestimmte Länge der ankommenden Sätze von Bits (die für ein Nibble 4 Bit ist) begrenzt ist. Geringfügige Modifikationen der oben beschriebenen Ausführungsform der Schnittstellenvorrichtung INT ermöglichen, dass sie für jede andere Anwendung verwendet werden kann, bei der ein ankommender M-breiter Datenstrom Teile einen abgehenden N-breiten Datenstroms zu ersetzen hat, und wobei schließlich eine bestimmte Reihenfolge in dem ankommenden Datenstrom in dem abgehenden Datenstrom beibehalten werden muss.
Ferner sei bemerkt, dass es keine absolute Anforderung der vorliegenden Erfindung ist, den ankommenden Satz 1 an einen Eingangsanschluss des MUX1, die ankommenden Sätze 1 und 2 an die Eingangsanschlüsse des MUX2 usw. anzulegen. Wenn dies durchgeführt wird, gewährleistet, wie es bereits oben erläutert wurde, eine Matrix von logischen Zellen mit der Funktionalität der in Fig. 2 gezeigten Zelle Ci,j, dass die Reihenfolge ankommender Sätze von Bits durch die abgehenden Sätze von Bits respektiert wird. Es ist jedoch offensichtlich, dass bei einer alternativen Ausführungsform der Schnittstellenvorrichtung INT gemäß der vorliegenden Erfindung, bei der die Reihenfolge ankommender Sätze von Bits in den abgehenden Sätzen von Bits umgekehrt wird, der ankommende Satz 1 an einen Eingang des MUXN angelegt werden muss, die ankommenden Sätze 1 und 2 an die Eingänge des MUXN- 1 angelegt werden müssen, usw. Offensichtlich kann irgendeine andere bestimmte Reihenfolge in den abgehenden Sätzen von Bits durch Auswählen der ankommenden Sätze von Bits, die an MUX1, MUX2, ..., MUXN jeweils auf eine geeignete Weise angelegt werden, und durch Verbinden der logischen Zellen, die die Matrix CTRL aufbauen, ebenfalls in einer geeigneten Weise verwirklicht werden.
Eine weitere Anmerkung ist, dass der Selektor SEL selbstständig wissen kann, welche Sätze von Bits in den N abgehenden Sätzen von Bits ersetzt werden müssen, da er in einem Speicher desselben festcodiert ist oder darüber über einen Steuerkanal CC informiert werden kann, wie es für die oben beschriebene Ausführungsform der Fall war.
Obwohl die Prinzipien der Erfindung oben in Verbindung mit einer spezifischen Vorrichtung beschrieben wurde, ist es ersichtlich, dass diese Beschreibung nur mittels Beispiel und nicht als eine Begrenzung auf den Schutzumfang der Erfindung durchgeführt wurde.

Claims

1. Schnittstellenvorrichtung (INT), die zwischen einem Eingangskanal (IC) und einem Ausgangskanal (OC) zu koppeln und zu verwenden ist, um M abgehende Sätze von Bits aus N abgehenden Sätzen von Bits (OS1, OS2, ..., OSN) durch M ankommende Sätze von Bits (IS1, IS2, ..., ISM) zu ersetzen, die an dem Eingangskanal (IC) empfangen werden, wobei M eine Ganzzahl kleiner als N ist, wobei die Schnittstellenvorrichtung (INT) umfasst:

a) Ausgangsregistermittel (OR), das vorgesehen ist, um die N abgehenden Sätze von Bits (OS1, OS2, ..., OSN) vorübergehend zu speichern; und

b) Auswahlmittel (SEL), das zwischen dem Eingangskanal (IC) und dem Ausgangsregistermittel (OR) gekoppelt und vorgesehen ist, um die M abgehenden Sätze von Bits aus den N abgehenden Sätzen von Bits (OS1, OS2, ... OSN) auszuwählen und die M ankommenden Sätze von Bits (IS1, IS2, ..., ISM) an das Ausgangsregistermittel (OR) zu lenken, um dadurch die M abgehenden Sätze von Bits zu ersetzen,

dadurch gekennzeichnet, dass das Auswahlmittel (SEL) ferner umfasst:

c) eine Multiplexeinheit (MUX) mit N Multiplexern (MUX1, MUX2, ..., MUXN), wobei jeder Multiplexer mit einem abgehenden Satz von Bits der N abgehenden Sätze von Bits (OS1, OS2, ..., OSN) in Beziehung steht, und mit einem Steuereingang, wobei höchstens M Eingangsterminals angepasst sind, um höchstens M ankommende Sätze von Bits aus den M ankommenden Sätzen von Bits (IS1, IS2, ..., ISM) aufzunehmen, und ein Ausgangsterminal angepasst ist, um einen der höchsten M ankommenden Sätze von Bits unter der Steuerung eines an den Steuereingang angelegten Steuersignals abzugeben, wenn der in Beziehung stehende abgehende Satz von Bits ersetzt werden muss; und

d) eine Steuereinheit (CTRL), die angepasst ist, um für jeden der Multiplexer das Steuersignal zu erzeugen und das Steuersignal über ein Ausgangsterminal der Steuereinheit (CTRL) an den Steuereingang jedes der Multiplexer anzulegen.

2. Schnittstellenvorrichtung (INT) gemäß Anspruch 1, dadurch gekennzeichnet, dass ein Multiplexer mit Index i unter den N Multiplexern (MUX1, MUX2, ..., MUXN) ausgestattet ist mit:

- i Eingangsterminals, falls der Index i einen Wert in dem Bereich von 1 bis M aufweist, wobei die i Eingangsterminals angepasst sind, um jeweils ankommende Sätze von Bits mit Indizes 1 bis i unter den M ankommenden Sätzen von Bits (IS1, IS2, ..., ISM) aufzunehmen;

- M Eingangsterminals, falls der Index i einen Wert in dem Bereich von M+1 bis N-M aufweist, wobei M Eingangsterminals angepasst sind, um jeweils die M ankommenden Sätze von Bits (IS1, IS2, ..., ISM) aufzunehmen; und

- N-i+1 Eingangsterminals, falls der Index i einen Wert in dem Bereich von N-M+1 bis N aufweist, wobei N-i+1 Eingangsterminals angepasst sind, um jeweils ankommende Sätze von Bits mit Indizes M-N+i bis M unter den M ankommenden Sätzen von Bits (IS1, IS2, .., ISM) aufzunehmen.

3. Schnittstellenvorrichtung (INT) gemäß Anspruch 1, dadurch gekennzeichnet, dass die Steuereinheit (CTRL) eine Matrix von identischen logischen Zellen (C1,1; ...; CN,M) umfasst, wobei jede logische Zelle einem Multiplexer der N Multiplexer (MUX1, MUX2, ..., MUXN) und einem Eingangsterminal der höchsten M Eingangsterminals des einen Multiplexers zugeordnet und angepasst ist, um ein Steuersignal zu erzeugen, das angibt, ob das Ausgangsterminal des einen Multiplexers einen ankommenden Satz von Bits, der von dem einen Eingangsterminal aufgenommen wurde, abzugeben hat oder nicht.

4. Schnittstellenvorrichtung (INT) gemäß Anspruch 3, dadurch gekennzeichnet, dass jede logische Zelle mit drei Eingangsterminals (CB, DISI, ENIJ) und zwei Ausgangsterminals (CB, DISI+1) ausgestattet ist, wovon:

- ein erstes Eingangsterminal (CB) angepasst ist, um ein Signal aufzunehmen, das angibt, ob ein mit dem einen Multiplexer in Beziehung stehender Satz von Bits durch einen der M ankommenden Sätze von Bits (IS1, IS2, ..., ISM) ersetzt werden muss;

- ein zweites Eingangsterminal (DISI) angepasst ist, um ein Signal aufzunehmen, das angibt, dass ein Ausgangsterminal eines anderen Multiplexers als der eine Multiplexer einen ankommenden Satz von Bits abzugeben hat, der von dem einen Eingangsterminal aufgenommen wurde;

- ein drittes Eingangsterminal (ENIJ) angepasst ist, um ein Signal aufzunehmen, das angibt, dass das Ausgangsterminal des einen Multiplexers einen ankommenden Satz von Bits nicht abzugeben hat, der von einem anderen Eingangsterminal als dem einen Eingangsterminal aufgenommen wurde;

- ein erstes Ausgangsterminal (CS) angepasst ist, um das Steuersignal abzugeben; und

- ein zweites Ausgangsterminal (DISI+1) angepasst ist, um ein Signal abzugeben, das angibt, dass das Ausgangsterminal des einen Multiplexers oder des anderen Multiplexers den ankommenden Satz von Bits abgibt, der von dem einen Eingangsterminal aufgenommen wurde.