KR19980071812A - N개의 세트들의 비트들 중 m개의 세트들의 비트들을 교체하기 위한 인터페이싱 장치, 제어부 및 논리 셀 - Google Patents

N개의 세트들의 비트들 중 m개의 세트들의 비트들을 교체하기 위한 인터페이싱 장치, 제어부 및 논리 셀 Download PDF

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후젠벰트 스테판 마그레트 알버트 반
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Abstract

N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN) 중에서 상기 N 보다 작은 정수인 M개의 인출 세트들의 비트들을 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)로 교체하는 인터페이싱 장치(INT)에 있어서: a. 상기 N개의 인출 세트의 비트들(OS1, OS2, . . . , OSN)이 일시적으로 저장되는 인출 레지스터(OR)와, b. N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN)을 가진 멀티플렉서 뱅크(MUX)를 포함하되, 각기 최대 M개의 인입 세트들의 비트들이 인가되는 최대 M개의 입력들 중 하나의 출력과, 멀티플렉서 뱅크(MUX)용 제어부(CTRL)을 가지는 셀렉터(SEL)를 포함한다. 이 제어부(CTRL)은 멀티플렉서들(MUX1, MUX2, . . . , MUXN)을 제어하여 적절한 순서가 인출 세트들의 비트들(OS1, OS2, . . . , OSN)과 관계되도록 할 수 있다.

Description

Ｎ개의 세트들의 비트들 중 Ｍ개의 세트들의 비트들을 교체하기 위한 인터페이싱 장치,제어부 및 논리 셀
본 발명은 청구항 1의 전제부에 정의된 것과 같은 인터페이싱 장치, 청구항 5의 전제부에 정의된 것과 같은 논리 셀, 및 청구항 6의 전제부에 정의된 것과 같은 제어부에 관한 것이다.
그러한 인터페이싱 장치는 본 분야에서 예를 들면, 발명의 명칭이 'Data interface mechanism for interfacing bit-parallel data buses of different bit width'인 미국 특허 제 4,309,754호에 이미 공지되어 있다.
그 내용(컬럼 1, 라인 39-45)중에는, 데이타 레지스터로 명명되는 레지스터 수단, 셀렉터 회로로 명명되는 선택 수단을 포함하며, 제1 데이타 버스와 제2 데이타 버스를 상호 접속시키는 인터페이스 메카니즘이 기술되는데, 전술된 제1 데이타 버스는 제2 데이타 버스 보다 좁은 폭을 가진다. 좁은 폭의 데이타 버스로 부터 넓은 폭의 데이타 버스로의 방향에서, 셀렉터 회로는 인출 세트들의 비트들의 일부를 인입 세트들의 비트들로 교체시킨다.
그러한 인터페이싱 장치는 몇몇의 데이타 조작부들이 인터페이싱 장치의 인출측에 접속되고, 이들 조작부들 중 다른 것들은 장치의 인출측에서 동시에 출발하는 일부 데이타만을 전송할 경우에 특히 유용하다. 이것은 예를 들어 인출 세트들의 데이타 비트들이 일부만이 예를 들면 RAM(random access memory)에 의해 결정되는 루팅(routing) 정보를 포함하는 ATM(Asynchronous Transfer Mode) 셀 헤더들인 경우 그러하다.
미국 특허 제 4,309,754호에 개시된 셀렉터 회로는 이 미국 특허의 도 1에 도시되어 있으며, 마이크로프로세서, 제어 프로그램 저장 수단, 다이렉트 메모리 억세스 제어기, 인터럽트 제어기, 듀얼 포트 저장 메모리 수단, 및 일부 다른 수단으로 구성된다. 따라서, 이 셀렉터 회로는 하드웨어적인 측면에서 보면 매우 복잡하다.
본 발명의 목적은 전술된 형태의 인터페이싱 장치를 구현하면서도, 선택 수단의 하드웨어적인 복잡도를 현저하게 감소시키는 것이다.
본 발명에 따르면, 이 목적은 청구항 1의 인터페이싱 장치, 청구항 5의 논리 셀, 및 청구항 6의 제어부에 의해 구현된다.
실제로, 멀티플렉서들의 뱅크와 제어부에 의해서만 선택 수단을 구현할 경우, 하드웨어적인 복잡도는 현저하게 감소된다.
멀티플렉서를 구현하는데 요구되는 칩 표면은 그의 입력들의 수 및 출력들의 수와 함께 지수 함수적으로 증가하기 때문에, 최대 M개의 입력들과 하나의 출력을 각기 가지는 멀티플렉서들의 뱅크를 가진 셀렉터는 M개의 입력들과 N개의 출력들을 가지는 멀티플렉서들만으로 구성된 셀렉터 보다는 하드웨어적인 측면에서 훨씬 덜 복잡하다. 이후에 알 수 있는 바와 같이, 멀티플렉서들의 뱅크용 제어 신호들을 생성하는 제어부는 하드웨어적 요구사항을 낮게하여 구현될 수 있다.
청구항에서 사용된 용어 포함(comprising)은 이후에 열거되는 수단에 한정되는 것 처럼 해석되지 않아야 됨을 유의하여야 한다. 따라서, 기재중에서 한 장치는 수단 A와 B를 포함한다(a device comprising means A and B)의 범위는 성분들 A와 B 만을 포함하는 장치에 국한되지 않아야만 한다. 이것은 본 발명의 관점에서, 전술된 장치의 관련 성분들만이 A와 B임을 의미한다.
유사하게, 청구항 내에서 사용된 용어 결합된(coupled)는 단지 직접적인 접속에만 한정되는 것 처럼 해석되지 않아야만 됨을 유의하여야 한다. 따라서, 표현 장치 A는 장치 A에 결합된다(a device A coupled to a device B)의 범위는 장치 A의 출력이 장치 B의 입력에 직접적으로 접속되는 장치 또는 시스템에 국한되지 않아야만 한다. 이것은 A의 출력과 B의 입력 간에 경로가 다른 장치 또는 수단을 포함하는 경로가 될 수 있다는 것을 의미한다.
본 발명의 다른 특징은 청구항 2에 정의되어 있다.
이 방법에 있어서, 인입 세트의 비트들의 순서는 인출 세트들의 비트들의 시퀀스에 관련될 수 있다. 이것은 미국 특허 제 4,309,754호의 컬럼 1, 라인 44 에서 지적된 바와 같이, 유용할 수 있다. 청구항 1에 정의된 바와 같이, 인입 세트들의 비트들을 멀티플렉서들에 인가함으로써, 인출 세트들의 비트들은 인입 세트들의 비트들로 대체되어 연속적인 인입 세트들의 비트들은 인터페이싱 장치를 통하여 통과될 경우 순서가 변경되지 않기 때문에 연속적인 인출 세트들의 비트들이 되고, 결국 인입 세트들의 비트들로 교체되지 않는 일부 인출 세트들의 비트들에 의해 인터리브(interleave)되게 할 수 있다.
또한, 본 발명의 유리한 특징은 청구항 3에 정의되어 있다.
실제로, 제어부를 동일한 논리 셀들의 매트릭스로 구성함으로써, 하드웨어적인 복잡도는 간단한 논리 셀 구조를 반복시킴으로써 제어부가 구현되기 때문에 훨씬 더 감소된다.
제어부가 논리 셀들의 매트릭스로 구성되는 본 발명에 따른 인터페이싱 장치의 구체적인 실시예는 청구항 4에 정의되어 있다.
본 발명의 전술된 목적들과 특징들 및 다른 목적들과 특징들은 보다 명백하게 될 것이며 본 발명 자체는 첨부된 도면들을 참조하여 이루어진 실시예의 후속 설명을 참조함으로써 알 수 있을 것이다.
도 1은 본 발명에 따른 인터페이싱 장치 INT의 일 실시예를 나타낸 블럭도.
도 2는 본 발명에 따른 논리 셀 Ci,j의 일 실시예를 나타낸 논리 회로도.
도 3은 입력 신호들 CB, ENIJ 및 DISI의 함수에서, 도 2에 도시된 논리 셀 Ci,j의 제1인출 신호 CS의 값을 나타낸 디지탈 상태도.
도 4는 입력 신호들 CB, ENIJ 및 DISI의 함수에서, 도 2에 도시된 논리 셀 Ci,j의 제2 인출 신호 DISI+1의 값을 나타낸 디지탈 상태도.
* 도면의 주요 부분에 대한 부호의 설명
R : 레지스터
IR : 인입 레지스터
SEL : 셀렉터
OR : 인출 레지스터
C : 채널
IC : 인입 채널
OC : 인출 채널
CC : 제어 채널
CTRL : 제어부
SEL : 셀렉터
도 1의 인터페이싱 장치 INT는 ATM 셀 헤더 확장이라고 명명되는 프로세싱 단계를 수행한다. 일부 응용에 대하여, 32 비트 길이 ATM 셀 헤더(용장 에러 정정 정보가 없는 ATM 헤더)는 비트들의 시퀀스를 더 짧게 감소시킨다. 예를 들면, RAM을 어드레스 하기 위하여, 짧은 어드레스는 RAM의 메모리 셀들을 빠르게 억세스할 수 있게 하기 때문에 짧은 어드레스의 사용이 권장된다. 길이 16 비트의 어드레스로 ATM 셀 헤더를 감소시키는 인터페이싱 장치는 동일 출원일에, 동일 출원인에 의해 제출된 발명의 명칭이 'Interfacing Device to Extract M Sets of Bits out of N Sets of Bits, Control Unit and Logical Cell'인 유럽 특허 출원서에 개시되어 있다. 16 비트 길이 시퀀스는 16 비트 인입 어드레스의 입력 상에 16 비트 인출 어드레스를 생성하는 전술된 RAM용 어드레스로서 제공된다. 이 인출 어드레스는 전술된 사건 진행중인 출원서 내에 개시된 장치에 의해 발췌된 본래의 ATM 셀 헤더 내의 16 비트를 교체해야 한다. 본 발명에 따른 인터페이싱 장치의 실시예는 이러한 교체를 수행하는 것으로, 도 1에 도시되어 있다. 후속 문단에서는 입력에 인가된 RAM의 출력에서 16 비트 길이 시퀀스를 32 비트 길이 ATM 셀 헤더로 확장시키는 인터페이싱 장치 INT의 동작이 상세히 설명되며, 비트들의 순서는 16 비트 길이 시퀀스 내의 비트들의 순서로 부터 변경되지 않는다.
인터페이싱 장치 INT는 인입 채널 IC와 인출 채널 OC 간에 결합된다. 이들 채널들 IC와 OC는 병렬 또는 직렬 버스들일 수 있다. 인터페이싱 장치 INT는 레지스터 R, 인입 레지스터 IR, 셀렉터 SEL 및 인출 레지스터 OR을 구비한다. 레지스터 R에 있어서, 4비트의 저장 용량을 각기 가지는 N개의 메모리 셀들 S1, S2, . . . , SN은 N개의 출력 단자들과 연관 접속된다. 이 N개의 출력 단자들은 레지스터 R용 병렬 출력 포트로 구성된다. 인입 레지스터 IR에 있어서, 4비트의 저장 용량을 각기 가지는 M개의 메모리 셀들 IS1, IS2, . . . , ISM은 M개의 출력 단자들과 각기 접속된다. 이 M개의 출력 단자들은 인입 레지스터 IR용 병렬 출력 포트로 구성된다. 한편, 셀렉터 SEL에는 이 셀렉터 SEL 내에 포함된 멀티플렉서 뱅크 MUX용 제어부 CTRL을 구성하는 논리 셀들 C1,1, C2,1, C2,2, C3,1, . . . , CN,M의 매트릭스와 제어 레지스터 CR이 제공된다. 멀티플렉서 뱅크 MUX는 각기 하나의 출력 단자를 가지는 N개의 멀티플렉서들 MUX1, MUX2, . . . , MUXN을 포함한다. 또한, 멀티플렉서 뱅크는 병렬의 M-와이드 입력 포트, 병렬의 N-와이드 입력 포트 및 병렬의 N-와이드 출력 포트를 구비한다. 인터페이싱 장치 INT의 최종 구성 요소인 인출 레지스터 OR은 N개의 메모리 셀들 OS1, OS2, . . . , OSN을 가지는데, 이 메모리 셀들은 인입 레지스터 IR의 메모리 셀들과 유사하게 4비트의 저장 용량을 가진다. 인출 레지스터 OR의 각 메모리 셀은 인출 레지스터 OR의 입력 단자와 접속되며, 이들 입력 단자들은 인출 레지스터 OR용 병렬 입력 포트로 구성된다.
인터페이싱 장치 INT의 내부에서는, 인입 채널 IC가 인입 레지스터 IR의 입력 단자에 접속되고, 인출 채널 OC는 인출 레지스터 OR의 출력 단자에 접속된다. 채널 C는 레지스터 R의 입력 단자에 결합된다. 채널 C는 외부 채널, 예를 들면 인터페이싱 장치 INT에 입력되는 직렬 또는 병렬 버스이다. 레지스터 R의 병렬 출력 포트는 멀티플렉서 뱅크 MUX의 N-와이드 입력 포트와 병렬로 결합되고, 인입 레지스터 IR의 병렬 출력 포트는 멀티플렉서 뱅크 MUX의 M-와이드 입력 포트와 병렬로 결합되며, 이 멀티플렉서 뱅크 MUX의 병렬 출력 포트는 인출 레지스터 OR의 병렬 입력 포트에 결합된다. 매트릭스의 하나의 동일 컬럼 내의 논리 셀들의 출력들은 제어부 CTRL의 한 출력 단자를 구성하고, 제어부 CTRL의 각 출력 단자는 멀티플렉서 뱅크 MUX 내의 해당 멀티플렉서의 대응되는 제어 입력에 접속된다. 제어부 CTRL에서는, 제어 채널 CC가 1 비트의 저장 용량을 각기 가지며 제어 레지스터 CR의 출력 단자에 연관 접속되는 N개의 메모리 위치들 C1, C2, . . . , CN를 포함하는 제어 레지스터 CR의 입력에 결합된다. 제어 채널 CC는 외부 채널, 예를 들면 인터페이싱 장치 INT에 입력되는 직렬 또는 병렬 버스이다. 매트릭스 내의 각 논리 셀은 3개의 입력과 2개의 출력을 구비한다. 매트릭스의 컬럼 i와 로우 j의 논리 셀 Ci,j의 제1 입력은 메모리 위치 Ci에 접속된 제어 레지스터 CR의 출력 단자에 접속된다. 제2 입력 단자가 항상 로우를 유지하는 각 로우에서의 제1 논리 셀을 제외하고는, 논리 셀 Ci,j의 제2 입력 단자는 동일 행의 선행 논리 셀 Ci-1,j의 제2 출력 단자와 상호 접속된다. 제3 입력 단자가 항상 하이를 유지하는 각 컬럼에서의 제1 논리 셀 Ci,1을 제외하고는, 논리 셀 Ci,j의 제3 입력 단자는 선행 로우와 선행 컬럼의 논리 셀 Ci-1,j-1의 제2 출력 단자와 상호 접속된다. 단일 컬럼에서의 모든 논리 셀들의 제1 출력 단자들은 전술된 바와 같이, 제어부 CTRL용 단일 출력 단자를 구성하며 이에 상호 접속된다. 매트릭스에서의 논리 셀들의 제2 출력 단자들은 이 문단에서 전술된 방식으로 연속적인 컬럼들과 로우에서의 논리 셀들의 제2 및 제3 입력 단자들에 결합된다.
멀티플렉서 뱅크 MUX에서, 병렬의 N-와이드 입력 포트의 단자(1)은 멀티플렉서 MUX1의 입력에 접속되고, 병렬의 N-와이드 입력 포트의 단자(22)가 멀티플렉서 MUX2 등의 입력에 접속된다. 이들 단자들을 제외하고는, 각 멀티플렉서 MUX1, MUX2, . . . , MUXN에는 멀티플렉서 뱅크 MUX의 병렬의 M-와이드 입력 포트의 단자들과 상호 접속된 최대 M개의 단자들이 제공된다.
병렬의 M-와이드 입력 포트의 단자(1)은 멀티 플렉서들 MUX1 내지 MUXN-M + 1의 입력 단자에 접속되고, 병렬의 M-와이드 입력 포트의 단자(2)는 멀티 플렉서들 MUX2 내지 MUXN-M + 2 등의 입력 단자에 접속된다. 이것은 멀티플렉서 뱅크 MUX를 필요로 한다는 것을 의미하며, 각 멀티플렉서 MUXi는 MUX의 M-와이드 입력 포트와 병렬로 접속된 다음과 같은 개수의 입력들을 가진다.
i = 1 내지 M에 대하여, i개의 입력 단자들을 가지고,
i = M + 1 내지 N - M에 대하여, M개의 입력 단자들을 가지며,
i = N-M + 1 내지 N에 대하여, N-i + 1개의 입력 단자들을 가진다.
여기서, i는 멀티플렉서 뱅크 MUX에서의 멀티플렉서 MUXi의 정수이다.
도 1에서, N이 8이고 M이 4이면, 인터페이싱 장치 INT는 8×4 비트의 시퀀스 내에서 4×4 비트를 교체할 수 있게 되거나, 바꾸어 말하자면, 32 비트로 부터 16 비트로 ATM 셀 헤더 길이를 확장할 수 있다는 것에 또한 유의하여야 한다. 인터페이싱 장치 INT의 작동을 설명하는 다음 문단에서는, 인입 어드레스 길이에서의 한 세트의 4개의 연속적인 비트들은 16비트에서 32비트로 교체를 설명할 것이다. 인터페이싱 장치 INT의 작동을 설명하는 다음 문단에서는, ATM 셀 헤더에서의 한 세트의 4개의 연속적인 비트들은 '니블(nibble)'이라고 칭해질 것이다. 따라서, 인터페이싱 장치 INT는 ATM 셀 헤더 내의 8개의 니블들 중 4개의 니블로 교체된다.
채널 C를 통하여, 8개의 니블을 포함하는 ATM 셀 헤더는 8개의 메모리 셀들 S1, S2, . . . , SN 내에 저장되도록 레지스터 R에 인가된다. ATM 셀 헤더 내의 8개의 니블들 중 4개의 니블은 인입 채널 IC를 통하여 인터페이싱 장치 INT에 인가되는 니블들에 의해 대체된다. 이들 니블은 도착되는 순서로 메모리 셀들 IS1, IS2, . . . , ISM 내에 일시적으로 저장된다. 인입 니블들은 레지스터 R에서 도착되는 순서로 메모리 셀들 S1, S2, . . . , SN을 채운다. R에서 ATM 셀 헤더의 도착과 동시에, 8 제어 비트들의 시퀀스는 제어 채널 CC를 통하여 제어 레지스터 CR에 입력되고 8 제어 비트들은 메모리 위치 C1, C2, . . . , CN 내에 각기 저장된다. 8 ATM 셀 헤더 니블들을 가리키는 8 제어 비트들은 인입 채널 IC 내의 인입 니블들 IS1, IS2, . . . , ISM로 교체되어야 한다는 것을 나타낸다. 예를 들면, 제어 비트 C2가 하이라면, ATM 셀 헤더의 제2 니블, 예를 들면 R의 위치 S2 내에 저장된 니블은 교체될 것이다. 명백하게, 이것은 8 인입 제어 비트들 C1, C2, . . . , CN 중 4 제어 비트들이 하이값을 가지고 이들 중 4 비트들은 로우값을 가진다는 것을 의미한다. 인출 채널 OC에 경로가 형성되는 니블들, 예를 들면 R 내에 저장된 ATM 셀 헤더 니블들 또는 IR 내에 저장된 교체 니블들은 멀티플렉서들 MUX1, MUX2, . . . , MUXN 중 한 멀티플렉서를 통하여, 인출 채널 OC에 인가되기 전에 8 메모리 셀들 OS1, OS2, . . . , OSN 중 한 셀 내에 일시적으로 저장될 인출 레지스터 OR를 통과시킨다. 인출 니블들은 저장될 메모리 셀들 OS1, OS2, . . . , OSN의 순으로 인출 채널 OC에 인가된다. 인터페이싱 장치 INT가 도착되는 순으로 니블들을 출력하기 때문에, 인입 레지스터 IR의 하부 메모리 셀 내에 저장된 니블은 인출 레지스터 OR의 하부 메모리 셀 내에 저장된다. 이것은 이후에 설명되는 바와 같이, 제어부 CTRL의 매트릭스에서의 논리 셀들에 의해 발생된 제어 신호들의 제어하에서 멀티플렉서 뱅크 MUX에 의해 구현된다.
인입 레지스터 IR과 멀티플렉서 뱅크 MUX 간의 병렬 버스를 통하여, 니블 IS1은 MUX1의 입력 단자에 인가되고, 니블들 IS1과 IS2는 MUX2의 입력 단자에 인가되며, 니블들 IS1 내지 IS3는 MUX3의 입력 단자에 인가되고, 니블들 IS1 내지 IS4는 MUX4와 MUX5의 입력 단자에 인가되고, 니블들 IS2 내지 IS4는 MUX6의 입력 단자에 인가되고, 니블들 IS3와 IS4는 MUX7의 입력 단자에 인가되며, 니블 IS4는 MUX8(도 1의 MUXN)의 입력 단자에 인가된다. 이러한 방식으로, 8 ATM 셀 헤더 니블들 중 4 니블들의 임의의 결합은 순서의 변경없이 인입 레지스터 IR의 인입 니블들에 의해 대체될 수 있다. 예를 들면, 제어 레지스터 CR에서, 제어 비트들 C1, C2, C6 및 C8은 하이인 반면에, 제어 비트들 C3, C4, C5 및 C7이 로우라고 가정하자. 다음으로, MUX1은 제1 입력 단자로 부터 출력 단자로 니블 IS1의 경로를 형성하고, MUX2는 제2 입력 단자로 부터 출력 단자로 니블 IS2의 경로를 형성하고, MUX3는 R의 출력에 결합된 입력 단자로 부터 출력 단자로 ATM 셀 헤더 니블 S3의 경로를 형성하고, MUX4는 R의 출력에 결합된 입력 단자로 부터 출력 단자로 ATM 셀 헤더 니블 S4의 경로를 형성하고, MUX5는 R에 결합된 입력 단자로 부터 출력 단자로 ATM 셀 헤더 니블 S5의 경로를 형성하고, MUX6는 제2 입력 단자로 부터 출력 단자로 니블 IS3의 경로를 형성하고, MUX7은 R의 출력에 결합된 입력 단자로 부터 출력 단자로 ATM 셀 헤더 니블 S7의 경로를 형성하며, MUX8은 제1 입력 단자로 부터 출력 단자로 니블 IS4의 경로를 형성한다. 이러한 방식으로 인출 레지스터 OR의 메모리 셀들 OS1 내지 OS8은 니블들 IS1, IS2, S3, S4, S5, IS3, S7 및 IS4로 각기 채워지게 된다. 따라서, 우측 니블들은 인출 채널 OC의 우측 순으로 인가된다.
제어부 CTRL에서의 논리 셀들 C1,1, . . . , CN,M이 이들 멀티플렉서들을 인에이블시키는 MUX1 내지 MUX8용 제어 신호를 생성시켜서 각 출력 단자에 접속될 올바른 입력 단자를 각기 선택하게 된다. 각 논리 셀 Ci,j는 j번째 입력 단자를 선택해야 하는지의 여부를 나타내는 멀티플렉서 i용 신호를 생성한다. 바꾸어 말하자면, 각 논리 셀 Ci,j는 MUX의 M 와이드 병렬 입력 포트의 단자와 상호 접속되는 멀티플렉서 MUXi의 입력 단자 i 및 멀티플렉서 MUXi에 접속된다. 입력 단자들 중 어느 것도 선택되지 않는다면, 멀티플렉서 MUXi는 그 최종 입력 단자에 인가된 ATM 셀 헤더 니블의 경로를 자동적으로 형성하여 레지스터 R로 부터 그 출력 단자로 유입된다. 따라서, 논리 셀 Ci,j는 인출 니블 OSi에 해당되는 제어 비트 Ci가 하이일 경우, MUXi의 입력 i에 인가된 니블이 i 이하인 지수를 가지는 멀티플렉서들에 의해 아직 선택되지 않았을 경우, 및 MUXi가 i 보다 낮은 지수를 가지는 입력 단자들 중 한 입력 단자에 인가된 니블을 아직 선택하지 않을 경우에 입력 단자 j가 선택되어야 한다는 것을 나타내는 멀티플렉서 MUXi용 신호를 생성시킨다. 인출 니블 OSi에 해당되는 제어 비트 Ci는 Ci,j의 제1 입력 단자에 인가된다. MUXi의 입력 i에 인가된 니블이 i 이하인 지수를 가진 멀티플렉서에 의해 이미 선택되었다면, 셀 Ci-1,j로 부터 정보를 수신하는 그 제2 입력 단자를 통하여 Ci,j라고 칭해진다. 이 정보가 로우 비트라면, 니블이 아직 선택되지 않은 것이다. 유사하게, 만약 멀티 플렉서 MUXi가 j 보다 낮은 지수를 가진 그 입력 단자들 중 한 입력 단자에 인가된 니블을 이미 선택했다면, 셀 Ci-1,j-1로 부터 정보를 수신하는 제3 입력 단자를 통하여 Ci,j라고 칭해진다. 만약 정보가 하이 비트라면, MUXi는 나머지 단자들 중 한 단자에 인가된 니블을 선택하지 않는다. 명백하게, 논리 셀 Ci,j는 논리 셀들 Ci+1,j+1과 Ci,j+1에 의해 사용되야 하는 제2 출력 단자에서 정보를 생성해야 한다. 3개의 입력 신호들로 부터 전술된 출력 신호들을 생성할 수 있는 논리 셀 Ci,j는 도 2에 도시되어 있다. 3개의 인출 신호의 값의 함수로서의 출력 신호의 값은 도 3과 도 4에 각기 도시되어 있다.
도 2는 낫(not) 게이트(1), 제1 앤드 게이트(2), 제2 앤드 게이트(3), 및 노아(NOR) 게이트(4)를 포함하는 논리 셀 Ci,j가 도시되어 있다. 논리 셀 Ci,j는 제1 입력 CB, 제2 입력 DISI, 제3 입력 ENIJ, 제1 출력 CS 및 제2 출력 DISI+1을 더 가진다.
제1 입력 CB는 제2 앤드 게이트(3)의 제1 입력에 접속된다. 제2 입력 DISI는 낫 게이트(1)의 입력과 NOR 게이트(4)의 제2 입력에 접속된다. 제3 입력 ENIJ는 제1 앤드 게이트(2)의 제1 입력에 접속되고 이 제1 앤드 게이트(2)의 출력은 제2 앤드 게이트(3)의 제2 입력에 접속된다. 이 제2 앤드 게이트(3)은 낫 게이트(4)의 제1 입력과 논리 셀 Ci,j의 제1 출력 CS와 상호 접속된 출력을 가진다. 낫 게이트(1)의 출력은 제1 앤드 게이트(2)의 제2 입력에 접속되고 노아 게이트(4)는 논리 셀 Ci,j의 제2 출력 DISI+1에 접속된 출력 단자를 가진다.
전술된 바와 같이, 제1 출력 CS에서 발생된 신호는 제1 및 제3 입력 단자들 CB, ENIJ에서 신호들 둘다가 하이이고, 논리 셀 Ci,j의 제2 입력 단자 DISI에서의 신호가 로우일 경우, 해당 멀티플렉서 MUXi가 j번째 입력 단자를 선택해야 한다는 것을 나타낸다. 또한, 이것은 도 3으로 부터 알 수 있으며 이에 따라 제1 출력 신호는 CS = CB.ENIJ.과 같이 표현될 수 있다.
디지탈 논리 설계의 분야에서 숙련된 자라면 제1 출력 신호가 도 2의 출력 단자 CS에서 발생된다는 것을 알 수 있을 것이다.
또한, 멀티플렉서 MUXi가 그 j번째 입력(이것은 CS가 하이일 경우 그러하다)을 선택해야 하거나 I 이하인 지수를 가진 멀티플렉서들 중 한 멀티플렉서가 MUXi의 j번째 단자(이것은 DISI가 하이일 경우 그러하다)에 인가된 니블을 선택해야 한다는 것을 나타내는 제2 출력 단자 DISI+1에서의 제2 출력 신호를 논리 셀 Ci,j가 생성해야 한다는 것은 전술되었다. 모든 이들 조건에 있어서, DISI+1은 하이임에 틀림없다. 도 4는 이러한 것이 구현되는 상태도를 나타낸다.
이 상태도로 부터, 다음과 같은 수학식 1을 유추할 수 있다.
디지탈 논리 설계 분야에서 숙련된 자라면 이 제2 출력 신호가 도 2의 출력 단자 DISI+1에서 생성된다는 것을 알 수 있을 것이다.
본 발명에 따른 인터페이싱 장치 INT의 동작은 도 1의 기능 블럭 R, IR, SEL, CTRL, MUX, CR, MUX1 내지 MUXN 및 OR의 동작과 도 2에 도시된 셀 Ci,j에서의 논리 게이트들(1, 2, 3, 4)의 동작이 기술되어야만 설명될 수 있음에 유의하여야 한다. 구성 요소 레벨에 대한 기능적인 블럭들과 논리 게이트들의 구성물은 전자 소자의 설계 및 제조 분야에서 숙련된 자라면 전술된 기능적인 설명으로 부터 이들 블럭들과 논리 게이트들의 실시예들이 구현되는 방법을 명백하게 유추할 수 있기 때문에 본 출원서 내에서는 설명되지 않을 것이다. 명백한 이유로 인해, 설계자들은 인터페이싱 장치 INT 또는 다른 장치를 가진 그 집적 회로의 응용에 좌우되는 일종의 논리(포지티브 또는 네가티브)와 기술(바이폴라, MOSFET, ...)를 선택할 수 있다.
또한, 제어부 CTRL 내에서 매트릭스를 구성하는 논리 셀 Ci,j는 이들 관계식를 구현하는 논리 게이트들의 구조에 의해서라기 보다는 출력 신호들 CS 및 DISI+1과 입력 신호들 DISI, CB, 및 ENIJ 간의 관계식에 의해 정의된다는 것을 알 수 있다. 디지탈 논리 셀들의 설계 분야에서 숙련된 자에게 도 3과 도 4의 상태도에 의해 정의된 관계식들은 앤드(AND), 오아(OR), 낸드(NAND), 노아(NOR), 및 낫(NOT) 게이트들을 조합함으로써 많은 대용적인 방법들이 구현될 수 있음은 공지되어 있다. 입력 신호들과 출력 신호들 간의 동일 관계식들을 도 2에 도시된 것과는 다른 것으로 구현하기 위한 다른 논리 셀 Ci,j를 설계한다는 것은 숙련된 자에게 일반적인 일이기 때문에, 본 발명의 범위는 셀 Ci,j의 구성물의 임의의 구체적인 설계에 국한되지 않는다.
인터페이싱 장치 INT의 전술된 실시예가 인입 ATM 셀 헤더 내의 4 니블을 교체함으로써 그 출력 상에 ATM 셀 헤더들을 생성한다고 할지라도, 본 발명은 임의의 특정값 N 또는 M, 또는 인입 세트의 비트(4비트의 니블임)의 임의의 특정 길이에 국한되지 않는다는 것을 유념해야 한다. 인터페이싱 장치 INT의 전술된 실시예의 미소한 변경은 임의의 다른 출원서에서 사용될 수 있는데, 여기서 인입 M-와이드 데이타 스트림은 인출 N-와이드 데이타 스트림 부분으로 교체해야 하며, 결국, 인입 데이타 스트림의 구체적인 순서는 인출 데이타 스트림 내에서 유지되어야만 한다.
또한, MUX1의 입력 단자에 인입 세트 1을 인가하고 MUX2 등의 입력 단자에 인입 세트들(1, 2)을 인가하는 것이 본 발명의 절대적인 요구 사항은 아님에 유의하여야 한다. 그렇게 할 경우, 전술된 바와 같이, 도 2에 도시된 셀 Ci,j의 기능성을 가진 논리 셀들의 매트릭스는 인입 세트의 비트들의 순서가 인출 세트의 비트들에 관계될 수 있게 한다. 그러나, 본 발명에 따른 인터페이싱 장치 INT의 대용 실시예는 인입 세트의 비트들의 순서는 인출 세트의 비트들 내에서 반전되고, 인입 세트(1)은 MUXN의 입력에 인가되어야 하며, 인입 세트들(1, 2)은 MUXN-1의 입력에 인가되어야 하는 등의 조건이 요구된다. 명백하게, 인출 세트의 비트들 내의 임의의 다른 특정 순서는 적절한 방식으로 MUX1, MUX2, . . . , MUXN에 각기 인가되는 인입 세트의 비트들을 선택하고 적절한 방식으로 CTRL 내의 매트릭스를 구성하는 논리 셀들을 상호 접속함으로써 구현될 수 있다.
다른 중요한 점은 세트의 비트들이 그 메모리 내에서 하드코드(hardcode)되기 때문에 이 세트의 비트들이 N개의 인출 세트의 비트들로 대체되는 것을 셀렉터 SEL가 독립적으로 인식할 수 있거나, 전술된 실시예의 경우에서 처럼 제어 채널 CC를 통하여 이러한 것들에 관하여 알려질 수 있다는 것이다.
본 발명의 핵심을 구체적인 장치에 관련시켜 기술하였지만, 이러한 설명은 실시예에 의해서만 이루어질 수 있으며 본 발명의 범위에 국한되지 않는다는 것을 분명히 알 수 있을 것이다.

Claims (6)

  1. 인입 채널(IC)와 인출 채널(OC) 간에 결합되고, N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN) 중에서 상기 N 보다 작은 정수인 M개의 인출 세트들의 비트들을 상기 인입 채널(IC) 상에서 수신된 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)로 교체하는데 사용되는 인터페이싱 장치(INT)에 있어서, a. 상기 N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN)을 일시적으로 저장하기 위해 제공된 인출 레지스터 수단(OR)과, b. 상기 인입 채널(IC)와 상기 인출 레지스터 수단(OR) 간에 결합되고, 상기 N개의 인출 세트의 비트들 중에서 상기 M개의 인출 세트들의 비트들을 선택하고, 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)을 상기 인출 레지스터 수단(OR)으로 향하게 함으로써 상기 M개의 인출 세트를 교체하도록 제공되는 선택 수단(SEL)을 포함하되, 상기 선택 수단(SEL)은 c. N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN) -상기 멀티플렉서들 각각은 상기 N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN) 중 하나의 인출 세트의 비트들에 관련되며, 제어 입력, 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 최대 M개의 인입 세트들의 비트들을 싱크(sink)시키는데 적합하게 구성되는 최대 M개의 입력 단자들, 및 상기 해당 인출 세트의 비트들이 교체되어야 하는 경우 상기 제어 입력에 인가된 제어 신호의 제어하에서 상기 최대 M개의 인입 세트들의 비트들 중 하나를 소오스로 하는데 적합하게 구성되는 출력 단자를 가짐- 과, d. 상기 각 멀티플렉서용으로 상기 제어 신호를 생성하여 상기 제어부(CTRL)의 출력 단자를 통하여 상기 각 멀티플렉서의 상기 제어 입력에 상기 제어 신호를 인가하는데 적합하게 구성되는 제어부(CTRL)을 더 포함하는 하는 것을 특징으로 하는 인터페이싱 장치.
  2. 제1항에 있어서, 상기 N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN) 중에서 지수 i를 가진 멀티플렉서는 상기 지수 i가 1 내지 M의 범위 내의 값을 가진다면, 상기 M개의 인입 세트의 비트들(IS1, IS2, . . . , ISM) 중에서 지수 1 내지 i를 가진 인입 세트들의 비트들을 각기 싱크시키는데 적합하게 구성되는 i 입력 단자들과, 상기 지수 i가 M+1 내지 N-M의 범위 내의 값을 가진다면, 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)을 각기 싱크시키는데 적합하게 구성되는 M개의 입력 단자들과, 상기 지수 i가 N-M+1 내지 N의 범위 내의 값을 가진다면, 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중에서 지수 M-N+i 내지 M을 가진 인입 세트들의 비트들을 각기 싱크시키는데 적합하게 구성되는 N-i+1 입력 단자들을 구비하는 것을 특징으로 하는 인터페이싱 장치.
  3. 제1항에 있어서, 상기 제어부(CTRL)은 동일한 논리 셀들(C1,1, . . . , CN,M)의 매트릭스를 포함하되, 상기 각 논리 셀은 상기 N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN) 중 한 멀티플렉서에 연관 접속되고 상기 한 멀티플렉서의 상기 최대 M개의 입력 단자들 중 하나의 입력 단자에 연관 접속되며, 상기 한 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자에 의해 싱크된 인입 세트의 비트들을 소오스로 해야 하는 지의 여부를 나타내는 제어 신호를 생성하는데 적합하게 구성되는 것을 특징으로 하는 인터페이싱 장치.
  4. 제3항에 있어서, 상기 각 논리 셀은 3개의 입력 단자들(CB, DISI, ENIJ)과 2개의 출력 단자들(CS, DISI+1)을 구비하되, 상기 제1 입력 단자(CB)는 상기 한 멀티플렉서에 관련된 한 인출 세트의 비트들이 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 어느 하나로 교체되어야 하는지의 여부를 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제2 입력 단자(DISI)는 상기 한 멀티플렉서와는 다른 멀티플렉서의 한 출력 단자가 상기 한 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 해야한다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제3 입력 단자(ENIJ)는 상기 한 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자와는 다른 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 하지 않아야 된다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제1 출력 단자(CS)는 상기 제어 신호를 소오스로 하는데 적합하게 구성되며, 상기 제2 출력 단자(DISI+1)는 상기 한 멀티플렉서 또는 상기 다른 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자에 의해 싱크된 상기 인입 세트의 비트들을 소오스로 하는 것을 나타내는 신호를 소오스로 하는데 적합하게 구성되는 것을 특징으로 하는 인터페이싱 장치.
  5. N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN) 중에서 상기 N보다 작은 정수인 M개의 인출 세트들의 비트들을 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)로 교체시키는 인터페이싱 장치(INT)의 제어부(CTRL) 내에 사용되고, 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 최대 M개의 인입 세트들의 비트들을 싱크시키는데 적합하게 구성된 최대 M개의 입력 단자들을 가진 인터페이싱 장치(INT) 내의 해당 멀티플렉서용 제어 신호를 생성하도록 조정되고, 상기 해당 멀티플렉서의 한 출력 단자가 상기 한 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 해야 하는 지의 여부를 나타내는 상기 제어 신호와 상기 최대 M개의 입력 단자들 중 한 입력 단자에 연관 결합되며, 3개의 입력 단자들(CB, DISI, ENIJ)와 2개의 출력 단자들(CS, DISI+1)을 구비하는 논리 셀(Ci,j)에 있어서, 상기 제1 입력 단자(CB)는 상기 해당 멀티플렉서에 관련된 한 인출 세트의 비트들이 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 하나로 교체되어야 하는 지의 여부를 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제2 입력 단자(DISI)는 상기 해당 멀티플렉서와는 다른 멀티플렉서의 한 출력 단자가 상기 한 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 해야한다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제3 입력 단자(ENIJ)는 상기 해당 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자와는 다른 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 하지 않아야 된다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제1 출력 단자(CS)는 상기 제어 신호를 소오스로 하는데 적합하게 구성되며, 상기 제2 출력 단자(DISI+1)는 상기 해당 멀티플렉서 또는 상기 다른 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자에 의해 싱크된 상기 인입 세트의 비트들을 소오스로 하는 것을 나타내는 신호를 소오스로 하는데 적합하게 구성되는것을 특징으로 하는 논리 셀.
  6. N개의 인출 세트들의 비트들(OS1, OS2, . . . , OSN) 중에서 상기 N 보다 작은 정수인 M개의 인출 세트들의 비트들을 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM)로 교체하는 인터페이싱 장치(INT) 내의 N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN)의 각 멀티플렉서용 제어 신호를 생성하는데 사용되는 제어부(CTRL)로서, 상기 각 멀티 플렉서는 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 최대 M개의 인입 세트들의 비트들을 싱크하는데 적합하게 구성된 최대 M개의 입력 단자들을 가지고, 상기 제어부(CTRL)은 논리 셀들(C1,1, . . ., CN,M)의 매트릭스를 포함하고, 상기 각 논리 셀(Ci,j)은 상기 N개의 멀티플렉서들(MUX1, MUX2, . . . , MUXN) 중 한 멀티플렉서와 연관 접속되고 상기 한 멀티플렉서의 상기 최대 M개의 입력 단자들 중 한 입력 단자에 연관 접속되고, 상기 한 멀티플렉서의 한 출력 단자가 상기 한 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 해야 하는 지의 여부를 나타내는 제어 신호를 생성하는데 적합하게 구성되며, 3개의 입력 단자들(CB, DISI, ENIJ)와 2개의 출력 단자들(CS, DISI+1)을 구비하고 있는 제어부(CTRL)에 있어서, 상기 제1 입력 단자(CB)는 상기 한 멀티플렉서에 관련된 한 인출 세트의 비트들이 상기 M개의 인입 세트들의 비트들(IS1, IS2, . . . , ISM) 중 하나로 교체되어야 하는 지의 여부를 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제2 입력 단자(DISI)는 상기 한 멀티플렉서와는 다른 멀티플렉서의 한 출력 단자가 상기 한 입력 단자에 의해 싱크된 상기 인입 세트의 비트들을 소오스로 해야한다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제3 입력 단자(ENIJ)는 상기 한 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자와는 다른 입력 단자에 의해 싱크된 한 인입 세트의 비트들을 소오스로 하지 않아야 된다는 것을 나타내는 신호를 싱크하는데 적합하게 구성되고, 상기 제1 출력 단자(CS)는 상기 제어 신호를 소오스로 하는데 적합하게 구성되며, 상기 제2 출력 단자(DISI+1)는 상기 한 멀티플렉서 또는 상기 다른 멀티플렉서의 상기 출력 단자가 상기 한 입력 단자에 의해 싱크된 상기 인입 세트의 비트들을 소오스로 하는 것을 나타내는 신호를 소오스로 하는데 적합하게 구성되는 것을 특징으로 하는 제어부.
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