DE69214705T2

DE69214705T2 - Fehlerkorrektursystem

Info

Publication number: DE69214705T2
Application number: DE69214705T
Authority: DE
Inventors: Nobukazu Doi; Junko Nakase
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-04-15
Filing date: 1992-04-13
Publication date: 1997-05-07
Anticipated expiration: 2012-04-14
Also published as: JPH04315332A; US5438577A; EP0509430A1; DE69214705D1; EP0509430B1

Description

UMFELD DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein ein System zur Korrektur eines Fehlers durch Decodieren eines Fehlerkorrekturcodes und insbesondere einen Fehlerkorrektur-Decoder, der seine Fehlerkorrekturoperation für jeden Codeblock auf einer Pipeline-Verarbeitungsbasis ausführt und der in geeigneter Weise in einer digitalen Vorrichtung zur magnetischen Aufzeichnung/Wiedergabe verwendet wird.
Bei einem Aufzeichnungsmedium, wie einem Magnetband, auf dem ein digitales Signal aufgezeichnet ist, bewirken Kratzer oder Staub auf dem Band manchmal eine fehlerhafte Wiedergabe der aufgezeichneten Daten, wie beispielsweise "1" und "0"" als "0" und "1", wenn es gewünscht ist, diese wiederzugeben. Als Gegenmaßnahme ist ein System bekannt, bei dem ein Datenposten in mehrere Blöcke geteilt wird, die jeweils eine vorgegebene Länge aufweisen, und wobei Paritätsdaten zu jedem Block hinzugefügt werden, um ein Codewort für einen Fehlerkorrekturcode zu bilden, so daß die Daten in Form solcher Codewörter aufgezeichnet werden. In diesem Fall enthält sein Wiedergabesystem einen Fehlerkorrektur-Decoder, der seine Fehlerkorrekturoperation bezüglich eines jeden der aufeinanderfolgend gelesenen Codewörter ausführt, um eine richtige Wiedergabe der Daten zu erreichen.
Die vorhergehend erwähnte Fehlerkorrekturoperation beinhaltet mehrere Verarbeitungsschritte des Erzeugens eines Syndroms, des Ableitens eines Fehlerbewertungs-Polynoms und eines Fehlerortungs-Polynoms sowie eines Bewertens von Fehlerorten und Fehlerwerten. Bei einem typischen Fehler von herkömmlichen Fehlerkorrektur-Decodern weist der Decoder mehrere Blöcke auf, die die mehreren Verarbeitungsschritte jeweils als einen zugewiesenen Abschnitt hiervon durchführen, so daß die mehreren Blöcke ihre Pipeline-Verarbeitungsoperationen bezüglich mehrerer aufeinanderfolgend empfangener Codewörter ausführen. Ein jeder Block überträgt sein Verarbeitungsergebnis gemäß einem gemeinsamen Steuersignal zum nächsten Block und beginnt die Verarbeitung des nächsten Codeworts. Ein solches Beispiel ist ein in JP-A-60-223334 offenbartes Fehlerkorrektursystem.
Fig. 2 zeigt ein in "The Journal of The Institute of Television Engineers of Japan", Band 43, Nr. 12, 1989, S. 1333 - 1339 offenbartes Fehlerkorrektursystem aus dem Stand der Technik. Bei dem Fehlerkorrektursystem sind die Verarbeitungsschritte aus den mehreren vorhergehend erwähnten Verarbeitungsschritten des Ableitens von Fehler-Bewertungs/Ortungs-Polynomen und des Bewertens von Fehlerorten und -werten einem Fehler-Ortungs/Bewertungs-Block 12 zugewiesen. Genauer gesagt enthält das Fehlerkorrektursystem einen Syndrom-Erzeugungsblock 11, den Fehler-Ortungs/Bewertungs-Block 12 und einen Korrekturblock 13. Die Codewortverarbeitungen der jeweiligen Blöcke werden unter der Steuerung eines gemeinsamen Rücksetzsignals, das auf den führenden Kopf des Codeworts hinweist, begonnen. In Fig. 3 ist dargestellt, wie die Codewörter zwischen den Blöcken im Fehlerkorrektursystem übertragen werden. Das Rücksetzsignal wird beim Erkennen eines im führenden Kopf des Codeworts auf einem Aufzeichnungsmedium aufgezeichneten Synchronisationsmusters erzeugt.

ZUSAMMENFASSUNG DER ERFINDUNG

Bei einem solchen vorhergehend erwähnten System zur Korrektur eines Fehlers in einem jeden Codewort auf der Grundlage des erkannten Synchronisationsmusters bewirkt die Erzeugung eines Außertritt-Zustands die Erzeugung eines unvollständigen Codeworts, das kürzer ist als sein normales Codewort. Bei einem digitalen Videobandaufmahmegerät (VTR) mit schraubenförmiger Abtastung wird insbesondere in einer speziellen Wiedergabe-Betriebsart, beispielsweise in einer sehr schnellen Wiedergabe-Betriebsart, eine Leseoperation in unerwünschter Weise über mehrere Spuren ausgeführt, in denen eine Codewortkette aufgezeichnet ist. Eine solche Spurverschiebung bewirkt einen Außertritt-Zustand, was zur Erzeugung eines unvollständigen Codeworts führt, das kürzer ist als das normale Codewort. Zu dieser Zeit ist ein Impulsintervall im Rücksetzsignal entsprechend verkürzt. Wenn das Rücksetzinter vall auf diese Weise im vorhergehend erwähnten Fehlerkorrektursystem verkürzt ist, werden die Verarbeitungen des Fehler- Ortungs/Bewertungs-Blocks 12 und des Korrekturblocks 13 ebenfalls mit demselben Intervall abgebrochen. Das dann am Fehler-Ortungs/Bewertungs-Block verarbeitete Codewort wird im Korrekturblock 13 auf der Grundlage von Verarbeitungs-Zwischenwerten einer falschen Korrekturoperation unterzogen. Dem vom Korrekturblock 13 ausgegebenen Codewort fehlt es weiterhin an Daten, da der Korrekturblock 13 seine Korrekturoperation im Laufe des Ausgabevorgangs zum nächsten Codewort verschiebt. Eine solche Umwandlung der Codewortdaten in falsche Daten auf der Grundlage der falschen Korrektur oder fehlender Daten wird als "fehlerhafte Korrektur" bezeichnet. Eine solche fehlerhafte Korrektur wird beispielsweise bei Bilddaten zu einem ernsten Problem, da sie zu einer Verschlechterung der Bildqualität führt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, das im Stand der Technik auftretende Problem einer solchen fehlerhaften Korrektur zu beseitigen, um die Zuverlässigkeit von Wiedergabedaten zu verbessern. Diese Aufgabe wird durch das System gemäß Anspruch 1 gelöst.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung beinhaltet die Erfindung mehrere in Kaskade geschaltete Verarbeitungsblöcke zum weisungsgemäßen Ausführen mehrerer Stufen von Fehlerkorrekturverarbeitungen, die wenigstens umfassen: Erzeugen von Syndromsymbolen auf der Grundlage eines gelesenen Codeworts, Ableiten eines Fehlerortungs-Polynoms und eines Fehlerbewertungs-Polynoms aus dem erzeugten Syndrom, Bewerten von Fehlerorten und Fehlerwerten entsprechend den Fehler-Ortungs/Bewertungs-Polynomen und Korrigieren eines Fehlers im verzögerten Codewort unter Verwendung der bewerteten Fehlerorte und Fehlerwerte für die Ausgabe, wobei die mehreren Verarbeitungsblöcke ihre Verarbeitungen ihrer nächsten aufeinanderfolgenden Codewörter unter der Steuerung ihrer wechselseitig unabhängigen Steuersignale unter Verwendung der Verarbeitungsergebnisse ihrer vorhergehenden Verarbeitungsblöcke beginnen. Wenngleich der Fehlerkorrekturvorgang in den mehreren Verarbeitungsblöcken, also auf der Grundlage einer Pipeline-Verarbeitung ausgeführt wird, jedoch im Gegensatz zur herkömmlichen Pipeline-Operation, werden die Verarbeitungen der jeweiligen Blöcke unter der Steuerung der jeweiligen Steuersignale ausgeführt.
Genauer gesagt eine Überwachungseinheit, die auf der Grundlage eines den führenden Kopf eines jeden der Codewörter in einer Codewortkette anzeigenden Rücksetzsignals überwacht, ob ein jedes Codewort eine normale Länge hat. Aus den mehreren Stufen der Verarbeitungsblöcke empfängt der Verarbeitungsblock zum Ableiten von wenigstens Fehler-Ortungs/Bewertungs-Polynomen oder zum Bewerten von Fehlerorten und -werten das durch ein Sperrgatter hindurchgeführte Steuersignal, um seinen selektiven Verarbeitungsvorgang bezüglich des Codeworts, das durch die vorhergehend erwähnte Überwachungseinheit hinsichtlich seiner Länge als normal angesehen wurde, zu beginnen. Der Codewortdaten-Korrekturblock empfängt ein solches Steuersignal, das seine Korrekturoperation bei einem Codewort, dessen Länge geringer ist als eine vorgegebene Codewortlänge, sperrt. Bei einer solchen Anordnung kann ver hindert werden, daß die Codewörter mit der normalen Länge im Laufe der Verarbeitungen des Fehler-Ortungs/Bewertungs-Blocks und des Korrekturblocks unterbrochen werden. Dementsprechend kann die erwähnte fehlerhafte Korrektur, die im Stand der Technik aufgetreten wäre, ausgeschlossen werden, und die Wahrscheinlichkeit einer fehlerhaften Korrektur kann verringert werden. Weiterhin kann verhindert werden, daß ein Codewort, das kürzer ist als das normale, für eine getrennte Verarbeitung einer solchen fehlerhaften Korrektur unterzogen wird.
Andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit Ausführungsbeispielen anhand der beigfügten Zeichnungen verständlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Blockdiagramm eines Fehlerkorrektursystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 ist ein Blockdiagramm eines Fehlerkorrektursystems aus dem Stand der Technik;
Fig. 3 ist ein Zeitablaufdiagramm zur Erklärung der Übertragung von Codewörtern in einem Fehlerkorrektursystem aus dem Stand der Technik;
Fig. 4 ist ein Blockdiagramm zur Darstellung einer detaillierten Anordnung eines Fehlerkorrektursystems gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 5 ist ein Zeitablaufdiagramm zur Erklärung der Übertragung von Codewörtern in dem Ausführungsbeispiel aus Fig. 4;
Fig. 6 ist ein Blockdiagramm eines Beispiels einer Ver zögerungseinrichtung 18 in dem Ausführungsbeispiel der Fig. 4;
Fig. 7 ist ein Blockdiagramm eines anderen Beispiels der Verzögerungseinrichtung 18 in dem Ausführungsbeispiel der Fig. 4;
Fig. 8 ist ein Blockdiagramm eines Beispiels einer (N+β) -Verzögerungserzeugungsschaltung 26 aus Fig. 7; und
Fig. 9 ist ein Blockdiagramm eines anderen Beispiels der (N+β)-Verzögerungserzeugungsschaltung 26 aus Fig. 7.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Ein Ausführungsbeispiel der vorliegenden Erfindung wird anhand der beigefügten Zeichnungen detailliert beschrieben.
In Fig. 1 ist ein Blockdiagramm eines Fehlerkorrektursysterns gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zur Erklärung der Grundarbeitsweise des Systems dargestellt. Ein Eingangssignal als Codewort für einen Fehlerkorrekturcode mit an einen jeden Datenblock angefügten Paritäts symbolen zur Fehlerkorrektur wird fortlaufend an einen Syndrom-Erzeugungsblock 11 angelegt, wo Syndromdaten für jedes Block-Codewort berechnet werden. Ein Fehler-Ortungs/Bewertungs-Block 12 erzeugt Fehler- und Fehlerortungs-Polynome, löst sie und leitet Fehlerorte und Fehlerwerte in einer Datenkette daraus ab. Der Logikverarbeitung des Fehler-Ortungs/Bewertungs-Blocks 12 ist eine Verarbeitungszeit zugewiesen, die der Länge eines Codeworts entspricht. Ein Korrekturblock 13, der unter Verwendung der abgeleiteten Fehlerorte und Fehlerwerte eine Fehlerkorrekturoperation durchführt, führt eine Korrektur der Signalfolge durch, wobei das eingegebene Codewort des Syndrom-Erzeugungsblocks 11 um eine Zeit verzögert wird, die der Länge von zwei Codewörtern entspricht, und gibt die Daten aus. Diese drei Blöcke 11, 12 und 13 werden jeweils durch die Ausgaben der Steuersignalgeneratoren 14 bis 16 gesteuert. Die Steuersignalgeneratoren 14 bis 16 werden also verwendet, um den Datenfluß zwischen den Blöcken 11, 12 und 13 zu steuern. Ein Codewortlängen-Komparator 17 ver gleicht das Intervall eines Rücksetzsignals, das auf den Kopf des Codeworts hinweist, mit einer vorgegebenen Codewortlänge, um zu beurteilen, ob die Codewortlänge normal ist. Die vorhergehend erwähnten Steuersignalgeneratoren 14 bis 16 empfangen jeweils das Rücksetzsignal und eine Ausgabe des Codewortlängen-Komparators 17 und erzeugen jeweils ein Steuersignal für den zugeordneten der Blöcke 11 bis 13. Selbst wenn eine Erzeugung eines unvollständig kurzen Codeworts eine kürzere Zeitdauer bei einer solchen Anordnung des Rücksetzsignals bewirkt, hat dies keinen Einfluß auf das im Fehler-Ortungs/Bewertungs-Block 12 und im Korrekturblock 13 verarbeitete Codewort.
Nachfolgend werden eine bestimmte Schaltungsanordnung des Ausführungsbeispiels und ihre Arbeitsweise erklärt. In Fig. 4 ist ein Blockdiagramm des vorliegenden Ausführungsbeispiels dargestellt, wobei die Verarbeitungsinhalte des Syndrom-Erzeugungsblocks 11, des Fehler-Ortungs/Bewertungs- Blocks 12 und des Korrekturblocks 13 dieselben sind wie die in Fig. 1 dargestellten. Ein nicht dargestellter Rücksetzsignalgenerator erkennt ein Synchronisationsmuster von der Wiedergabe-Signalkette, um ein Synchroniiersignal zu erzeugen. Wenn der Rücksetzgenerator zu der Zeit das Synchronisationsmuster nicht erkennen kann, zu der eine Zeit, die der vorgegebenen Länge eines Synchroniierblocks entspricht, nach der vorhergehenden Erkennung eines Gleichlaufs verstreicht (Außertritt-Fallen), erzeugt er ebenfalls das Synchroniiersignal und sucht ein Synchronisationsmuster aus der nachfolgenden Signalkette. Ein Synchronisationsblock besteht aus zwei Codewörtern. Dementsprechend erzeugt der Rücksetzsignal generator Rücksetzsignale, die jeweils die führenden Köpfe der beiden Codewörter auf der Grundlage des Synchroniiersignals anzeigen. Wenn während des Wiedergabevorgangs ein Außertritt-Zustand auftritt, wird ein unvollständiges Codewort erzeugt, dessen Länge geringer ist als die vorgegebene Codewortlänge. Wenn der Syndrom-Erzeugungsblock 11 das Rücksetzsignal vom nicht dargestellten Rücksetzsignalgenerator empfängt, beendet er seinen Syndrom-Erzeugungsoperation, speichert dessen Ergebnis in einem Zwischenspeicher und beginnt nachfolgend seine Syndrom-Erzeugungsoperation bezüglich eines neu eingegebenen Codeworts. Eine Steuerschaltung C1, die dafür vorgesehen ist, den Fehler-Ortungs/Bewertungs-Block 12 anzuweisen, seine Logikoperation zu beginnen, wird erhalten, indem das Rücksetzsignal durch eine Verzögerungseinrichtung 10 um einen Zeitbetrag verzögert wird, der der Codewortlänge N entspricht, und indem es daraufhin durch einen Schalter 20 geführt wird. Ein Codewortlängen-Komparator 17 überwacht das Intervall des Rücksetzsignals und gibt sein Ausgangssignal aus, wenn bestimmt wird, daß das Rücksetzsignal intervall kürzer ist als eine Codewortlänge N. Während der Ausgabe des Codewortlängen-Komparators 17 befindet sich der Schalter in seiner geöffneten Position, wobei die Erzeugung des Steuersignals C1 gesperrt ist. Während der Komparator 17 nichts ausgibt, befindet sich der Schalter 20 in seiner geschlossenen Position, wodurch das verzögerte Rücksetzsignal als Steuersignal C1 durch den Schalter 20 geführt wird. Daher führt der Fehler-Ortungs/Bewertungs-Block 12 seine Fehler Ortungs/Bewertungs-Operation bezüglich des Codeworts mit der vorgegebenen Codewortlänge N aus und führt seine Operation nicht bezüglich unvollständiger Codewörter aus, deren Länge geringer ist als die vorgegebene Codewortlänge N. Andererseits wird ein Steuersignal C2, das dafür vorgesehen ist, den Korrekturblock 13 anzuweisen, seinen Verarbeitungsvorgang zu beginnen, durch Verzögern des Rücksetzsignals um einen 2N entsprechenden Zeitbetrag durch eine Verzögerungseinrichtung 18 erhalten. Weiterhin wird auch ein Eingangssignal durch einen Verzögerungsspeicher 19 um einen 2N entsprechenden Zeitbetrag verzögert und daraufhin an den Korrekturblock 13 angelegt. Darüber hinaus empfängt der Korrekturblock 13 die am Fehler-Ortungs/Bewertungs-Block 12 entsprechend dem Steuersignal C2 berechneten Fehlerorte und Fehlerwerte. Der Korrekturblock 13 bewirkt auf diese Weise ein aufeinanderfolgendes Empfangen, Korrigieren und Ausgeben von Eingangssignalen Während des Ausgabezeitraums eines Steuersignals C3 führt der Korrekturblock 13 seine Korrekturoperation jedoch nicht aus und gibt aufeinanderfolgend empfangene Eingangssignale unverändert aus. Das Steuersignal C3 wird durch eine Verzögerungseinrichtung 21 erzeugt, die eine Ausgabe des Codewortlängen- Komparators 17 verschiebt. Die Verzögerungseinrichtung 11 besteht aus zwei Stufen von Schieberegistern, bei denen das Steuersignal C2 als ein Schiebetakt verwendet wird. Solange der Korrekturblock 13 ein unvollständiges Codewort empfängt, dessen Länge geringer ist als die vorgegebene Codewortlänge N, führt er dementsprechend seine Korrekturoperation nicht aus und gibt das ursprüngliche Eingangssignal unverändert aus.
In Fig. 5 ist dargestellt, wie die jeweiligen Blöcke ihren Verarbeitungsvorgang und ihre Ausbreitungszustände behandeln. In Fig. 5 ist ein mit 3' bezeichnetes der aufeinanderfolgend eingegebenen Codewörter ein unvollständiges Codewort, dessen Länge geringer ist als die Codewortlänge N. Der Syndrorn-Erzeugungsblock 11 erzeugt aufeinanderfolgend Syndrome für die Codewörter 0, 1 und 2. Selbst zu einem Zeitpunkt t1, wenn der Syndrom-Erzeugungsblock 11 seine Erzeugung eines Syndroms für das unvollständige Codewort 3' beendet, empfängt der Fehler-Ortungs/Bewertungs-Block 12 noch nicht das Steuersignal C1, was dazu führt, daß der Fehler-Ortungs/Bewertungs- Block 12 seine Fehler-Ortungs/Bewertungs-Logikoperation bezüglich des Codeworts 2 nicht unterbricht. Diese Logikoperation wird zu einem Zeitpunkt t2 beendet, und für einen zwischen t2 und t4 liegenden Zeitraum führt der Fehlerkorrekturblock 13 seine Korrekturoperation bezüglich des Codeworts 2 aus. Es kann daher verhindert werden, daß eine fehlerhafte Korrektur auf der Grundlage einer fehlerhaften Fehlerortung bzw. eines Fehlers während der Logikoperation ausgeführt wird. Da der Schalter 20 die Ausgabe des Steuersignals t1 zum Zeitpunkt t2 sperrt, beginnt der Fehler-Ortungs/Bewertungs Block 12 seine Fehler-Ortungs/Bewertungs-Logikoperation bezüglich des unvollständigen Codeworts 3' nicht und beginnt seine Logikoperation bezüglich eines Codeworts 4 zu einem Zeitpunkt t3. Selbst wenn das Rücksetzsignal weiterhin zum Zeitpunkt t1 ausgegeben wird, setzt der Korrekturblock 13 seine Korrektur- und Ausgabeoperation bezüglich des Codeworts 1 fort, was dazu führt, daß kein Datenverlust auftritt. In einem zwischen t4 und t5 liegenden Zeitraum, währenddessen das unvollständige Codewort 3', dessen Länge geringer ist als die vorgegebene Codewortlänge N, ausgegeben wird, sperrt das Steuersignal C3 die Korrekturoperation, wodurch das Codewort 3' unverändert ausgegeben wird. Die der Korrektur nicht unterworfenen Daten können, falls erforderlich, auf der Grundlage der Daten der anderen normalen Codewörter interpoliert werden. Da eine fehlerhafte Korrektur gemäß dem vorliegenden Ausführungsbeispiel, die durch die Verarbeitungsbeginnsteuerung der jeweiligen Blöcke bewirkt worden wäre, gemäß dem Stand der Technik auf diese Weise vollkommen verhindert werden kann, kann die Rate oder die Wahrscheinlichkeit einer fehlerhaften Korrektur verringert werden.
Gemäß dem vorliegenden Ausführungsbeispiel wird der Logikverarbeitung des Fehler-Ortungs/Bewertungs-Blocks 12 eine der Codewortlänge N entsprechende Zeit zugewiesen, und der Korrekturblock 12 korrigiert dementsprechend das um einen 2N entsprechenden Zeitbetrag verzögerte Signal. Falls die Anzahl der für die Logikverarbeitung des Fehler-Ortungs/Bewertungs- Blocks 12 erforderlichen Takte mit γ (γ < N) bezeichnet ist, wird eine Verzögerung für die Verzögerungseinrichtung 18 und den Verzögerungsspeicher 19 durch N + β (γ ≤ β ≤ N) ausgedrückt.
Wenn die Logikverarbeitungszeit bis zur Fehler-Ortung/Bewertung demgegenüber länger ist als die Codewortlänge N, wird es erforderlich, den Fehler-Ortungslbewertungs-Block 12 weiter in mehrere Unterblöcke einzuteilen, um mehrere Logikverarbeitungsschritte auf der Grundlage einer Pipeline-Verarbeitung aufeinanderfolgend auszuführen.
Wenn eingegebene Codewörter eine feste Zeitdauer N' aufweisen, die länger ist als die Codewortlänge, tritt das Rücksetzsignal während eines Zeitraums N' in einem Nicht- Außertritt-Zustand auf. In diesem Fall vergleicht der Codewortlängen-Komparator 17 die vorgegebene Codewort-Zeitdauer N' zur Überwachung mit der Zeitdauer des Rücksetzsignals. Es sei nun angenommen, daß eine Verzögerung für die Verzögerungseinrichtung 10 mit N' bezeichnet ist und daß die Verzögerungen für die Verzögerungseinrichtung 18 und den Verzögerungsspeicher 19 jeweils mit 2N' bezeichnet sind. Falls die Beziehung γ < N' erfüllt ist, sei andererseits angenommen, daß eine Verzögerung für die Verzögerungseinrichtung 18 und den Verzögerungsspeicher 19 mit N' + β (γ ≤ β ≤ N') bezeichnet ist.
In Fig. 6 ist ein Beispiel des Aufbaus der Verzögerungseinrichtung 18 dargestellt, wobei Verzögerungselemente 22, deren Anzahl dem Zweifachen der maximal zuweisbaren Codewortlänge entspricht, in Kaskade geschaltet sind, so daß die Ausgänge der jeweiligen Verzögerungselemente 22 an die Eingänge eines Multiplexers 13 angeschlossen sind. Zur Auswahl einer (N+β) entsprechenden Verzögerung wählt der Multiplexer 13 die Ausgänge der Verzögerungselemente 22 entsprechend einem Verzögerungsauswahlsignal aus und erzeugt ein Ausgangssignal als Steuersignal c2. Das Steuersignal c2 wird auch als Lesebeginnsignal des Verzögerungsspeichers 19 in Fig. 4 verwendet.
In Fig. 7 ist ein weiteres Beispiel des Aufbaus der Verzögerungseinrichtung 18 dargestellt. Im vorliegenden Ausführungsbeispiel wird ein Random-access-Speicher (RAM) 24 verwendet, um das Rücksetzsignal um einen Betrag (N+β) zu verzögern. Der RAM 24 führt seine Lese- und Schreiboperationen mit anderen Worten während einer Periode des Eingabetakts bei einer identischen Adresse aus. Ein Adreßerzeugungs-Binärzähler 25 zählt einen Eingabetakt. Ein (N+β)-Frequenzteiler 26 erzeugt einen Impuls mit einer Zeitdauer, die dem (N+β)- fachen der Taktzeitdauer entspricht, und setzt den Adreßwert des Adreßerzeugungs-Binärzählers 25 auf seinen Ursprungswert zurück. Der Adreßerzeugungs-Binärzähler 25 gibt also bei einer Zeitdauer von (N+β) denselben Adreßwert an den RAM 24 aus. Ein Datenauslesen vom RAM 24 zu einem gegebenen Zeitpunkt ist ein (N+β) Takte zuvor auftretendes Datenschreiben in den RAM 24. Dementsprechend verzögert der RAM 24 das Rücksetzsignal um (N+β) Takte, um das Steuersignal c2 zu erzeugen. Wie der RAM 24 kann ein zweiter RAM zum Ausführen seiner Lese- und Schreiboperationen bei einer durch den Binarzahler 25 vorgegebenen Adresse als Verzögerungsspeicher 19 für Codewörter vorgesehen sein.
In Fig. 8 ist ein Beispiel des Aufbaus des (N+ β)-Frequenzteilers 26 aus Fig. 7 dargestellt. In der Zeichnung addiert ein Addierer 28 die vorgegebene Codewortlänge N zur vorgegebenen Verzögerung 13, um einen Code zu erzeugen, der auf einen Wert (N+β-1) hinweist. Ein Binärzähler 27 zählt einen Eingabetakt. Eine Übereinstimmungs-Erkennungsschaltung 29 setzt den Wert des Binärzählers 27 auf seinen Ursprungswert 0 zurück, wenn der Wert des Binärzählers 27 mit (N+β-1) übereinstimmt. Dementsprechend ist ein Ausgangssignal des Übereinstimmungs-Detektors 29 ein Impulssignal mit einer Zeitdauer (N+β). Es kann eine Anordnung verwendet werden, bei der der Binärzähler 27 einen Abwärtszähler aufweist, bei der der Übereinstimmungs-Detektor 29 durch eine Schaltung zum Erkennen, daß die Ausgabe des Zählers "0" wird, ersetzt ist und bei der eine Ausgabe der Schaltung bewirkt, daß die Ausgabe (N+β-1) des Addierers 28 am Abwärtszähler eingestellt wird.
In Fig. 9 ist ein weiteres Beispiel des Aufbaus des (N+β)-Frequenzteilers 26 aus Fig. 7 dargestellt. In dem Beispiel ist die Verzögerung β auf die Codewortlänge N festgelegt, d. h. der Freguenzteiler 26 ist praktisch ein 2N-Freguenzteiler. Weiterhin ist die vorgegebene Codewortlänge N nicht direkt, sondern in Form von αN-1 gegeben, wobei α ein Element auf einem Galois-Feld bezeichnet. Die Potenzzahl (i) in αi, d. h. die Ausgabe des Galois-Feld-Abwärtszählers 30, wird gewöhnlich durch den Multiplikationsvorgang bezüglich des Gabis-Feldes in einem Galois-Feld-Abwärtszähler 30 für jeden Takt um 1 vermindert. Eine α&sup0;-Erkennungsschaltung 31 gibt einen Impuls aus, wenn die Potenzzahl des Elements als eine Ausgabe des Galois-Feld-Abwärtszählers 30 Null wird. Ein Binärzähler 32 invertiert dann seine Ausgabe, wenn der Einheitselementdetektor 31 den Impuls ausgibt. Ein UND-Gatter 33 führt eine "UND"-Logikoperation bezüglich der Ausgabe der α&sup0;- Erkennungsschaltung 31 und der Ausgabe des Binärzählers 32 aus. Das UND-Gatter 33 gibt die Ausgabe der α&sup0;-Erkennungsschaltung 31 mit anderen Worten bei deren zweimaliger Ausgabe einmal aus. Dementsprechend wird ein Ausgangsimpulssignal vom UND-Gatter 33 in Abständen von 2N ausgegeben. Es ist möglicherweise ausführbar, eine solche Anordnung zu verwenden, bei der die α&sup0;-Erkennungsschaltung 31 durch eine Schaltung zum Erkennen von αN-1 ersetzt ist, so daß die Ausgabe dieser Erkennungsschaltung das Rücksetzen des Ausgangswerts des Galois-Feld-Zählers auf α&sup0; bewirkt.
Wie vorhergehend offenbart wurde, kann gemäß der vorliegenden Erfindung die Wahrscheinlichkeit einer fehlerhaften Korrektur verringert werden, da die fehlerhafte Korrektur, die bei der Steuerung aus dem Stand der Technik aufgetreten wäre, ausgeschaltet werden kann. Dieses Merkmal wird insbe sondere bei einer sehr schnellen Wiedergabe-Betriebsart sehr wirksam, bei der ein kurzes Blind-Codewort häufig erzeugt wird.

Claims

1. System zur Korrektur von Fehlern in sequentiell ausgelesenen Codewörtern, umfassend

mehrere in Kaskade geschaltete Verarbeitungsblöcke (11, 12, 13) mit

einem ersten Verarbeitungsblock (11) zur Aufnahme jedes Codewortes und zum Erzeugen von Syndromdaten aufgrund von in dem Codewort enthaltenen Paritätssymbolen,

einem zweiten Verarbeitungsblock (12) zum Ableiten eines Fehlerortungs- und eines Fehlerbewertungs-Polynoms für die Syndromdaten und zum Erzeugen von Fehlerort- und Fehlerwert-Daten durch Lösen der Fehlerortungs- und Fehlerbewertungs-Polynome, und

einem dritten Verarbeitungsblock (13) zur Korrektur von Fehlern in dem jeweiligen verzögerten Codewort unter Verwendung der Fehlerort- und Fehlerwert-Daten und zur Ausgabe des berichtigten Codeworts, und

eine Einrichtung zur Erzeugung von Steuersignalen (c1, c2) für den Beginn der Verarbeitung in den ersten bis dritten Verarbeitungsblöcken (11 ... 13) aufgrund eines den Kopf jedes Codewortes angebenden Synchronisiersignals,

gekennzeichnet durch

eine Einrichtung (10, 18) zur Verzögerung der Steuersignale (c1, c2) für den zweiten und den dritten Verarbeitungsblock (12, 13) bezüglich derjenigen für den ersten Verarbeitungsblock (11) und

eine Einrichtung (17, 20) zum Sperren derjenigen Steuersignale (c1) für den zweiten Verarbeitungsblock (12), die auf Köpfen von Codewörtern unrichtiger Länge beruhen.

2. System nach Anspruch 1, ferner umfassend

einen Komparator (17) zum Ausgeben eines Signals, sooft die Länge des jeweils korrigierten Codewortes einen vorgegebenen Wert aufweist, und

eine Verzögerungseinrichtung (21) zur Verzögerung des Kornparator-Ausgangssignals unter Erzeugung eines Sperrsignals (c3) zum Sperren der Fehlerkorrekturverarbeitung durch den dritten Verarbeitungsblock (13) für die Zeitspanne, während der an dem dritten Verarbeitungsblock (13) ein Codewort unrichtiger Länge anliegt.

3. System nach Anspruch 1 oder 2, wobei die Einrichtung (18) zum Verzögern des Steuersignals (c2) für den dritten Verarbeitungsblock (13) mehrere in Kaskade geschaltete Verzögerungsglieder (22) aufweist, deren Ausgänge an einen Multiplexer (23) angeschlossen sind, wobei der Multiplexer (23) das Steuersignal (c2) für den dritten Verarbeitungsblock (13) aufgrund des Ausgangssignals eines entsprechend einem Verzögerungs-Wahlsignal ausgewählten Verzögerungsgliedes (22) er zeugt.

4. System nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (18) zum Verzögern des Steuersignals (c2) für den dritten Verarbeitungsblock (13) aufweist:

einem Random-access-Speicher (24) zur Speicherung des Steuersignals für den ersten Verarbeitungsblock (11),

eine Adressen-Erzeugungseinrichtung (25) zum sequentiellen Weiterschalten des Adreßwertes zum Lesen/Schreiben in den/aus dem Random-access-Speicher (24), und

eine Verzögerungs-Bestimmungseinrichtung (26), die den Adreßwert der Adressen-Erzeugungseinrichtung (25) in regelmäßigen Intervallen auf seinen Ursprungswert zurückführt.

5. System nach Anspruch 4, wobei die Verzögerungs-Bestimmungseinrichtung (26) aufweist:

eine Potenzänderungseinrichtung (30) zur Aufnahme eines Signals, das das Element (αN-1) in einem Galois-Feld angibt (wobei N gleich der Codewortlänge ist), zum sequentiellen Andem der Potenzzahl des Elements in dem Galois-Feld, und zur Ausgabe des so abgeleiteten Elements des Galois-Feldes,

eine Potenz-Erfassungseinrichtung (31) zur Erzeugung eines Ausgangssignals, wenn der Ausgang der Potenz-Änderungseinrichtung (30) einen vorgegebenen Wert annimmt, und

eine Zähleinrichtung (32), die die Häufigkeit ermittelt, mit der die Potenz-Erfassungseinrichtung (31) den vorgegebenen Wert erfaßt, und das Ausgangssignal der Potenz-Erfassungseinrichtung (31) bei konstanter Erfassungsfrequenz einmal weitergibt, um den Adreßwert in Abhängigkeit vom Ausgangssignal der Zähleinrichtung (32) auf seinen Ursprungswert zurückzuführen.