DE69208922T2

DE69208922T2 - Rauschformerschaltung

Info

Publication number: DE69208922T2
Application number: DE69208922T
Authority: DE
Inventors: Yuichi Maruyama
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1991-04-30
Filing date: 1992-04-28
Publication date: 1996-09-05
Anticipated expiration: 2012-04-29
Also published as: EP0511817B1; EP0511817A1; US5281969A; JPH04329714A; DE69208922D1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft eine Rauschformerschaltung, die in einem Digital-/Analog-Wandler einer Überabtastmethode verwendet wird, und insbesondere eine Rauschformerschaltung, die eine A-Modulationsmethode oder eine ΔΣ-Modulationsmethode zum Runden von Daten mit einer beliebigen Anzahl von Bits in Daten mit einer kleineren Anzahl von Bits verwendet.
Als herkömmliche Rauschformerschaltung, die in einem Digital-/Analog-Wandler einer Überabtastmethode verwendet wird, wird im allgemeinen eine in Fig. 2 gezeigte Schaltung mit Merkmalen, die in einem Signal-Flußdiagramm eines sekundären ΔΣ- Modulators dargestellt sind, verwendet. Wenn jedoch dieses Flußdiagramm direkt als ein Schaltkreis verwirklicht wird, werden vier Rechnerschaltkreise 11 bis 14 benötigt, von denen jeder eine große Wortlänge besitzt, d. h. die Schaltkreise 11 bis 14 benötigen eine große Chipfläche, wenn die Schaltungen integriert werden.
Daher wird, wie in Fig. 3 gezeigt ist, eine Schaltung vorgeschlagen, in der die Anzahl der Rechnerschaltkreise verringert wird, um die Chipfläche zu verkleinern, und ein Signal- Flußdiagramm modifiziert ist ("IEEE JOURNAL OF SOLID-STATE CIRCUITS" VOL. SC-22, Nr. 3, S. 390-394, Juni 1987). Die Übertragungscharakteristiken dieser Schaltung sind die gleichen wie die der Schaltung in Fig. 2. Diese Schaltung von Fig. 3 hat drei Rechnerschaltkreise 21, 22 und 23, und die Anzahl der Rechnerschaltkreise ist kleiner als die der Schaltung in Fig. 2. Wenn jedoch das Signal-Flußdiagramm in Fig. 3 in einer integrierten Schaltung verwirklicht werden soll, stellt sich folgendes Problem: Beim Verarbeiten von Daten mit einer großen Wortlänge erfordern die Daten mit einer großen Wortlänge eine große Fläche für Datenleitungen, da die Verdrahtungsleitungen der Schaltung in Fig. 3 komplizierter sind als die der Schaltung in Fig. 2. Daher wird die Chipfläche der integrierten Schaltung nicht so verringert.
In den Figuren 2 und 3 kennzeichnen die Positionszahlen 15, 16, 18, 24 und 25 Verzögerungsschaltungen, 17, 28 und 29 Analog-/Digital-Umsetzer und 26 und 27 Amplitudenbegrenzer.
Wie oben beschrieben, wird eine Chipfläche ungünstig groß, wenn eine herkömmliche Rauschformerschaltung in einem integrierten Schaltkreis realisiert werden soll.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, eine Rauschformerschaltung zu schaffen, mit der man einen integrierten Schaltkreis mit einer kleinen Chipfläche realisieren kann, selbst wenn Daten mit einer großen Wortlänge verarbeitet werden.
Um die obige Aufgabe zu lösen, wurde gemäß der vorliegenden Erfindung eine Rauschformerschaltung geschaffen, die folgendes enthält: eine erste und eine dritte Recheneinrichtung zum Teilen der Eingangsdaten, die eine beliebige Anzahl von Bits aufweisen, in höherwertige Bits und niederwertige Bits in bezug auf ein Bit, das während einer Wortlänge- Umwandlungsoperation abgerundet wurde, welche eine Differenz zwischen den höherwertigen Bits und den Rückführdaten, die von den Ausgabedaten zurückgeführt wurden, errechnen und die Differenz mit den niederwertigen Bits der Eingangsdaten zu verknüpften Ausgangsdaten verbinden, eine zweite und eine vierte Recheneinrichtung zum Addieren der verknüpften Datenausgabe von der ersten und der dritten Recheneinrichtung zu Ausgangsdaten, die von den Additionsausgängen der zweiten bzw. vierten Recheneinrichtung zurückgeführt wurden, und eine Einrichtung zum Runden der Ausgangsdaten der vierten Recheneinrichtung in Ausgangsdaten mit einer kleineren Anzahl von Bits, wobei die Ausgangsdaten von der zweiten Recheneinrichtung der dritten Recheneinrichtung zugeführt werden und die Ausgangsdaten der Rundungseinrichtung der ersten und dritten Recheneinrichtung als Rückführdaten zugeführt werden.

Kurze Beschreibung der zeichnungen

Fig. 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Blockdiagramm zum Erklären eines Signal- Flußdiagramms einer sekundären ΔΣ-Modulationsschaltung; und
Fig. 3 ist ein Blockdiagramm zum Erklären eines anderen Signal-Flußdiagramms einer sekundären ΔΣ-Modulationsschaltung.

Beschreibung des bevorzugten Ausführungsbeispiels

Ein Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend mit Bezugnahme auf die beigefügten zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel der vorliegenden Erfindung darstellt und eine Schaltung zum Runden von 18-Bit-Eingangsdaten, die durch ein Zweierkomplement dargestellt sind, in 1-Bit-Ausgangsdaten zeigt. Die Schaltung bezieht sich auf ein Signal-Flußdiagramm, das in Fig. 2 gezeigt ist. Die Zahlen an den Signalleitungen in Fig. 1 bezeichnen jeweils die Anzahl der Bits.
Gemäß diesem Ausführungsbeispiel zeichnet sich eine Rauschformerschaltung in einem Digital-/Analog-Wandler mit einer Einrichtung zum Runden von 18-Bit-Eingangsdaten 9, die durch ein Zweierkomplement dargestellt sind, in Einbit- Ausgangsdaten 10, dadurch aus, daß sie Subtrahierglieder (SUB) 1 und 3 als Einrichtungen zum Teilen der Eingangsdaten 9 in höherwertige Bits und niedrigerwertige Bits in bezug auf ein während einer Wortlänge-Umwandlungsoperation abgerundetes Bit aufweisen, eine Differenz zwischen den von einem Ausgang rückgeführten höherwertigen Bits und Rückführdaten 10a berechnen und die Differenz mit den niederwertigeren Bits verbinden, um die resultierenden Daten auszugeben.
Das Subtrahierglied 1 entspricht dem Rechnerschaltkreis 11 in Fig. 2, teilt die 18-Bit-Eingangsdaten 9 in Daten des höchstwertigen Bits (MSB) und 17-Bit-Daten, und errechnet eine Differenz zwischen den MSB-Daten und 2-Bit-Rückführdaten 10a, um 4-Bit-Daten auszugeben. Die 17-Bit-Daten werden zu dem niedrigstwertigen Bit (LSB) der 4-Bit-Daten addiert und die sich ergebenden Daten als 21-Bit-Daten in einen Addierer (ADD) 2 eingegeben, der als Rechnerschaltkreis der nächsten Stufe dient (entsprechend dem Rechnerschaltkreis 13 in Fig. 2). Der Addierer 2 addiert die rückgeführten Ausgangsdaten und die durch Addieren der 17-Bit-Daten zu den 4-Bit-Daten erhaltenen 21-Bit- Daten und gibt 21-Bit-Daten aus. Außerdem teilt das Subtrahierglied 3, das dem Rechnerschaltkreis 13 in Fig. 2 entspricht, die als Rechenergebnis des Addierers 2 erhaltenen 21-Bit-Daten in höherwertige 4-Bit-Daten und niedrigerwertige 17-Bit-Daten und errechnet die Differenz zwischen den höherwertigen 4-Bit- Daten und den 2-Bit-Rückführdaten 10a, um 4-Bit Daten auszugeben. Das Subtrahierglied 3 addiert die niedrigerwertigen 17- Bit-Daten, die bei der Berechnung nicht verwendet werden, zu dem niedrigstwertigen Bit der 4-Bit-Daten, um 21-Bit-Daten zu erhalten, und führt die 21-Bit-Daten einem Addierer (ADD) 4 zu, der als Rechnerschaltkreis der nächsten Stufe dient (entsprechend dem Rechnerschaltkreis 14 in Fig. 2). Der Addierer 4 addiert die rückgeführten Ausgangsdaten und die durch Addieren der 17-Bit-Daten zu den 4-Bit-Daten erhaltenen 21-Bit- Daten, um 21-Bit-Daten auszugeben.
In Fig. 1 bezeichnen die Positionszahlen 5, 6 und 8 Latchschaltkreise (LAT), die den Laufzeitschaltkreisen 15, 16 und 17 in Fig. 2 entsprechen, und die Positionszahl 7 bezeichnet einen Vergleicher (COM), der dem Analog-/Digital-Umsetzer 17 in Fig. 2 entspricht. Der Vergleicher 7 empfängt die 21-Bit- Daten vom Addierer 4, um die in 1-Bit-Daten gerundeten Ausgangsdaten 10 auszugeben, und die Ausgabe vom Vergleicher 7 wird zu den Addierern 1 und 3 rückgeführt.
Nun wird eine Operation dieses Ausführungsbeispiels hauptsächlich unter Bezugnahme auf Operationen der Subtrahierglieder 1 und 3 beschrieben. Es wird angenommen, daß ein Signal mit einer maximalen Amplitude von ±1 als Eingangsdaten 9 eingegeben wird.
Vorausgesetzt, das höchstwertige Bit wird als Vorzeichenbit definiert und die übrigen Bits werden so gesetzt, daß sie Positionen nach dem Komma einnehmen, dann ist ein Bereich von Zahlenwerten, der durch 18-Bit-Zweierkomplementdaten dargestellt werden kann, ein Bereich von -1 bis +(1 - 1/2&supmin;¹&sup7;), und die 18-Bit-Daten können nicht +1 darstellen. Aus diesem Grund kann +1 als "01,00000000000000000" dargestellt werden, wenn die Anzahl der Vorzeichenbits um 1 erhöht wird, um 19-Bit-Daten zu werden, und -1 kann als "11,00000000000000000" dargestellt werden. Außerdem müssen Daten auf ±1 gerundet werden, um Bits auf Bitpositionen hinter einem Komma abzurunden, damit man 1-Bit- Daten erhält. Wenn dieses Phänomen verwendet wird, weil bei ±1 Ziffern nach dem Komma "0" sind, ist keine Berechnung nötig. Zu diesem Zeitpunkt fällt ein Wert, der durch die 18-Bit-Daten dargestellt werden kann, in einen Bereich von -1 bis +(1-1/2&supmin;¹&sup7;) . Dieser Bereich wird durch 19-Bit-Zweierkomplemente als ein Bereich von "11,00000000000000000" bis "00,11111111111111111" dargestellt. Somit wird ein Datenbereich, der durch die 18-Bit-Daten dargestellt werden kann, um einen Wert verringert, der dem niedrigstwertigen Bit entspricht. Aus diesem Grund wird eine Verstärkung von 2¹&sup8;/(2¹&sup8; + 1), d. h. ungefähr -33 x 10&supmin;&sup6; dE erzielt. Jedoch ist dieser Wert sehr klein, und der Wert kann vernachlässigt werden, wenn eine Wortlänge aus 10 Bits oder mehr besteht.
Daher können die Subtrahierglieder 1 und 3 (entsprechend den Rechnerschaltkreisen 11 und 13) durch ungefähr 3 Bits dargestellt werden, und die in Fig. 1 gezeigte Schaltungsanordnung kann aus folgendem Grund erhalten werden: Da der 4- bis 8-fache Dynamikbereich einer sekundären ΔΣ-Modulationsschaltung benötigt wird, benotigt die Vorzeichenbiterweiterung zum Sichern des Dynamikbereichs statt einem Bit 3 bis 4 Bits.
Die Schaltung dieses Ausführungsbeispiels hat einen Versatz entsprechend LSB/2, wenn mit 0 verglichen wird. Jedoch ist in dieser Schaltung der Versatz des Vergleichers differenziert, und er wird nicht als Ausgangssignal erzielt, wodurch kein Problem entsteht.
Es wird geschätzt, daß die Chipfläche eines integrierten Schaltkreises, der dieses Ausführungsbeispiel verwendet, die halbe Fläche eines herkömmlichen integrierten Schaltkreises einnimmt.
Wie oben beschrieben, wurde hier gemäß der vorliegenden Erfindung ein integrierter Schaltkreis verwirklicht, in dem die Chipfläche und der Schaltkreismaßstab klein sind und die Datenleitungen mit einer großen Wortlänge zwischen Eingang und Ausgang des integrierten Schaltkreises nicht kompliziert sind. Daher hat der integrierte Schaltkreis eine große Wirkung.

Claims

1. Rauschformerschaltung, gekennzeichnet durch:

eine erste und eine dritte Recheneinrichtung (1, 3) zum Dividieren der Eingangsdaten, die eine beliebige Anzahl von Bits aufweisen, in höherwertige Bits und niederwertige Bits in bezug auf ein Bit, das während einer Wortlänge-Umwandlungsoperation abgerundet wurde, zum Berechnen einer Differenz zwischen den höherwertigen Bits und den Rückkopplungsdaten, die von den Ausgabedaten zurückgeführt wurden, und zum Verbinden der Differenz mit den niederwertigen Bits der Eingangsdaten zu verknüpften Ausgangsdaten;

eine zweite und eine vierte Recheneinrichtung (2, 4) zum Addieren der verknüpften Ausgangsdaten von der ersten und der dritten Recheneinrichtung zu Ausgangsdaten, die von den Additionsausgängen der zweiten bzw. vierten Recheneinrichtung zurückgeführt wurden, und

eine Einrichtung (7) zum Runden der Ausgangsdaten der vierten Recheneinrichtung in Ausgangsdaten mit einer kleineren Anzahl von Bits,

wobei die Ausgangsdaten von der zweiten Recheneinrichtung der dritten Recheneinrichtung zugeführt und die Ausgangsdaten der Rundungseinrichtung der ersten und dritten Recheneinrichtung als Rückkopplungsdaten zugeführt werden.

2. Schaltung nach Anspruch 1, wobei die Eingangsdaten Binärdaten sind, die durch ein Zweierkomplement dargestellt werden.

3. Schaltung nach Anspruch 1, wobei die erste Recheneinrichtung eine Berechnung durchführt, so daß die Eingangsdaten in ein höchstwertiges Bit und niederwertigere Bits als das höchstwertige Bit aufgeteilt werden.

4. Schaltung nach Anspruch 1, wobei die erste bzw. die dritte Recheneinrichtung durch Subtrahierglieder, die zweite bzw. die vierte Recheneinrichtung durch Addierer und die Rundungseinrichtung durch einen Vergleicher gebildet werden.