DE69026289T2

DE69026289T2 - Halbleiterspeichergerät mit Redundanzschaltungen

Info

Publication number: DE69026289T2
Application number: DE1990626289
Authority: DE
Inventors: Junko Hatta; Minoru Hatta
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-01-10
Filing date: 1990-01-08
Publication date: 1996-10-31
Anticipated expiration: 2010-01-09
Also published as: EP0378332B1; EP0378332A2; DE69026289D1; EP0378332A3

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speichereinrichtung, die eine Speicherzellenanordnung mit einer Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind, sowie eine Vielzahl von Eingangs/Ausgangs-Datenleitungen umfaßt, und im besonderen ihre Redundanzschaltungen.
Der Fortschritt des Integrationsgrades von Halblelterspeichern ist beachtenswert, und bei einem dynamischen Direktzugriffsspeicher (DRAM) gehört die Kapazität von 1 MBit der Hauptrichtung an. Bei einem Direktzugriffsspeicher so großer Kapazität werden in der Regel Redundanzschaltungen zur Verfügung gestellt, um die Herstellungskosten zu senken. Sie sind gedacht, Ersatz-Speicherzellen abseits der regulären Speicherzellen auf dem Speicherchip einzurichten, und wenn bei der Inspektion des Wafers ein Fehler in einem Teil der regulären Zellen gefunden wird, sie durch die Ersatz-Speicherzellen zu ersetzen, um dadurch die fehlerhaften Chips zu retten. In der Praxis werden innerhalb der Speicheranordnung mit vielen in einer Matrix angeordneten Speicherzellen eine blinde Reihe oder eine blinde Spalte oder beide zum Ersetzen der Reihe oder der Spalte, die fehlerhafte Speicherzellen enthält, bereitgestellt, und wenn die Reihenadresse oder die Spaltenadresse der Reihe oder der Spalte, die fehlerhafte Speicherzellen enthält, gewählt wird, wird nicht die Reihe oder Spalte in der regulären Speicherzellenanordnung gewählt, sondern die Ersatzreihe oder die Ersatzspalte wird gewählt.
Als weitere Tendez, die den Fortschritt des Integrationsgrades von Halbleiterspeichern begleitet, ist die Diversifikation der Bitorganisation bekannt. Herkömmlich, die DRAMs wurden in einer großen Menge als Hauptspeicher eines Computers benutzt, reichte die x1 DIL-Organisation aus, um jedesmal auf eine Speicherzelle zuzugreifen. Da jedoch die Kosten pro Bit gefallen sind, haben sich die Anwendungsgebiete von DRAMs erweitert, und die Anzahl von Speicherzellen, die auf einem Chip integriert werden kann, hat sehr stark zugenommen, und somit gibt es eine zunehmende Nachfrage nach dem Multibit-DRAM, um auf mehrere Speicherzellen auf einmal zuzugreifen. Als der Multibit-Speicher sind zur Zeit die x4 Bitorganisation bei dem DRAM und die Bx Bit- organisation bei dem statischen Direktzugriffsspelcher (SRAM) üblich, aber künftig wird erwartet, daß Speicher der x16 Bitorganisation, der x32 Bitorganisation und selbst der x64 Bitorganisation benötigt werden.
Fig. 5 und 6 zeigen Anwendungsbelsplele von herkömmlichen Redundanzschaltungen in einer solchen Multibit-Speichereinrichtung. Der Einfachheit halber ist in Fig. 5 und 6 die Zahl der Spaltenadressen in der x4 Bitorganisation vier. Außerdem bestehen die Spaltenleitungen und die E/A-Datenleitungen tatsächlich aus einem Paar von zwei Leitungen, einschließlich der Leitung für komplementäre Daten, aber sie werden in diesen Beispielen durch eine Leitung dargestellt.
In Fig. 5 sind Bitleitungen (Spaltenleitungen), die gemeinsame Spaltenadressen besitzen, angrenzend angeordnet. Die Bitleitungen B1, B2, ..., B16 sind reguläre Bitleitungen. D1, D2, D3, D4 sind E/A-Datenleitungen, die 4 Bits von Eingangs/Ausgangs-Daten entsprechen. Die Transistoren T1, T2, ..., T16 verbinden die regulären Bitleitungen B1 bis B16 nach Maßgabe der Spaltenauswahl-Signalleitungen C1, C2, C3, C4, die durch einen regulären Spaltendecoder 10 decodiert und aktiviert werden, elektrisch mit den E/A-Datenleitungen D1 bis D4. B11, B18, B19, B20 sind Ersatzbitleitungen, und wenn ein Fehler in der Speicherzelle auf einer der mit den E/A-Datenleitungen D1 bis D4 elektrisch verbindbaren regulären Bitleitungen B1 bis B16 vorhanden ist, werden solche fehlerhaften Bitleitungen durch Ersatzbitleitungen B11 bis B20 ersetzt. Ein Redundanzspaltendecoder 20 aktiviert die Redundanzspalten-Auswahlsignalleitung C5, wenn die Spaltenadresse, die die fehlerhafte Speicherzelle enthält, gewählt wird. Als Folge werden die Transistoren T17, T18, T19, T20 zum Leiten gebracht, und die Ersatzbitleitungen B17 bis B20 werden mit dem E/A-Datenleitungen D1 bis D4 elektrisch verbunden. Gleichzeitig bleibt die durch diese Spaltenadresse zu aktivierende Spaltenauswahl-Signalleitung inaktiv, wenn kein Fehler in den regulären Speicherzellen vorhanden ist. Die Spaltenadresse zum Aktivieren der Redundanzspalten-Auswahlsignalleitung wird errichtet, indem ein Teil der vorübergehend auf dem Chip gebildeten Sicherung nach dem Entdecken der fehlerhaften Speicherzelle bei der Waferinspektion mit einem Laser abgeschnitten wird.
Fig. 6 ist ein Beispiel, bei dem die mit den gleichen E/A-Datenleltungen elektrisch verbundenen Bitleitungen angrenzend angeordnet sind.
Wie Fig. 6 zeigt, sind die regulären Bitleitungen B1, B2, ..., B16 als in vier Blöcke für jede entsprechende E/A-Datenleitung geteilt angeordnet. In diesem Fall sind die Spaltendecoder 10, 11, 12, 13 in jedem Block angeordnet, und gemäß der Spaltenadresse wird eine von jedem Block von Spaltenauswahl-Slgnalleitungen C01, C02, C03, C04, C11, C12, C13, C14, C21, C22, C23, C24, C31, C32, C33, C34, z.B. die Spaltenauswahl-Signalleitungen C01, C11, C21, C31, aktiviert. Die Ersatzbitleitungen B11, B18, B19, B20 und die Redundanzspaltendecoder 20, 21, 22, 23 sind ebenfalls mit einer (einem) in jedem Block angeordnet. Wenn die Spaltenadresse der fehlerhaften Speicherzelle gewählt wird, weden alle Redundanzspalten-Auswahlsignal leitungen C05, C15, C25, C35 aktiviert, und die Transistoren T17, T18, T19, T20 werden zum Leiten gebracht, und die Ersatzbitleitungen werden jeweils mit den E/A-Datenleitungen D1, D2, D3, D4 verbunden. Gleichzeitig bleibt in jedem Spaltendecoder 10 bis 13 die durch die Spaltenadresse zu aktivierende Spaltenauswahl-Signalleitung inaktiv, wenn in den regulären Speicherzellen kein Fehler vorhanden ist.
Der Zustand des Auftretens einer defekten Speicherzelle ist übrigens nicht völlig zufällig, sondern oft werden angrenzede Speicherzellen gleichzeitig fehlerhaft oder die angrenzenden Bitleitungen sind kurzgeschlossen, um zwei Spalten gleichzeitig defekt zu machen. Andererselts wird bei der In Fig. 6 gezeigten Spaltenredundanzschaltung eine Bitleitung durch die Redundanzbitleitung in jedem Block ersetzt, und wenn die angrenzenden oberen und unteren Bitleitungen gleichzeitig fehlerhaft werden oder die angrenzenden Bitleitungen kurzgeschlossen werden, um fehlerhaft zu sein, ist es deshalb unmöglich, sie zu retten. Im Fall des in Fig. 6 gezeigten Beispiels ist es somit unvorteilhaft, daß die Wirksamkeit der Reparatur mit der Redundanzschaltung nicht so hoch gehoben wird.
Im Gegensatz dazu ist es in Fig. 5, auch wenn defekte Speicherzellen vorhanden sind, die sich über zwei oder mehr Spalten verteilen, vorteilhaft, daß es möglich ist, sie mit Ersatzbitleitungen zu ersetzen, soweit sie im Bereich derselben Spaltenadresse liegen. In dem Fall von Fig. 5 wird jedoch, da die Übertragungsgatter-Transistoren T1, T2, ..., T20 zum elektrischen Verbinden der Bitleitungen mit den E/A-Datenleitungen als mit den E/A-Datenleitungen D1 bis D4 überlappend angeordnet sind, der Layout-Entwurf eingeschränkt, und die Chipfläche ist größer als in Fig. 6. Anstatt die Transistoren unter dem Verdrahtungsbereich der E/A-Datenleitungen zu bilden, kann erwogen werden, die Drains der Transistoren T1 bis T20 mit den E/A-Datenleitungen D1 bis D4 zu verbinden, wobei die Verdrahtung die E/A-Datenleitungenen D1 bis D4 kreuzt, aber wenn so strukturiert, ist es im Fall von Fig. 5 erforderlich, eine Kreuzverdrahtung für jede Bitleitung anzuordnen, und die Verdrahtungskapazität der E/A-Leitungen D1 bis D4 nimmt verglichen mit dem Fall, wo nur eine Kreuzverdrahtung für jeden Block ausreichend ist, wesentlich zu, und die Arbeitsgeschwindigkeit kann erheblich gesenkt werden. Solche Probleme der Zunahme der Chipfläche und der Verminderung der Arbeitsgeschwindigkeit werden umso ernsthafter, wenn die Anzahl von Bits der Eingabe/Ausgabe-Daten zunimmt.
Um die obigen Probleme zu lösen, ist die Erfindung gedacht, eine Redundanzschaltung zu bilden, um die mit einer spezifischen E/A-Datenleitung elektrisch zu verbindenden Bitleitungen durch die Ersatzbitleitungen zu ersetzen, anstatt die Bitleitungen mit einer spezifischen Spaltenadresse durch Ersatzbitleitungen zu ersetzen, wobei die gleiche Schaltung und Zusammensetzung wie in Fig. 6 für die regulären Speicherzellen aufrechterhalten wird, weil sie beim Layout vorteilhaft ist. Mit anderen Worten, wenn eine Spalte mit Defekten vorhanden ist, werden alle Bitleitungen, die die E/A-Datenleitung mit einer solchen Spalte teilen, ungeachtet der Spaltenadresse von der E/A-Datenleitung getrennt, und dafür wird eine Gruppe von Ersatzbitleitungen, die entsprechend jeder Spaltenadresse angeordnet ist und entsprechend der Spaltenadresse ausgewählt wird, mit derselben E/A-Datenleitung elektrisch verbunden.
Die vorliegende Erfindung stellt eine Halbleiter-Speichereinrichtung zur Verfügung, die umfaßt:
eine Speicherzellenanordnung mit einer Vielzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, mit N (wobei N eine Ganzzahl nicht kleiner als 2 ist) Spalten in jeder von M (wobei M eine Ganzzahl nicht kleiner als 2 ist) Spaltenadressen in der Speicherzellenanordnung, wobei die Spalten in N Spaltenblöcken angeordnet sind und jeder Spaltenblock M Spalten unterschiedlicher Spaltenadressen umfaßt, die benachbart angeordnet sind;
N E/A-Datenleitungen, von denen jede einem der N Spaltenblöcke entspricht;
eine erste elektrische Verbindungseinrichtung, die für jede ausgewählte Adresse die N E/A-Datenleitungen mit den N Spalten, die die ausgewählte Adresse besitzen, verbindet, so daß jede E/A-Datenleitung mit einer Spalte in dem entsprechenden Spaltenblock nach Maßgabe der Spaltenadresse verbunden ist;
eine Mehrzahl von Ersatzspalten, die die Spalten in einem Spaltenblock der Speicherzellenanordnung ersetzen kann, wobei wenigstens eine Ersatzspalte jeder der M Spaltenadressen entspricht;
eine elektrische Trenneinrichtung, die angeordnet ist, um das Anlegen von Signalen auf wenigstens einer bestimmten E/A-Datenleitung von den N E/A-Datenleitungen an die mit der bestimmten E/A-Datenleitung verbundenen Spalten zu sperren, und
eine zweite elektrische Verbindungseinrichtung, die die Ersatzspalten nach Maßgabe der Spaltenadressen mit der bestimmten E/A-Datenleitung verbindet.
Die Erfindung stellt ferner eine Halbleiter-Speichereinrichtung gemäß einer weiteren Ausführung, wie in Anspruch 1 beansprucht, zur Verfügung.
Gemäß dieser Konstruktion sind die Bitleitungen durch Teilen in jede entsprechende E/A-Datenleitung angeordnet, und wenn Fehler über zwei oder mehr benachbarte Spalten vorhanden sind, können alle fehlerhaften Speicherzellen, soweit sie innerhalb des Blocks derselben E/A-Datenleitung liegen, durch die Speicherzellen der Ersatzspalte ersetzt werden. Daher kann unter Minimierung der Zunahme der Chipfläche und der Verringerung der Arbeitsgeschwindigkeit infolge der Multibit-Organisation eine Redundanzschaltung mit hoher Reparatureffizienz verwirklicht werden.
Fig. 1 ist ein Schaltbild einer Halbleiter-Speichereinrichtung gemäß einer ersten Ausführung der Erfindung.
Fig. 2 ist ein Schaltbild einer Halbleiter-Speichereinrichtung gemäß einer zweiten Ausführung der Erfindung.
Fig. 3 ist ein Schaltbild einer Halbleiter-Speichereinrichtung gemäß einer dritten Ausführung der Erfindung.
Fig. 4 ist ein Schaltbild einer Halbleiter-Speichereinrichtung gemäß einer vierten Ausführung der Erfindung.
Fig. 5 und 6 sind Schaltbilder von herkömmlichen Halbleiter-Speichereinrichtungen.
Fig. 1 zeigt eine erste Ausführung des multibit-organisiserten Halbleiterspeichers der Erfindung. Auch in Fig. 1 wird wie in Fig. 5 und 6 die Erklärung vereinfacht, indem eine 4x Bitorganisation mit vier Spaltenadressen dargestellt wird. In Fig. 1 sind die Bitleitungen B1, B2, ..., B16 nach Maßgabe jeder entsprechenden E/A-Datenleitung in vier Blöcke geteilt, und vier Bitleitungnen, die jeder von vier Spaltenandressen entsprechen, sind in jedem Block angeordnet. Reguläre Speicherzellen M1 bis M116 sind wie in Fig. 1 gezeigt mit den Bitleitungen B1 bis B16 verbunden. Wenn durch die in jedem Block angeordneten Spaltendecoder 10, 11, 12, 13 eine bestimmte Spaltenadresse ausgewählt wird, wird daher eine aus jedem Block von Spaltenauswahl- Signalleitungen C01, C01, C03, C04, C11, C12, C13, C14, C21, C22, C23, C24, C31, C32, C33, C34, z.B. die Spaltenauswahl-Signalleitungen C01, C11, C21, C31 ausgewählt und aktiviert. Als Folge werden die Übertragungsgatter-Transistoren T1, T2, ..., T16, wobei die Gates der Transistoren T1, T5, T9, T13 mit den aktivierten Spaltenauswahl-Signalleitungen verbunden sind, zum Leiten gebracht, und die Bitleitungen B1, B5, B9, B13 werden mit den Block-E/A-Datenleitungen 30, 31, 32, 33 elektrisch verbunden. Die Block-E/A-Datenleitungen 30, 31, 32, 33 sind jeweils mit den E/A-Datenleitungen D1, D2, D3, D4 über die Sicherungen F30, F31, F32, F33 elektrisch verbunden.
B17, B18, B19, B20 sind Ersatzbitleitungen, die jeweils den vier Spaltenadressen entsprechen, insgesamt vier, soviel wie in einem Block der regulären Bitleitungen B1 bis B16. Ersatzspeicherzellen M17 bis M120 sind mit den Ersatzbitleitungen B17 bis B20 wie in Fig. 1 gezeigt verbunden. Der Block der Ersatzbitleitungen B17 bis B20 besitzt auch einen Spaltendecoder 14, und wenn eine bestimmte Spaltenadresse gewählt wird, wird eine der Spaltenauswahl-Signalleitungen C41, C42, C43, C44, z.B. die Spaltenauswahl-Signalleitung C41, gewählt. Als Folge wird von den Übertragungsgatter-Transistoren T17, T18, T19, T20 der Transistor T17 mit der Spaltenauswahl-Signalleitung C41 verbunden, und sein Gate wird zum Leiten gebracht, und die Ersatzbitleitung B11 wird mit der Block-E/A-Datenleitung 34 in dem Ersatzbitleitungs block elektrisch verbunden.
Wenn in den regulären Bitleitungen in den Speicherzellen (z.B. M1, M101), die z.B. mit der Bitleitung B1 elektrisch verbunden sind, Fehler gefunden werden, wird die Sicherung F30, die zwischen die E/A-Datenleitung D1 und die Block-E/A-Datenleitung 30 geschaltet ist, durch Laserbestrahlung durchgeschmolzen. Als Folge sind die regulären Spelcherzellen (z.B. M1, M101) mit der E/A-Datenleitung D1 elektrisch nicht verbunden. Stattdessen wird folglich die Sicherung F1 durchgeschmolzen, und von den Übertragungsgatter-Transistoren T21, T22, T23, T24 wird der Transistor T21 zwischen der E/A-Datenleitung D1 und der Block-E/A-Datenleitung 34 Im Ersatzblock zum Leiten gebracht, während die anderen Transistoren T22, T23, T24 gesperrt gehalten werden. Der Block der Bitleitungen B1, B2, B3, B4, einschließlich der Bitleitung 81 mit defekten Speicherzellen, wird daher durch den Block von Ersatzbitleitungen B17, B18, B19, B20 ersetzt, so daß dieser Speicherchip insgesamt normal arbeiten kann. Die Gatepotentiale E1, E2, E3, E4 der Transistoren T21, T22, T23, T24, die selektiv zwischen die Block-E/A-Datenleitung 34 Im Ersatzblock und die E/A-Datenleitungen D1, 02, D3, D4 geschaltet sind, werden in der Regel durch die Sicherungen F1 bis F4 auf dem Massepotential gehalten, und die Transistoren T21, T22, T23, T24 befinden sich im nichtleitenden Zustand.
Wenn jedoch die Sicherung F1 zwischen dem Gate und Masse des Transistors T21 durchgeschmolzen wird, wird das Gatepotential des Transistors T21 auf die Versorgungspannung vorgeladen, wenn der Transistor T25 während der Vorladeperiode des Speichers durch das Vorladesignal leitend gemacht wird, und diese Spannung wird danach beibehalten, so daß der Transistor T21 immer im leitenden Zustand ist. Als Folge werden die Ersatzbitleitungen B11, B18, B19, B20 über den Übertragungsgatter-Transistor T21, der durch die Spaltenauswahl-Übertragungsgatter-Transistoren T17, T18, T19, T20 und die Sicherung F1 nach Maßgabe der Spaltenadresse gesteuert wird, mit der E/A-Datenleitung D1 elektrisch verbunden, um die Bitleitungen B1, B2, B3, B4, die defekte Speicherzellen enthalten, zu ersetzen.
In der obigen Erklärung wird angenommen, daß Defekte in den mit der Bitleitung B1 verbundenen Speicherzellen vorhanden sind, aber wenn es defekte Speicherzellen in der Bitleitung B2, B3 oder B4 oder, recht ähnlich, in zwei oder mehr von ihnen gibt, können die defekten Bitleitungen durch die Ersatzbitleitungen ersetzt werden, indem die Sicherungen F1 und F30 durchgeschmolzen werden, so daß eine normale Funktion des Speicherchips erhalten werden kann. Allgemeiner ausgedrückt, welche der regulären Bitleitungen B1, B2, ..., B16 auch immer defekt sein mag, können die Defekte, soweit sie auf einen Block begrenzt sind, durch Durchschmelzen von zwei geeigneten Sicherungen repariert werden.
Wie aus der vorliegenden Beschreibung hervorgeht, ist es, während die Speicherzellenanordnung der multibit-organisierten Halbleiter-Speichereinrichtung durch Teilen in Blöcke in jeder Bitgruppe von E/A- Daten mit dem Layoutvorteil angeordnet ist, gemäß der ersten Ausführung der Erfindung möglich, eine Redundanzschaltung mit hoher Reparatureffizienz zu erhalten, die imstande ist, in mehreren Spalten auftretende Defekte, die mit hoher Häufigkeit auftreten, zu reparieren. Bei dem herkömmlichen Verfahren zum Ersetzen der Bitleitungen einer bestimmten Spaltenadresse kann die Reparatureffizienz erhöht werden, indem die Mehrzahl von Spaltenadressen durch Ersatzbitleitungen in jedem Block ersetzt wird. Wenn so aufgebaut, nimmt jedoch, da die Mehrzahl von Ersatzbitleitungen in jedem Block bereitgestellt werden kann, die Chipgröße zu, und letztlich werden die Herstellungskosten erhöht. Insbesondere, wenn die Anzahl der Bits der E/A-Daten ähnlich oder größer als die Anzahl der Spaltenadressen ist, ist die Chipfläche kleiner und die Defektreparatureffizienz ist höher, indem die Redundanzschaltung der Erfindung benutzt wird, und die Herstellungskosten werden wesentlich gesenkt.
Übrigens sind in der Ausführung in Fig. 1 die Sicherungen F1 bis F4 zwischen die Gateelektroden der Übertragungsgatter-Transistoren T21 bis T24 und Masse geschaltet. Wenn eine dieser Sicherung durchgeschmelzen wird, wird eine Versorgungsspannung Vcc an die Gateelektrode des Transistors, der dieser Sicherung entspricht, angelegt, und dieser Transistor wird zum Leiten gebracht, um dadurch die Bitleitung und die Datenleitung zu verbinden.
Bei einem solchen Aufbau ist jedoch das Gatepotential des Transistors im leitenden Zustand in einem schwebenden Zustand, und er ist für die Wirkungen von Rauschen anfällig.
Fig. 2 zeigt eine zweite Ausführung der Erfindung, die gedacht ist, ein solches Problem zu lösen.
In Fig. 2 sind Teile, die solchen in Fig. 1 entsprechen, mit denselben Bezugszeichen gekennzeichnet und werden hierin nicht besonders erklärt, und nur die von Fig. 1 abweichenden Teile werden im einzelnen beschrieben.
In Fig. 2 erzeugt eine Spannungserzeugerschaltung, die aus den Transistoren T29, T30 besteht, eine etwas höhere Spannung als die Schwellenspannung des Transistors. Da diese Spannung an die Gateelektrode der Transistoren T25 bis T28 angelegt wird, besitzen die Transistoren T25 bis T28 einen hohen Widerstand. Die Inverter I1 bis I4 sind zwischen die Drainelektroden der Transistoren T25 bis T28 und die Übertragungsgatter-Transistoren T21 bis T24 geschaltet. Die Sicherungen F1 bis F4 sind zwischen die Drainelektroden der Transistoren T25 bis T28 und die Versorgungsspannung Vcc geschaltet.
Die Funktion in Fig. 2 wird im Folgenden beschrieben.
Wenn in den regulären Speicherzellen M1 bis M116 kein Defekt vorhanden ist, sind alle Sicherungen F1 bis F4 verbunden. Folglich ist das eingangsseitige Potential der Inverter 11 bis 14 in Fig. 2 fast gleich der Versorgungsspannung Vcc. Die Gatepotentiale E1 bis E4 der Transistoren T21 bis T24 sind daher Massepotentiale, und die Transistoren T21 bis T24 sind nichtleitend, und die Redundanzschaltung arbeitet nicht.
Wenn andererseits in einer der regulären Speicherzellen M1 bis M116, z.B in den mit der Bitleitung B1 verbundenen Speicherzellen M1, M101, Defekte vorhanden sind, wird die in Fig. 2 gezeigte Sicherung F1 durchgeschmolzen. Wenn diese Sicherung durchgeschmolzen ist, kommt das eingangsseitige Potential des Inverters I1 auf den Massepegel, und das Ausgangspotential des Inverters I1 wird fast gleich der Versorgungsspannung Vcc, so daß der Übertragungsgatter-Transistor T21 zum Leiten gebracht wird. Folglich wird der Block der Bitleitungen B1, B2, B3, B4, einschlißlich der Bitleitung B1, die die defekten Speicherzellen M1, M101 enthält, durch den Block von Ersatzbitleitungen B17, 818, B19, B20 ersetzt, so daß die Speichereinrichtung insgesamt normal arbeiten kann.
Gemäß der zweiten Ausführung der Erfindung wird daher, wenn eine der Sicherungen F1 bis F4 durchgeschmolzen wird, die Gatelektrode des entsprechenden der Übertragungsgatter-Transistoren T21 bis T24 über die Inverter I1 bis I4 und die Transistoren T25 bis T28 mit der Masse verbunden. Mit anderen Worten, die Gatepotentiale der Übertragungsgatter-Transistoren T21 bis T24 werden auf ein bestimmtes Potential bei hohem Pegel festgelegt. Folglich werden sich die Gatepotentiale nicht in einem schwebenden Zustand befinden, wie bei der Ausführung in Fig. 1 erfahren, so daß ein stabiler Betrieb, der durch Rauschen weniger beeinflußt wird, erwartet werden kann.
Unterdessen ist in der Ausführung in Fig. 1 beabsichtigt, die mit der linken Seite jedes Spaltendecoders verbundenen Bitleitungen durch die die Spaltendecoder 10 bis 14 auswählen, während in der wirklichen Speichereinrichtung manchmal die gleichen Bitleitungen und Speicherzellen wie die auf der linken Seite der Spaltendecoder 10 bis 14 gezeigten symmetrisch auch auf der rechten Seite der Spaltendecoder 10 bis 14 angeschlossen sind. Wenn bei einer Speichereinrichtung, wie in der Ausführung in Fig. 1 gezeigt, die Sicherungen F30, F31, F33 entsprechend den Spaltendecodern geschaltet sind, müssen die Sicherungen sowohl auf der linken als auch der rechten Seite der Spaltendecoder angeordnet werden, und die Zahl der Sicherungen nimmt zu. Außerdem wird bei dem Aufbau in Fig. 1, da die Sicherungen F30 bis F33 mit den Block-E/A-Datenleitungen 30 bis 33 verbunden sind, wahrscheinlich die elektrische Charakteristik der Speichereinrichtung durch die Sicherungen F30 bis F33 beeinflußt.
Fig. 3 zeigt eine dritte Ausführung der Erfindung, um ein solches Problem zu lösen. Fig. 3 zeigt den inneren Aufbau eines Spaltendecoders (des Spaltendecoders 20 in Fig. 2).
In Fig. 3 bilden die Transistoren T101 bis T118 eine Spaltendecoderschaltung. Die Spaltenauswahl-Signalleitungen C01 bis C04 werden über die Transistoren T117 bis 120 mit Masse verbunden. Eine Spannungserzeugerschaltung, die aus den Transistoren T122, T123 besteht, erzeugt eine Spannung, die etwas höher als die Schwellenspannung des Transistors ist. Da diese Spannung an die Gatelektrode des Transistors T121 angelegt wird, hat der Transistor T121 einen hohen Widerstand. Eine Sicherung F5 ist zwischen die Spaltendecoderschaltung und den Transistor T121 und die Versorgungsspannung Vcc geschaltet. Das Drainpotentlal des Transistors T121 wird über den Inverter I5 an die Gatelektroden der Transistoren T111 bis T120 angelegt.
Die Funktion von Fig. 3 wird beschrieben.
Wenn es in den regulären Speicherzellen keinen Defekt gibt, ist die Sicherung F5 verbunden. Folglich ist das eingangsseitige Potential des Inverters I5 fast gleich der Versorgungsspanung Vcc, und das Ausgangspotential des Inverters I5 ist der Massepegel. Daher sind alle Transistoren T117 bis T120 im nichtleltenden Zustand.
Wenn es andererseits in den regulären Speicherzellen einen Fehler gibt, wird die Sicherung F5 durchgeschmolzen. Als Folge wird das Eingangspotentlal des Inverters 15 fast gleich dem Massepegel, und der Ausgangspegel des Inverters 15 wird fast gleich der Versorgungsspannung Vcc. Folglich sind alle Transistoren T111 bis T120 im leitenden Zustand, und alle Spaltenauswahl-Signalleitungen C01 bis C04 werden, ungeachtet der Spaltenadresse mit defekten Speicherzellen, gemeinsam auf den Massepegel gelegt. Als Folge werden alle Übertragungsgatter- Transistoren T1 bis T4, die die Bitleitungen B1 bis B4 mit der E/A-Datenleitung D1, die dem Spaltendecoder 20 entspricht, verbinden, in den nichtleitenden Zustand gebracht.
Gemäß der Ausführung in Fig. 3 ist daher die Sicherung F5 zwischen die Spaltendecoderschaltung und die Stromversorgung geschaltet, und ist nicht mit der Block-E/A-Datenleitung verbunden. Folglich wird die elektrische Charakteristik der Speichereinrichtung durch die Sicherung F5 nicht beeinflußt. Außerdem können, wenn Schaltungen symmetrisch zu den in Fig. 2 gezeigten Speicherzellen, Bitleitungen und Spaltenauswahlleitungen des weiteren auf der rechten Seite angeschlossen werden und beabsichtigt ist, die rechten und linken Bitleitungen durch einen Spaltendecoder auszuwählen, die rechten und linken Bitleitungen nur durch Installieren einer gemeinsamen Sicherung F5 auf einmal elektrisch unterbrochen werden.
Im Übrigen wird als eine besondere Speichereinrichtung zur Bildverarbeitung erwogen, zwei Arten von Spaltenadressen zu benutzen, viele Datenbits durch Verwenden der ersten Spaltenadressen zuzuführen und die Bits der Daten durch die zweiten Spaltenadressen zu spezifizieren. Wenn In einer solchen Speichereinrichtung das herkömmliche Verfahren auf die erste Spaltenadresse angewandt wird, das helßt, wenn die Redundanzschaltung gedacht ist, die Spalten mit einer bestimmten Spaltenadresse durch Ersatzspalten zu ersetzen, müssen die Ersatzspalten alle Spaltenadressen, eine für jede Spalte, hinsichtlich der zweiten Spaltenadressen besitzen, und es war bei dem herkömmlichen Verfahren unmöglich, die Spaltenredundanzschaltung zu verwirklichen, die für beide Spaltenadressen wirkungsvoll arbeitet.
Fig. 4 zeigt eine vierte Ausführung der Erfindung, um ein solches Problem zu lösen.
Fig. 4 ist eine Kombination der in Fig. 5 gezeigten herkömmlichen Redundanzschaltung und der in Fig. 1 gezeigten Redundanzschaltung der ersten Ausführung.
Die ersten Spaltenadressen werden einem ersten Spaltendecoder 15 zugeführt. Diese ersten Spaltenadressen betreffend wird eine Redundanzschaltung, die einen Redundanzspaltendecoder 16 benutzt, verwirklicht. Diese ist die gleiche wie die in Fig. 5 gezeigte herkömmliche Redundanzschaltung. Die zweiten Spaltenadressen werden den zweiten Spaltendecodern 10, 11, 12, 13 zugeführt. Diese zweiten Spaltenadressen betreffend wird die im oberen Teil von Fig. 4 gezeigte Schaltung, d.h. die gleiche Redundanzschaltung wie in der Ausführung in Fig. 4, hinzugefügt.
Gemäß der Ausführung von Fig. 4 ist es daher möglich, einer anwendungsspezifischen Speichereinrichtung, die zwei Arten von Spaltenadressen besitzt, Redundanzschaltkreise hinzuzufügen.
Unterdessen kann der Redundanzschaltungstell der Ausführung in Fig. 4 durch die in der Ausführung in Fig. 2 gezeigte Redundanzschaltung ersetzt werden, oder der innere Aufbau der zweiten Spaltendecoder 10 bis 14 in der Ausführung in Fig. 4 kann selbstverständlich genau so aufgebaut sein wie in der Ausführung von Fig. 3.

Claims

1. Eine Halbleiter-Speichereinrichtung umfassend:

Eine Speicherzellen-Vielfachanordnung, die eine Vielzahl von Speicherzellen (M&sub1;,...,M&sub1;&sub6;,M&sub1;&sub0;&sub1;,...M&sub1;&sub1;&sub6;) aufweist, die in Zeilen und Spalten angeordnet sind, wobei sie N (N ist eine ganze Zahl von nicht weniger als 2) Spalten in jeder von M (M ist eine ganze Zahl nicht weniger als 2) Spaltenadressen in der Speicherzellen-Mehrfachanordnung aufweist, wobei die Spalten in N Spaltenblöcken angeordnet sind, jeder Spaltenblock M Spalten unterschiedlicher Spaltenadressen umfaßt, die benachbart angeordnet sind;

N Eingangs/Ausgangs-Datenleitungen (D&sub1;,...,D&sub4;) von denen jede einem der genannten N Spaltenblöcke entspricht;

eine erste, elektrische Verbindungseinrichtung (T&sub1;&sub1;.. ,T&sub1;&sub6;) zum elektrischen Verbinden der genannten N Eingangs/Ausgangs-Datenleitungen für jede augewählten Adresse mit den genannten N Spalten, die die ausgewählte Adresse besitzen, so daß jede Eingangs/Ausgangs-Datenleitung mit einer Spalte in dem entsprechenden Spaltenblock nach Maßgabe der genannten Spaltenadressen verbunden ist;

mehrere Ersatzspalten, die die Spalten in einem Spaltenblock der genannten Speicherzellen-Mehrfachanordnung ersetzen können, wobei mindestens eine Ersatzspalte jeder der genannten M Spaltenadressen entspricht;

eine elektrische Trenneinrichtung (F&sub3;&sub0;,...,F&sub3;&sub3;;F&sub5;), die angeordnet ist, das Anwenden von Signalen auf mindestens einer bestimmte Eingabe/Ausgabe-Datenleitung von den genannten N Eingangs/Ausgangs-Datenleitungen (D&sub1;,...,D&sub4;) auf die Spalten zu sperren, die elektrisch mit der genannten bestimmten Eingangs/Ausgangs-Datenleitung verbunden sind; und

eine zweite, elektrische Verbindungseinrichtung zum Verbinden der Ersatzspalten mit der genannten bestimmten Eingangs/Ausgangs-Datenleitung nach Maßgabe der genannten Spaltenadressen.

2. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 1, in der die genannte elektrische Trenneinrichtung ausgebildet ist, elektrisch die genannte mindestens eine bestimmte Eingangs/Ausgangs-Datenleitung von den Spalten zu trennen, die damit elektrisch verbunden sind.

3. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 1, in der die genannte elektrische Trenneinrichtung und die genannte zweite, elektrische Verbindungseinrichtung jeweils schmelzbare Verbindungen umfassen.

4. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 1, in der die genannte zweite elektrische Verbindungseinrichtung umfaßt:

N Übertragungstortransistoren (T&sub2;&sub1;,...,T&sub2;&sub2;) um die genannten Ersatzspalten mit einer beliebigen der genannten N Eingangs/Ausgangs-Datenieitungen (D&sub1;,....,D&sub4;) nach Maßgabe der genannten Spaltenadressen zu verbinden;

eine Einrichtung (T&sub2;&sub5;,...,T&sub2;&sub8;) zum Anwenden einer bestimmten Spannung auf die Gateelektroden der genannten Übertragungstortransistoren; und

N schmelzbare Verbindungen (F&sub1;,...,F&sub4;), die zwischen den genannten Gateelektroden der genannten Übertragungstortransistoren und dem Bezugspotentialpunkt verbunden sind.

5. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 1, in der die genannte zweite, elektrische Verbindungseinrichtung umfaßt:

N Übertragungstortransistoren (T&sub2;&sub1;,...,T&sub2;&sub2;) zum Verbinden der genannten Ersatzspalten mit einer beliebigen der genannten N Eingangs/Ausgangs-Datenleitungen nach Maßgabe der genannten Spaltenadressen;

eine Einrichtung zum Anlegen einer bestimmten Spannung an die Gateelektroden der genannten Übertragungstortransistoren durch Umkehreinrichtungen (I&sub1;,...,I&sub4;);

N schmelzbare Verbindungen (F&sub1;,...,F&sub4;), die zwischen dem genannten Eingangsende von jeder genannten Umkehreinrichtung und dem Bezugspotentialpunkt verbunden sind.

6. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 1, in der die elektrische Trenneinrichtung umfaßt:

Schmelzbare Verbindungen (F&sub5;), die mindestens eine aufweisen, die jeder der Eingangs/Ausgangs-Datenleitungen entspricht; und

eine Einrichtung zum Festlegen der Spaltenauswählsignalleitung, die sich auf eine bestimmte Eingangs/Ausgangs- Datenleitung in einem inaktiven Zustand ohne Rücksicht auf die genannte Spaltenadresse bezieht, indem die genannte schmelzbare Verbindung (F&sub5;) geschmolzen wird, die sich auf die bestimmte Eingangs/Ausgangs-Datenleitung bezieht.

7. Eine Halbleiter-Speichereinrichtung umfassend:

Eine Speicherzellen-Mehrfachanordnung, die eine Vielzahl von Speicherzellen (M&sub1;,...,M&sub1;&sub6;,M&sub1;&sub0;&sub1;,...,M&sub1;&sub1;&sub6;) aufweist, die in Zeilen und Spalten angeordnet sind, wobei erste und zweite Spaltenadressen NxN (N ist eine ganze Zahl von nicht weniger als 2) Spalten in der Speicherzellen-Mehrfachanordnung zugeordnet sind, die ersten Spaltenadressen N Gruppen von N Spalten festlegen, und die zweiten Spaltenadressen N Gruppen von N Spalten festlegen, wobei in jeder der durch eine der genannten zweiten Spaltenadressen festgelegten Gruppe eine der N Spalten vorliegt, die durch jede der genannten ersten Spaltenadressen bestimmt sind, wobei die Spalten so angeordnet sind, daß Spalten, die die gleiche erste Spaltenadresse haben, benachbart angeordnet sind;

N Eingangs/Ausgangs-Datenleitungen (D&sub1;,...,D&sub4;); eine erste, elektrische Verbindungseinrichtung (T&sub1;,.. .,T&sub1;&sub6;) zum elektrischen Verbinden der genannten N Eingangs/Ausgangs-Datenleitungen mit N Spalten, die eine ausgewählte, erste Spaltenadresse gemäß den ersten Spaltenadressen besitzt;

eine zweite, elektrische Verbindungseinrichtung (T&sub2;&sub5;,... ,T&sub4;&sub0;) zum elektrischen Verbinden der genannten N Eingangs/Ausgangs-Datenleitungen mit N Spalten, die eine ausgewählte, zweite Spaltenadresse gemäß der zweiten Spaltenadresse besitzt;

mindestens N Ersatzspalten, die einen Teil der Spalten der genannten Speicherzellen-Mehrfachanordnung ersetzen können;

eine dritte, elektrische Verbindungseinrichtung (T&sub1;&sub7;,... ,T&sub2;&sub0;) zum elektrischen Verbinden der genannten Ersatzspalten einzeln mit den genannten N Eingangs/Ausgangs-Datenleitungen, die statt der genannten ersten, elektrischen Verbindungseinrichtung funktionieren, wenn eine bestimmte der genannten ersten Spaltenadressen eingegeben wird;

eine elektrische Trenneinrichtung, die ausgebildet ist, das Anlegen von Signalen auf mindestens einer bestimmten Eingangs/Ausgangs-Datenleitung von den genannten N Eingangs/Ausgangs-Datenleitungen an die Spalten in der genannten Speicherzellen-Mehrfachanordnung hindert, die elektrisch mit der bestimmten Eingangs/Ausgangs-Datenleitung verbunden sind;

eine vierte, elektrische Verbindungseinrichtung zum Verbinden der genannten Ersatzspalten mit der genannten bestimmten Eingangs/Ausgangs-Datenleitung nach Maßgabe der genannten zweiten Spaltenadressen.

8. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 7, in der die genannte elektrische Trenneinrichtung ausgestaltet ist, elektrisch die genannte mindestens eine bestimmte Eingangs/Ausgangs-Datenleitung von den Spalten zu trennen, die elektrisch damit verbunden sind.

9. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 7, in der die genannte elektrische Trenneinrichtung und die genannte vierte, elektrische Verbindungseinrichtung jeweils schmelzbare Verbindungen umfassen.

10. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 7, in der die genannte vierte, elektrische Verbindungseinrichtung umfaßt:

N Übertragungstortransistoren zum Verbinden der genannten Ersatzspalten mit einer beliebigen der genannten Eingangs/Ausgangs-Datenleitungen nach Maßgabe der genannten zweiten Spaltenadres sen;

eine Einrichtung zum Anlegen einer gewissen Spannung an die Gateelektroden der genannten Übertragungstortransistoren; und

N schmelzbare Verbindungen, die zwischen den genannten Gateelektroden der genannten Übertragungstortransistoren und dem Bezugspotentialpunkt verbunden sind.

11. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 7, in der die genannte vierte, elektrische Verbindungseinrichtung umfaßt:

N Übertragungstortransistoren zum Verbinden der genannten Ersatzspalten mit einer beliebigen der genannten N Eingangs/Ausgangs-Datenleitungen nach Maßgabe der genannten zweiten Spaltenadressen;

eine Einrichtung zum Anlegen einer bestimmten Spannung an die Gateelektroden der genannten Übertragungstortransistoren durch Umkehrungseinrichtung;

N schmelzbare Verbindungen, die zwischen dem Eingangsende von jeder genannten Umkehreinrichtung und dem Versorgungspotentialpunkt verbunden sind; und

N Elemente mit hohem Widerstand, die zwischen dem genannten Eingangsende von jeder genannten Umkehreinrichtung und dem Bezugspotentialpunkt verbunden sind.

12. Eine Halbleiter-Speichereinrichtung gemäß Anspruch 7, in der die elektrische Trenneinrichtung umfaßt:

schmelzbare Verbindungen, von denen mindestens eine jeder der Eingangs/Ausgangs-Datenleitungen entspricht; und

eine Einrichtung zum Festlegen der Spaltenauswählsignalleitung, die sich auf eine bestimmte Eingangs/Ausgangs- Datenleitung, in einem inaktiven Zustand ohne Rücksicht auf die genannten Spaltenadressen bezieht, indem die genannte schmelzbare Verbindung getrennt wird, die sich auf die bestimmte Eingangs/Ausgangs-Datenleitung bezieht.