DE69014359T2 - Halbleitervorrichtung mit einem relativ zu einem vergrabenen Subkollektor selbstausgerichteten Kontakt. - Google Patents
Halbleitervorrichtung mit einem relativ zu einem vergrabenen Subkollektor selbstausgerichteten Kontakt.Info
- Publication number
- DE69014359T2 DE69014359T2 DE1990614359 DE69014359T DE69014359T2 DE 69014359 T2 DE69014359 T2 DE 69014359T2 DE 1990614359 DE1990614359 DE 1990614359 DE 69014359 T DE69014359 T DE 69014359T DE 69014359 T2 DE69014359 T2 DE 69014359T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- subcollector
- well
- epitaxial material
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000463 material Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- -1 arsenic ions Chemical class 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 238000000137 annealing Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 44
- 238000000034 method Methods 0.000 description 27
- 238000013459 approach Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Description
- Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente und -prozesse mit integrierten Schaltkreisen in komplementärer Bipolar- und MOS-Technik und insbesondere auf ein Halbleiterbauelement mit einer p&supmin;-Wanne sowie auf ein Herstellungsverfahren zur Bildung eines vergrabenen p&spplus;-Subkollektors mit einem selbstjustierten durchführenden Kontakt unter Verwendung einer Epitaxie- und Planarisierungstechnik bei niedriger Temperatur.
- US-A-3 838 440, erteilt am 24. September 1974 an McCaffrey et al., mit dem Titel A MONOLITHIC MOS/BIPOLAR INTEGRATED CIRCUIT STRUCTURE beschreibt einen integrierten Schaltkreis mit einem MOS-Bauelement, das ein n&spplus;-Gebiet beinhaltet, das durch eine Kombination von epitaxialem Aufwachsen und Ionenimplantation erzeugt wurde und einen taschenförmigen Bereich bereitstellt, der mit einem schwach dotierten, n-leitenden Material mit einem höheren spezifischen Widerstand gefüllt ist. Darüber hinausgehendes Wachstum und Zurückätzen werden in dem Patent nicht gezeigt oder erörtert.
- Die Veröffentlichung FORMATION OF PLANAR n&spplus; POCKETS IN GaAs FOR MIXER DIODE FABRICATION von James A. Griffin et al., IEEE Transactions on Electron Devices, Vol. Ed-31, Nr. 8, August 1984, Seiten 1096 bis 1099 beschreibt eine Technik zur Erzeugung dikker n&spplus;-"Taschent" aus hoch leitfähigem epitaxialem Material auf der Substratoberfläche in einem halbisolierenden GaAs-Volumenmaterial. Die Taschen werden durch das Aufwachsen einer Flüssigphasenepitaxie(LPE)-Schicht in Löchern gebildet, die in das Substrat hineingeätzt worden sind, und die Gleichmäßigkeit der Oberfläche wird durch chemisch-mechanisches Polieren der Substratoberfläche erzielt.
- Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines vergrabenen p&spplus;-Subkollektors mit einem selbstjustierten durchführenden Kontakt für ein Bauelement mit integrierten Schaltkreisen. Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Herstellungsverfahrens zur Bildung eines vergrabenen p&spplus;-Subkollektors mit einem selbstjustierten durchführenden Kontakt unter Verwendung einer Epitaxie- und Planarisierungstechnik bei niedriger Temperatur.
- Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein komplementäres Bipolar- oder CMOS-Bauelement mit einer p&supmin;- Wanne mit einer vergrabenen p&spplus;-Schicht mit einem freien, selbstjustierten durchführenden p&spplus;-Kontakt bereitzustellen.
- Noch eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines UHV/CVD-Epitaxieprozesses, um einen vergrabenen p&spplus;-Subkollektor und eine isolierte p&supmin;-Wanne mit einem freien, selbstjustierten durchführenden p&spplus;-Kontakt am Rand der Wanne zur Bildung eines Subkollektorkontaktes zu erzeugen. Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung einer bipolaren, vertikalen pnp-Transistorstruktur mit einer p&supmin;-Wanne und einer vergrabenen p&spplus;-Schicht.
- Eine Möglichkeit zur Ausführung der Erfindung ist untenstehend detaillierter unter Bezugnahme auf die Zeichnungen beschrieben, in denen:
- Fig. 1 eine schematische Querschnittsansicht einer Halbleiterbauelementstruktur gemäß der vorliegenden Erfindung ist, die eine Substratschicht, eine Subkollektorschicht, eine Epitaxialschicht und ein in der Epitaxial- und der Subkollektorschicht angeordnetes Wannengebiet beinhaltet;
- Fig. 2 eine schematische Querschnittsansicht der Halbleiterbauelementstruktur von Fig. 1 nach nachfolgender Deposition und Atzen einer Epitaxialschicht ist;
- Fig. 3 eine schematische Querschnittsansicht der Halbleiterbauelementstruktur von Fig. 2 nach nachfolgender Planarisierung ist.
- Bezugnehmend auf Fig. 1 wurde ein Substrat aus einem p&supmin;-Halbleitermaterial mit n-leitenden Dotierstoffen ionenimplantiert, um eine n&spplus;-Subkollektorschicht 12 zu bilden. Ein typischer Prozeß, um dies durchzuführen, besteht darin, 1,5 x 10¹&sup6; 1/cm² Arsenionen durch ein Siebdruckoxid hindurch zu implantieren und dann das Implantat einer langen, oxidierenden Temperung bei 1100 ºC für 30 Minuten in Dampf zu unterwerfen. Dem folgt eine Temperung in Argon, um Implantationsschäden weiter zu beseitigen und die Ionen des Dotierstoffes Arsen tiefer in das p-Substrat hinein zu diffundieren. Als nächstes wird eine schwach dotierte n&supmin;-Epitaxialschicht 14 auf der n&spplus;-Subkollektorschicht 12 aufgewachsen. Typische Dicken und Dotierkonzentrationen sind 1,2 um und 5 x 10¹&sup5; 1/cm³. Dies bildet den ganzflächigen Kollektor, welcher Ausgangspunkt für viele Bipolarprozesse ist. Dies wird als solches häufig ausgeführt und ist gut charakterisiert. Das Ziel der vorliegenden Erfindung besteht darin, dieses Ausgangsmaterial nicht zu verändern und Epitaxietechniken zur Deposition einer Subkollektor- und einer Kollektorschicht für ein komplementäres Bauelemenr zu verwenden.
- Um ein p&supmin;-Wannengebiet zu bilden, wird ein Kontaktstellenoxid 15 von 10 nm Dicke auf der n&supmin;-Epi-Schicht 14 aufgewachsen, und dann wird eine 200 nm dicke Schicht 17 aus Nitrid oben auf das Schichtoxid aufgebracht. Eine Photoresist-Atzmaske wird verwendet, um das p&supmin;-Wannengebiet zu strukturieren. Ein reaktiver Ionenätzvorgang wird durch die dielektrische Oxid- und die Nitridschicht sowie durch die Epitaxialschicht 14 hindurch ausgeführt und endet in der Subkollektorschicht 12. Das geätzte p- Wannengebiet ist in Fig. 1 gezeigt. Am Ende eines typischen Bipolarprozesses kann der n&spplus;-Subkollektor 1,5 Mikrometer breit sein.
- Die Tiefe der p-Wanne ist auf die Dicke der n&supmin;-Epi-Schicht begrenzt (1,2 um plus einen bestimmten Prozentsatz des 1,5 um Verdrahtungs-n&spplus;-Subkollektors). Somit muß die Tiefe der p-Wanne in der vorliegenden, beschriebenen Ausführungsform weniger als 2,7 um betragen. Es wird eine Gesamttiefe von 1,5 um gewählt.
- In Fig. 2 wird eine Schicht äus einem Niederternperatur-Epitaxiematerial über der Struktur von Fig. 1 aufgewachsen, wobei Ultrahochvakuum/chemische Gasphasenabscheidungsverfahren verwendet werden, so daß sich die Epitaxialschicht über die Oberfläche der Schicht 14 erstreckt und eine stark dotierte p&spplus;-Schicht 16 sowie eine schwach dotierte p&supmin;-Oberflächenschicht 18 umfaßt. Die Schicht 16 kann auch eine schwächer dotierte Schicht in direktem Kontakt zu der Schicht 14 beinhalten, um die Ausbeute durch Mindern von Defekten zu verbessern, die aufgrund des unmittelbaren Aufwachsens einer p&spplus;-Epitaxialschicht oben auf eine stark dotierte n&spplus;-Schicht auftreten. Die Gesamtdicke der Schichten 16 und 18 sollte gleich der Tiefe der p&supmin;-Wanne sein, um die am meisten planare Struktur zu garantieren. Die Schicht 16 liefert den Kontakt mit geringem Widerstand zur Kollektorzone und sollte so stark dotiert und so breit wie möglich sein. Die Schicht 18 stellt die Kollektorzone dar und ihre Dicke wird durch die Diffusion der Schicht 16 während des gesamten Prozesses bestimmt. Mit einem Niedertemperaturprozeß ist es möglich, daß die Schicht 18 weniger als 0,4 um dick ist. Der Niedertemperaturprozeß enthält eine Hochdruckoxidation bei 700 ºC für alle Oxidationsschritte und RTA-Temperungen in allen defektausheilenden Schritten. Bei einem standardmäßigeren und herkömmlicheren Prozeßvorgehen muß die Dicke der Schicht 18 wenigstens 1,2 um betragen. Bei Verwendung einer Kombination der zwei Vorgehensweisen wird in der Ausführungsform eine Dicke der Schicht 18 von 0,8 um und eine Dicke der Schicht 16 von 0,7 um erzielt.
- Mehrere Verfahren können für das Anbringen der Schichten 16 und 18 verwendet werden. Bei dem bevorzugten Verfahren sollten sie durch die UHV/CVD-Technik aufgebracht werden. Durch dieses Verfahren wurden chemische Konzentrationen von Bor höher als 5 x 10²¹ 1/cm³ erzielt. Außerdem sind auch sehr geringe Dotiergrade von Bor ohne weiteres erzielbar. Die UHV/CVD-Technik ist auch in der Lage, zur Kompensation des durch die stark dotierten Borschichten erzeugten Stresses Ge einzubauen. Wenn zum Beispiel in der Schicht 16 die Borkonzentration 2 x 10²¹ ist, beträgt eine wünschenswerte Germaniumkonzentration das Fünffache der Borkonzentration oder ungefähr 20 % Ge. Diese Fähigkeit, Filme stark mit Bor zu dotieren und den Streß zu kompensieren, macht es möglich, einen dünnen Subkollektor mit geringem Widerstand in der Schicht 16 bereitzustellen. Eine zweite Vorgehensweise besteht darin, eine selektive Epitaxietechnologie bei reduziertem Druck zu verwenden. Systeme mit reduziertem Druck haben Borkonzentrationen von 1 x 10²&sup0; 1/cm³ bei 900 ºC erzielt, was ausreichend ist. Die Systeme mit reduziertem Druck besitzen auch die Fähigkeit eines selektiven Aufwachsens. Die Vorgehensweise im selektiven, druckreduzierten Fall besteht darin, daß man über das Soll hinaus wachsen läßt und planarisiert, so daß Defekte reduziert werden und die endgültige Struktur planar ist. Die selektive Vorgehensweise ist dadurch einfacher, daß der in Fig. 2 gezeigte Maskierungs- und Atzschritt nicht erforderlich ist. Das bevorzugte Verfahren ist aufgrund der Steuerung der Dotierstoffkonzentration über einen weiten Bereich die UHV/CVD-Technik, die nicht selektiv ist.
- Die Epitaxialschichten 16 und 18 werden mit einer Maske strukturiert, die größer als das beschriebene p&supmin;-Wannengebiet ist, und reaktiv ionengeätzt, um die Struktur von Fig. 2 bereitzustellen. Die Maskenüberlappung beträgt zwischen 3 um und 5 um außerhalb der anfänglichen Maske für die p&supmin;-Wanne. Der Zweck besteht darin, das "Brechen" von Siliziumstrukturen mit hohem Aspekt während des Poliervorgangs zu verhindern. Dies ist ein bekanntes Verfahren für einen Fachmann auf dem Gebiet chemisch-mechanischen Polierens.
- Die Struktur von Fig. 2 wird unter Verwendung chemisch-mechanischer Techniken planarisiert, um die Struktur von Fig. 3 zu erzeugen, die ein planares p&supmin;-Wannengebiet 18 mit einem p&spplus;-Subkollektor-Kontaktring 16 um das vertikale Transistorbauelement herum beinhaltet.
- Die Struktur von Fig. 3 ist besonders für die komplementäre Bipolartechnologie geeignet, bei der für die npn-Struktur ein ganzflächiger Subkollektor verwendet wird und bei der die Integration der pnp-Struktur mit-möglichst geringer Modifikation bestehender npn-Prozesse erwünscht ist. Die vorliegende Erfindung besitzt Vorteile gegenüber der Bildung einer p&supmin;-Wanne durch Ionen/Implantations-Schritte. Eine Ionen/Implantation weist mehrere Unzulänglichkeiten auf, wobei die wichtigste darin besteht, daß bei dem npn-Prozeß die Epi-Bicke so dünn wie möglich gewählt wird. Die p&supmin;-Wanne muß oben auf dem n&spplus;-Subkollektor ionenimplantiert werden und muß noch Raum für die Bildung der pnp-Basis lassen. Wenn ausreichend Raum vorhanden ist, um dies zu bewerkstelligen und einen Subkollektor mit einem niedrigen Widerstand zu erzielen, dann war die ursprüngliche Epi-Dicke viel zu groß. Die vorliegende Erfindung weist dieses Problem nicht auf. Da das n-Epi und ein großer Teil des n&spplus;-Subkollektors durch den Atzschritt entfernt werden können, sind das pnp-Profil und das npn-Profil nicht mehr eng miteinander gekoppelt. Jedes kann unabhängig optimiert werden. Das npn-Profil wird durch die Dicke der n&supmin;-Epitaxialschicht optimiert, und das pnp-Profil wird durch die Dicke und die Dotierkonzentrationen der Schicht 18 und der Schicht 16 optimiert.
- Ein weiterer Vorteil der vorliegenden Erfindung besteht in der unkritischen Natur der Qualität des Übergangs an der n&spplus;-Subkollektor/p&spplus;&spplus;p&supmin;-Wannenschicht. Die Bauelemente sind bei dem üblichen Bipolarprozeß nicht durch jenen Übergang, sondern durch einen tiefen Graben isoliert. Solange die epitaxiale, kristalline Qualität bestehen bleibt, gibt es für die Dotierstoffkonzentrationen keine Begrenzungen.
- Ein weiterer Vorteil der beschriebenen Erfindung besteht in der Bereitstellung eines reduzierten Kollektorwiderstandes durch den selbstjustierten durchführenden Kontakt.
Claims (7)
1. Verfahren zur Herstellung eines Bauelementes mit
integrierten Schaltkreisen mit einem Subkollektorelement (16), das
einen selbstjustierten, durchführenden Subkollektor-Kontakt
und eine Wanne (18) beinhaltet, mit den Schritten:
Schritt A. Implantieren der Oberfläche eines
Halbleitersubstrats (10) mit Fremdatomen, um eine ganzflächige dotierte
Subkollektorzone (12) auf dem Substrat (10) zu erzeugen,
Schritt B. Anordnen einer ersten Schicht (14) aus
epitaxialem Material auf der dotierten Substratoberfläche (10), um
eine Kollektorzone zu erzeugen,
Schritt C. Maskieren, Strukturieren und Atzen einer
Wannenvertiefung durch die Kollektorzone hindurch und in die
ganzflächige Subkollektorzone (14, 12) hinein,
Schritt D. Bilden einer Schicht aus
Niedertemperatur-Epitaxialmaterial (16, 18) über der Kollektorzone und der
ganzflächigen Subkollektorzone (14, 12), um die
Wannenvertiefung aufzufüllen, wobei sich das
Niedertemperatur-Epitaxialmaterial auf und über dem Oberflächenniveau der ersten
Schicht (14) aus Epitaxialmaterial auf dem Substrat (10)
erstreckt und das Niedertemperatur-Epitaxialmaterial eine
erste, unterhalb einer zweiten, schwach dotierten
Schichtlage (18) angeordnete, stark dotierte Schichtlage (16)
beinhaltet, wobei die erste, stark dotierte Schichtlage (16)
das Subkollektorelement (16) bildet und sich über der
dotierten, ganzflächigen Subkollektorzone (12) auf dem
Substrat (10) unterhalb der Wannenvertiefung und in Kontakt
mit ihr, in Kontakt mit den Seiten der Wannenvertiefung und
über das Oberflächenniveau der ersten Schicht (14) aus
Epitaxialmaterial erstreckt,
Schritt E. Maskieren der Schicht aus
Niedertemperatur-Epitaxialmaterial (16, 18) mit einer Maske, die eine größere
Öffnung als die Maske für die Wannenvertiefung aufweist,
dann Strukturieren und Atzen des
Niedertemperatur-Epitaxialmaterials (16, 18) und
Schritt F. Mechanisches Polieren der Strukturoberfläche, um
das Niedertemperatur-Epitaxialmaterial (16, 18) und die
erste Schicht aus Epitaxialmaterial (14) zu planarisieren,
wobei die erste, stark dotierte Schichtlage (16) der
Niedertemperatur-Epitaxialschicht einen Kontakt für die
Subkollektorzone (12) bildet, der sich bis zu der
planarisierten Oberfläche erstreckt.
2. Verfahren zur Herstellung eines Bauelementes mit
integrierten Schaltkreisen nach Anspruch 1, wobei der Schritt A das
Implantieren der Oberfläche eines Halbleitersubstrats (10)
aus p&supmin;-Material mit Arsenionen und das Tempern des
implantierten Substrats beinhaltet, um eine n&spplus;-Subkollektorzone
(12) zu bilden.
3. Verfahren zur Herstellung eines Bauelementes mit
integrierten Schaltkreisen nach Anspruch 1 oder 2, wobei der Schritt
B das Aufwachsen einer Schicht aus schwach dotiertem
n&supmin;-Epitaxialmaterial (14) auf der n&spplus;-Subkollektorschicht (12)
beinhaltet, um eine Kollektorzone (14) zu bilden.
4. Verfahren zur Herstellung eines Bauelementes mit
integrierten Schaltkreisen nach Anspruch 3, wobei der Schritt C das
Aufwachsen einer Oxidschicht (15) auf der Schicht (14) aus
n&supmin;-Epitaxialmaterial, das Aufbringen einer Nitridschicht
(17) auf der Oxidschicht (15), das Aufbringen und
Strukturieren einer Schicht aus Photoresistmaterial zur Bildung
einer Maske und das reaktive Ionenätzen der Oxidschicht
(15), der Nitridschicht (17), der n&supmin;-Epitaxial-Kollektorzone
(14) und der n&spplus;-Subkollektorzone (12) durch die
Photoresistmaske hindurch beinhaltet, um die Wannenvertiefung zu
bilden.
5. Verfahren zur Herstellung eines Bauelementes mit
integrierten Schaltkreisen nach einem der Ansprüche 1 bis 4, wobei
der Schritt D das Aufbringen des
Niedertemperatur-Epitaxialmaterials (16, 18) mit einer Bordotierung durch eine
chemische Gasphasenabscheidung in Ultrahochvakuum beinhaltet.
6. Bauelementstruktur mit integrierten Schaltkreisen, die
einen Subkollektor (12) und eine Wanne (18) mit einem
selbstjustierten, durchführenden Subkollektor-Kontakt (16)
aufweist, mit
einem Halbleitersubstrat (10) eines ersten
Leitfähigkeitstyps,
einer auf dem Substrat angeordneten, ersten dotierten
Halbleiterschicht vom entgegengesetzten Leitfähigkeitstyp mit
einer ersten Dotierkonzentration, um eine ganzflächige
Subkollektorzone (12) bereitzustellen,
einer auf der Subkollektorschicht angeordneten, zweiten
dotierten Halbleiterschicht (14) vom entgegengesetzten
Leitfähigkeitstyp, um eine Kollektorzone (14) zu bilden,
einer durch die zweite dotierte Schicht hindurch und in die
erste dotierte Schicht hinein vertieften Wannenstruktur,
wobei die Wannenstruktur Niedertemperatur-Epitaxialmaterial
(16, 18) beinhaltet, das aus einer Schichtlage (16) aus
stark dotiertem Halbleitermaterial, das als Subkollektor
oben auf der ganzflächigen Subkollektorzone (12) angeordnet
ist und sich bis auf das Oberflächenniveau der
Kollektorzone (14) erstreckt, und einer aus schwach dotiertem
Halbleitermaterial in der Wanne bestehenden und auf der stark
dotierten Schichtlage (16) sowie koplanar mit dem
Oberflächenniveau der Kollektorzone (14) angeordneten Schichtlage
(18) zusammengesetzt ist, um eine Wanne zu bilden, wobei
die stark dotierte Schichtlage (16) einen Kontakt von der
Subkollektorzone (12) zur Oberfläche der Kollektorzone (14)
bereitstellt.
7. Bauelementstruktur mit integrierten Schaltkreisen nach
Anspruch 6, wobei das Halbleitersubstrat (10) aus p&supmin;-Material
besteht,
die erste dotierte Schicht (12) einen n&spplus;-Subkollektor
darstellt und die zweite dotierte Schicht (14) einen
n&spplus;-Kollektor für ein CMOS-Bauelement darstellt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US32762789A | 1989-03-24 | 1989-03-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69014359D1 DE69014359D1 (de) | 1995-01-12 |
DE69014359T2 true DE69014359T2 (de) | 1995-05-24 |
Family
ID=23277336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1990614359 Expired - Fee Related DE69014359T2 (de) | 1989-03-24 | 1990-02-03 | Halbleitervorrichtung mit einem relativ zu einem vergrabenen Subkollektor selbstausgerichteten Kontakt. |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0388612B1 (de) |
JP (1) | JP2715622B2 (de) |
DE (1) | DE69014359T2 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10152087A1 (de) * | 2001-10-23 | 2003-05-08 | Infineon Technologies Ag | Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats |
RU174498U1 (ru) * | 2017-04-28 | 2017-10-17 | Федеральное государственное унитарное предприятие Тушинское машиностроительное конструкторское бюро "Союз" ФГУП ТМКБ "Союз" | Силовая установка гиперзвукового летательного аппарата |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3838440A (en) * | 1972-10-06 | 1974-09-24 | Fairchild Camera Instr Co | A monolithic mos/bipolar integrated circuit structure |
JPS532552B2 (de) * | 1974-03-30 | 1978-01-28 | ||
JPS6022497B2 (ja) * | 1974-10-26 | 1985-06-03 | ソニー株式会社 | 半導体装置 |
JPS5314579A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor integrated circuit and its production |
JPS60951B2 (ja) * | 1980-12-26 | 1985-01-11 | 富士通株式会社 | 半導体装置 |
IL72244A (en) * | 1983-06-29 | 1988-03-31 | Stauffer Chemical Co | Passivation and insulation of iii-v semiconductor devices with pnictides |
-
1990
- 1990-02-03 DE DE1990614359 patent/DE69014359T2/de not_active Expired - Fee Related
- 1990-02-03 EP EP19900102164 patent/EP0388612B1/de not_active Expired - Lifetime
- 1990-03-20 JP JP2068516A patent/JP2715622B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0388612A3 (de) | 1991-03-27 |
JP2715622B2 (ja) | 1998-02-18 |
DE69014359D1 (de) | 1995-01-12 |
EP0388612B1 (de) | 1994-11-30 |
JPH0320044A (ja) | 1991-01-29 |
EP0388612A2 (de) | 1990-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69107779T2 (de) | Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren. | |
EP0032550B1 (de) | Verfahren zur Herstellung einer bipolaren, vertikalen PNP-Transistorstruktur | |
DE2818090C2 (de) | ||
EP0022474B1 (de) | Verfahren zum Herstellen von niederohmigen, diffundierten Bereichen bei der Silizium-Gate-Technologie | |
DE10214150B4 (de) | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE3788453T2 (de) | Komplementäres vertikales bipolares Transistorpaar mit flachem Übergang. | |
DE69508506T2 (de) | Bipolartransistor ohne Leckstrom durch das dünne Basisgebiet und Verfahren zur Herstellung | |
DE69223670T2 (de) | Halbleiteranordnung mit einem Heteroübergang-Bipolartransistor und Verfahren zu seiner Herstellung | |
DE3511229A1 (de) | Verfahren zur herstellung isolierter bipolartransistoren in verbindung mit cmos-halbleiterstrukturen | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE10004067A1 (de) | Verfahren zum Herstellen eines Bipolarelementes und Bipolarelement | |
DE3850847T2 (de) | Selbstjustierter Polysiliziumemitter und Kontaktstruktur für Hochleistungsbipolartransistor. | |
DE1764464B2 (de) | Verfahren zur herstellung eines lateralen transistors | |
EP1625614B1 (de) | Verfahren zur herstellung eines bipolartransistors | |
DE3884665T2 (de) | Hochleistungstransistor mit Seitenwandemitter. | |
DE19615324A1 (de) | Verfahren zum Herstellen eines vertikalen bipolaren Transistors | |
DE2813673A1 (de) | Verfahren zur herstellung einer halbleiteranordnung | |
DE69022864T2 (de) | Komplementäre Transistorstruktur und deren Herstellungsverfahren. | |
DE69427913T2 (de) | Bipolarer Hochfrequenztransistor und Verfahren zur Herstellung | |
DE69030225T2 (de) | Verfahren zur Herstellung von BiMOS-Schaltungen mit hoher Leistung | |
DE69131376T2 (de) | Verfahren zur Herstellung von doppelt-diffundierten integrierten MOSFET-Zellen | |
DE69027644T2 (de) | Verfahren zur Herstellung eines bipolaren Transistors | |
DE3850219T2 (de) | Herstellungsverfahren eines integrierten Infrarot-Photodetektors. | |
EP1415340B1 (de) | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors | |
DE69033593T2 (de) | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einer Isolationszone |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |