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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft allgemein integrierte Schaltungen
und im einzelnen Verfahren und Schaltungen zum Ausführen eines
Hochfrequenz-Signalverlustdetektors.
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In
vielen Telekommunikationsanwendungen muss die Empfangseinrichtung
dahingehend ausgelegt sein, zwischen schlechten oder fehlerhaften
Daten und gültigen
Daten zu unterscheiden. Allgemeine Ursachen für schlechte Daten schließen folgendes ein:
Unterbrechungen in der Übertragungsleitung (beispielsweise
ein Bruch eines optischen Faserkabels in einem optischen Netzwerk),
außerordentliche Abschwächung des
Signals relativ zum Rauschen oder ein DC-Offset in dem Signalweg,
Taktstörungen oder
Einrichtungsfehler. In der Industrie wird allgemein als Maß der Qualität des empfangenen
Signals die Bit-Fehlerrate
(BER) verwendet, welche ein direkter Indikator der Anzahl der Fehler
in empfangenen Daten während
einer vorgegebenen Zeitperiode ist. In einigen Anwendungen wird
die Bit-Fehlerrate BER gemessen, indem ein bekanntes Muster gesendet und
empfangen wird, während
in anderen Anwendungen die Bit-Fehlerrate BER mittels eines Leitungs-Rückkopplungs-Prüfverfahrens
gemessen wird. Um kontinuierlich die Bit-Fehlerrate BER eines empfangenen
Signals zu überwachen,
verwenden Empfangseinrichtungen einen statistischen Signalverlustdetektor
(SLOS-Detektor). Der SLOS-Detektor misst die Bit-Fehlerrate BER
relativ zu einem Schwellenwert und zeigt einen Signalverlust-Zustand an,
wenn die Bit-Fehlerrate BER den Schwellenwert überschreitet.
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Bei
einer typischen Empfangseinrichtung wird der Takt von eintreffenden
Daten extrahiert und verwendet, um das eintreffende Signal erneut
zeitlich festzulegen, bevor die Daten weiterverarbeitet werden.
Die Bit-Fehlerrate BER nimmt zu, wenn die zeitliche Beziehung zwischen
dem extrahierten Takt und den eintreffenden Daten aus dem zulässigen Bereich herausfällt. Beispielsweise
kann die Schaltung zum erneuten zeitlichen Festlegen des Signals
erfordern, dass eine Signalkante des Taktes, beispielsweise die abfallende
Flanke, in der Mitte des Datenauges auftritt. Wenn die abfallende
Flanke des Taktsignals zu nahe an dem Datenübergang liegt, kann ein Fehler auftreten.
Der Jitter und der statische Phasen-Offset sind die beiden hauptsächlich beitragenden
Komponenten, welche die erforderliche Phasenbeziehung stören und
welche von daher zu einer Zunahme der Bit-Fehlerrate BER führen. Der
Jitter von eintreffenden Daten sowie der Jitter des extrahierten
Taktes, beide zum Gesamt-Jitter addiert, sowie eine Störung der
Takt-Einschaltdauer und der Phasen-Offset hinsichtlich der Daten-Wiedergewinnung
(CDR) und hinsichtlich der erneuten zeitlichen Einstellung addieren sich
alle zu dem gesamten statischen Phasen-Offset. Die Funktionalität des SLOS-Detektors
kann von daher auf der Überwachung
der Phase des Datensignales relativ zu der Phase des wiederhergestellten
Taktsignals basieren. Ein faseroptischer 2,488 Gb/s- Empfänger, der
einen Signalverlustdetektor aufweist, welcher basierend auf diesem
Konzept ausgelegt ist, ist in der folgenden Druckschrift beschrieben: „A 2.448
Gb/s Si-bipolar Clock and Data Recovery IC with Robust Loss of Signal
Detection", HP Design Conference,
Tokyo 1997, Walter et al. Allerdings beruht die Ausführung hiervon
auf einem Si-bipolar-Prozess, um für den 2,448-Gb/s-Empfänger die erforderliche
Operationsgeschwindigkeit zu erzielen. Hinsichtlich der Auslegung
der Schaltung schwächen der
schnellere Si-bipolar-Prozess
und die hierzu relativ langsame Operationsgeschwindigkeit einige Randbedingungen
ab. Für
höhere
Bit-Raten (z. B. 10 Gb/s oder höher)
wird beispielsweise die kapazitive Belastung auf den internen Daten-
und Taktleitungen weit stärker
kritisch. Weil die SLOS-Schaltkreise häufig direkt in Kontakt mit
der Daten-Eingangsleitung und
der Leitung des wiederhergestellten Taktes stehen, muss insbesondere
bei höheren
Datenraten beachtet werden, dass die kapazitive Belastung auf diesen
Leitungen minimiert wird. Ebenso ist es erwünscht, die Schaltung mit einer
herkömmlichen CMOS-Transistortechnologie
zu verwirklichen (CMOS = Technologie zur Herstellung von integrierten
Schaltkreisen), was kosteneffektiver ist, und was den zusätzlichen
Vorteil des niedrigeren Leistungsverbrauches aufweist. Allerdings
ist der CMOS-Prozess im Vergleich zu einem Si-bipolar-Prozess oder im
Vergleich zu komplexeren Prozessen, wie etwa einem SiGe- oder einem
GaAs-Prozess, ein langsamerer Prozess. Darüber hinaus wird das SLOS-Signal häufig verwendet,
um unmittelbar Hilfsaktionen zu initiieren, wie etwa das erneute
Leitweglenken des Signalverkehrs zu einem redudanten Kabel, oder
zum Einstellen der Phase oder der Schwellenwerte in bestimmten internen
Schaltkreisen und dergleichen. Solche Hilfsaktionen sind häufig störend und
weisen unerwünschte
Nebeneffekte auf. Im Hinblick auf die Funktionssicherheit des Gesamtsystems
ist es von daher erwünscht,
dass der SLOS-Detektor in einer verlässlichen Art und Weise funktioniert.
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Die
Druckschrift „WALTER
STOUT; YEN: "A 2.488
GB/s Si-Bipolar
Clock and Data Recovery IC with Robust Loss of Signal Detection" HP DESIGN CONFERENCE,
[Online], 1997, Seiten 1–12, XP002244650
Tokyo, aus dem Internet abrufbar unter:, offenbart einen Signalverlustdetektor
zur Netzwerküberwachung,
der bei Phasenfehlerereignissen tätig wird, mit einem Trigger-Schwellenwert,
welcher zwischen 10–4 und 10–6 BER
programmierbar ist.
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Die
Druckschrift
EP 0 930 742 offenbart
ein Verfahren zum Erfassen des Signalverlust-Zustandes bei dem Eingang
einer Übertragungsleitungs-Schnittstele,
wenn das Eingangssignal codiert ist.
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Die
Druckschrift
EP 0 926 854 offenbart
ein Verfahren zum Entzerren der Leistungsfähigkeit von Übertragungskanälen einer
WDM-Verbindung, die einen ersten und einen zweiten Terminal verbindet.
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Eine
Aufgabe der vorliegenden Erfindung liegt darin, eine Vorrichtung
sowie ein Verfahren anzugeben, die bei ultra-hohen Datenraten in zuverlässiger Weise
operieren können,
und die verwirklicht werden können,
ohne das spezielle Verarbeitungstechnologien erforderlich sind.
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Diese
Aufgabe wird mit einem Signalverlustdetektor, wie er im Patentanspruch
1 angegeben ist, und mit einem Verfahren zum Erfassen eines statistischen
Signalverlustes, wie es im Patentanspruch 14 angegeben ist, gelöst.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Eine
exemplarische Ausführungsform
stellt Verfahren und Schaltkreise zum Implementieren von Hochgeschwindigkeits-Signalverlustdetektoren
zur Verwendung in Gb/s-Telekommunikationsanwendungen
bereit. Die Ausführungsform
misst die Bit-Fehlerrate BER, indem die Phase des von den eintreffenden
Daten extrahierten Taktsignals mit der einer verzögerten Version
der eintreffenden Daten verglichen wird. Die Ergebnisse dieses Vergleiches
werden zeitlich gemittelt, um die Bit-Fehlerrate BER zu erhalten. Die
gemessene Bit-Fehlerrate BER wird mit einem zuvor festgelegten Schwellenwert
verglichen, um einen Signalverlust-Zustand zu erfassen. Die Ausführungsform
stellt das Ausmaß der
Verzögerung
der eintreffenden Daten derart ein, um die mit dem Signalverlust-Schaltkreis
eingeführte
kapazitive Belastung auf den Datenleitungen und den Taktleitungen zu
minimieren. In einer Ausführungsform
speichert eine Flip-Flop-Schaltung in Erwiderung auf verzögerte Daten
das rückgewonne
Taktsignal zwischen, um deren zeitliche Beziehung zu bestimmen.
In einer beispielhaften Ausführung
werden die Daten um ein Viertel der Taktperiode verzögert, was
zu einem symmetrischen Fehlerfenster an einer von den beiden Seiten
der Halbperiodenübertragung
des Taktes führt.
Dieses ermöglicht
die Erfassung eines Fehlers an einer der beiden Seiten der Halbperiode,
und zwar indem eine einzige Flip-Flop-Schaltung verwendet wird. Gemäß dieser
Ausführungsform
fügt von
daher der Signalverlustdetektor zu der Datenleitung des rückgewonnenen
Taktes lediglich die kapazitive Belastung einer einzigen Flip-Flop-Schaltung
zu, während
der Signalverlustdetektor die Datenleitung hinsichtlich der Kapazität nicht
mehr als die Verzögerungsschaltung
belastet.
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Demgemäß stellt
eine beispielhafte Ausführungsform
einen Empfänger
bereit, der eine Clock-Recovery-Schaltung bzw. Taktrückgewinnungsschaltung
aufweist, welche ein rückgewonnenes Taktsignal
von einem eintreffenden Datensignal extrahiert, und der einen Signalverlustdetektor
aufweist, welcher folgendes aufweist: eine Verzögerungsschaltung, die derart
angeschlossen ist, um das eintreffende Datensignal zu empfangen,
und welche konfiguriert ist, eine Phase des eintreffenden Datensignals
um eine bestimmte Verzögerung
zu verschieben, um ein verzögertes
Datensignal zu erzeugen; eine Flip-Flop-Schaltung, die derart angeschlossen ist,
um das rückgewonnene
Taktsignal bei einem Eingang zu empfangen, und um das verzögerte Datensignal
bei einem Takteingang zu empfangen; eine Integratorschaltung, die
an einem Ausgang der Flip-Flop-Schaltung angeschlossen ist; einen
Schalter, der an der Integratorschaltung angekoppelt ist und der
ausgelegt ist, die Integratorschaltung zurückzustellen; und eine Komparatorschaltung,
welche einen ersten an einem Ausgang der Integratorschaltung angeschlossenen
Eingang und einen zweiten an eine Schwellwertspannung gekoppelten
Eingang aufweist. Die Verzögerungsschaltung
ist ausgelegt, die Phase des eintreffenden Datensignals in einer
Art und Weise zu verschieben, dass diese symmetrisch hinsichtlich
der Halbperiode des Taktsignals ist. In einer speziellen Ausführungsform
ist die vorgegebene Verzögerung
im wesentlich gleich einem Viertel der Taktsignalperiode.
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Bei
einer anderen exemplarischen Ausführungsform wird ein Hochgeschwindigkeits-Empfänger bereitgestellt,
der folgendes aufweist: einen Takt- und Datenrückgewinnungsblock, welcher
derart angeschlossen ist, um ein eintreffendes Datensignal zu empfangen,
und welcher ausgelegt ist, von dem eintreffenden Datensignal ein
rückgewonnenes
Taktsignal zu extrahieren; eine Zeitneueinstellungsschaltung, die
derart angeschlossen ist, um die eintreffenden Daten und das rückgewonnene
Taktsignal zu empfangen, und die ausgelegt ist, ein zeitlich neu eingestelltes
Datensignal für
eine weitere Verarbeitung zu erzeugen; und einen statistischen Signalverlust
(SLOS)-Detektor,
welcher derart angeschlossen ist, um das rückgewonnene Taktsignal und
das eintreffende Datensignal zu empfangen, und welcher ausgelegt
ist, eine Bit-Fehlerrate
des eintreffenden Datensignals zu messen und einen Signalverlustzustand
zu erfassen, wobei der SLOS-Detektor
derart ausgelegt ist, dass er zu dem wiedererlangtem Taktsignal
als kapazitive Belastung eine einzelne Flip-Flop-Schaltung hinzufügt, und
dass er zu dem eintreffenden Datensignal als kapazitive Belastung eine
Verzögerungsschaltung
hinzufügt.
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Bei
einer anderen exemplarischen Ausführungsform wird in einem Empfänger, der
eine Taktrückgewinnungsschaltung
aufweist, welche ein rückgewonnenes
Taktsignal von einem eintreffenden Datensignal extrahiert, ein Verfahren
zum Erfassen eines statistischen Signalverlustes bereitgestellt,
wobei das Verfahren folgende Verfahrensschritte aufweist: Verzögern des
eintreffenden Datensignals um ein Viertel der Periode des rückgewonnenen
Taktsignals, um ein verzögertes
Datensignal zu erzeugen; Zwischenspeichern des wiedergewonnenen
Taktsignals unter Verwendung des verzögerten Datensignals als Takt,
um ein Fehlersignal zu erzeugen; Integrieren von Fehlersignalen über eine
vorgegebene Zeitperiode, um zu einer Bit-Fehlerrate des eintreffenden Datensignals
zu gelangen; und Vergleichen der Bit-Fehlerrate mit einem vorgegebenen
Schwellwert, um einen Signalverlust-Zustand zu erfassen.
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Die
nachfolgend angegebene detaillierte Beschreibung sowie die beigefügten Zeichnungen
liefern ein besseres Verständnis
des Kerns und der Vorteile des statistischen Hochgeschwindigkeits-Signalverlustdetektors
gemäß der vorliegenden
Erfindung.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein vereinfachtes Blockdiagramm eines Empfängers, welcher einen statistischen
Signalverlustdetektor gemäß einer
exemplarischen Ausführungsform
der vorliegenden Erfindung aufweist;
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2 ist
eine zeitliche Auftragung, welche die Operation eines SLOS-Detektors
gemäß einer exemplarischen
Ausführungsform
der vorliegenden Erfindung zeigt;
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3 zeigt
eine exemplarische Ausführung eines
SLOS-Detektors gemäß der vorliegenden
Erfindung;
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4 zeigt
exemplarische Ausführung
auf Transistorebene für
eine Hochgeschwindigkeits-Verzögerungsschaltung
und für
eine Flip-Flop-Schaltung,
welche in dem SLOS-Detektor der vorliegenden Erfindung verwendet
werden;
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5 ist
ein Schaltbild einer exemplarischen analogen Integratorschaltung
zur Verwendung in dem SLOS-Detektor
der vorliegenden Erfindung; und
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6 zeigt
eine Ausführung
auf Transistorebene für
eine exemplarische Komparatorschaltung zur Verwendung in dem SLOS-Detektor
der vorliegenden Erfindung.
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In
der nachfolgenden detaillierten Beschreibung werden die gleichen
Bezugsziffern verwendet, um die gleichen Blöcke und Bauteile zu bezeichnen, welche
in unterschiedlichen Figuren auftreten können.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Seit
Beginn des modernen Informationszeitalters besteht ein erhöhter Bedarf
hinsichtlich Telekommunikations-basierender Dienste und Produkte, die
in erster Linie mit dem Internet gesteuert werden. Da am Anfang
die Ausbreitung des Internets auf ungenauen und nicht vorhersehbaren
Wegen fortschritt, wurden viele neue Anwendungen vorhergesehen und
erwartet. Diese Anwendungen erwecken zunehmend Bedürfnisse
hinsichtlich Ultra-Hochgeschwindigkeits-Schaltungslösungen. Angetrieben durch das
explosionsartige Wachstum der Bandbreitenanforderungen von Multimedia- Anwendungen wurden
parallel. hierzu unterschiedliche Übertragungstechniken für ultra-hohe
Bitraten entwickelt. Die Geschwindigkeiten von faseroptischen Kommunikationssystemen
wurden von Übertragungsraten des
asynchronen Übertragungsmodus
(ATM) in der Größe von 155
Mb/s und von Übertragungsraten
des synchronen optischen Netzwerks (SONET-Raten) in der Größe von 622
Mb/s zu dem optischen Trägerstandard
(OC-Standard) von OC-192 in der Größe von 10 Gb/s und OC-768 in
der Größe von 40
Gb/s erhöht.
Die Umsetzung solcher hohen Geschwindigkeiten in einer standardisierten
COS-Prozesstechnologie liefert ernstzunehmende Anforderungen an
die Schaltungsbild-Designer.
Dieser Geschwindigkeits-Flaschenhals erfordert, dass die kapazitive
Belastung auf der Datenleitung für
die eintreffenden Daten und auf der Taktleitung für den extrahierten
Takt minimiert wird. In einem Frequenzbereich von 10 GHz und darüber wäre der mit
einer herkömmlichen SLOS-Detektorschaltung
hervorgerufene Umfang der Belastung nicht hinnehmbar.
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Die
vorliegende Erfindung stellt einen statistischen Signalverlustdetektor
bereit, der die kapazitive Belastung auf die Hochgeschwindigkeits-Daten- und
Taktleitungen minimiert. In einer Ausführungsform weist der Hochgeschwindigkeitsabschnitt
des SLOS-Detektors gemäß der vorliegenden
Erfindung eins Flip-Flop-Schaltung und einen Zwischenspeicher auf.
Es wird auf 1 Bezug genommen, wo ein Teil-Blockdiagramm
eines Empfängers 100 gemäß einer
exemplarischen Ausführungsform
der vorliegenden Erfindung gezeigt ist. Die eintreffenden Hochgeschwindigkeits-Daten
DataIn werden einem Takt- und Datenrückgewinnungsblock 102 (CDR-Block)
zugeführt.
Der CDR-Block 102 extrahiert von den eintreffenden Daten
DataIn ein Taktsignal CLK. Ein Zeitneueinstellungsblock 104 empfängt die
eintreffenden Daten DataIn und stellt unter Verwendung des extrahierten
Taktes CLK die Phase von DataIn ein. Ein SLOS-Detektor 106 empfängt ebenso die
Signale DataIn und CLK und erzeugt Signale VBER und
SLOS. Der SLOS-Detektor 106 weist eine Flip-Flop-Schaltung 108 (f/f-Schaltung)
auf, welche bei ihrem Dateneingang den extrahierten Takt CLK und
bei ihrem Takteingang die verzögerten
Daten DataIn empfängt.
Das Signal DataIn wird mit dem Zwischenspeicher 110 der
Verzögerungsschaltung
verzögert.
Bei einer Ausführungsform
verzögert
der Zwischenspeicher 110 der Verzögerungsschaltung die Daten
DataIn um ein Viertel der CLK-Periode oder um ΔT = T/4. Das Ausgangssignal
Qb der Flip-Flop-Schaltung 108 wird mit einer Integratorschaltung 112 über die
Zeit gemittelt, um das Signal VBER zu erzeugen,
welches ein Maß der
Bitfehlerrate BER des empfangenden Signals bereitstellt. Eine Komparatorschaltung 114 vergleicht
das Signal VBER mit einer Schwellwertspannung
VTH, um ein Signal SLOS zu erzeugen. Mit
diesem Aufbau belastet die SLOS-Schaltung 106 den extrahierten
Takt CLK mit einer einzelnen Flip-Flop-Schaltung und die eintreffenden
Daten DataIn mit einem einzelnen Zwischenspeicher.
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Die
Operation in der SLOS-Schaltung wird nachfolgend unter Bezugnahme
auf das in 2 gezeigte Zeitdiagramm und
unter Bezugnahme auf die in 3 gezeigte
exemplarische SLOS-Schaltung beschrieben. Zum Zwecke der Darstellung
sei eine exemplarische SONET OC-192-Anwendung angenommen, in welcher
die SLOS-Schaltung die eintreffende Daten bei 10 Gb/s und ein extrahiertes
Taktsignal mit 10 GHz empfängt.
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Allerdings
sei darauf hingewiesen, dass die Erfindung nicht auf irgendeinen
speziellen Telekommunikationsstandard beschränkt ist. Es wird auf 2 Bezug
genommen, in welcher die beiden oberen Wellenformen DataIn- und
CLK-Signale zeigen. Wie
bereits angedeutet, entspricht bei 10 GHz die Taktperiode T gleich
einer Zeitperiode von 100 ps. Von daher würde bei der exemplarischen
Ausführungsform,
bei welcher der Zwischenspeicher 110 das Signal DataIn
um T/4 verzögert,
die Verzögerung 25 ps
betragen. Es wird auf 3 Bezug genommen, wo die Flip-Flop-Schaltung
das extrahierte Taktsignal CLK von 10 GHz unter Verwendung der verzögerten Daten
(in 2 das Signal DataIn_Delayed) zwischenspeichert.
Eine Fehlerzählung
tritt auf, wenn eine Signalkante der eintreffenden Daten über das zulässige Fenster ΔT an einer
der beiden Seiten der abfallenden Kante des Taktsignals CLK abdriftet (wenn
die abfallende Kante von CLK verwendet wird, um das Datenauge abzutasten).
Das bedeutet, die SLOS-Schaltung muss beide Zustände (T/2) ± ΔT erfassen. Wenn die Phasenbeziehung
zwischen dem Taktsignal CLK und dem Signal DataIn mit τD2C bezeichnet
wird, würde
die Ausgabe Qb der Flip-Flop-Schaltung 108 von τD2C abhängig sein. Wenn τD2C kleiner
als T/4 oder größer als
3T/4 ist, dann würde
Qb beispielsweise einen hohen Wert annehmen, ansonsten würde Qb einen
niedrigeren Wert annehmen, wie es in 2 gezeigt
ist. 2 zeigt alle drei Fälle; wenn τD2C größer als
T/4 ist (τD2C > T/4;
kein Fehler erfasst), wenn τD2C größer als
3T/4 ist (τD2C > 3T/4;
Fehler erfasst), und wenn τD2C kleiner als T/4 ist (τD2C < T/4; Fehler erfasst).
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Es
wird nun auf das in 2 gezeigte Beispiel Bezug genommen,
in welchem τD2C durch die Zeitdauer zwischen einem Übergang
in DataIn und der nächsten
abfallenden Kante von CLK definiert ist. Der erste Übergang
an DataIn_Delayed zum Zeitpunkt t1, den die Flip-Flop-Schaltung 108 taktet,
tritt in etwa bei der Mitte des positiven Halbzyklus von CLK auf.
In diesem Fall ist die Beziehung τD2C > T/4 eindeutig
erfüllt,
was dazu führt,
dass Qb einen niedrigen Wert annimmt (Qb ist der komplementäre Ausgang
der Flip-Flop-Schaltung 108).
Das gleiche gilt für
den nächsten Übergang
von DataIn_Delayed zum Zeitpunkt t2, wenn die Flip-Flop-Schaltung 108 einen mit
CLK dargestellten hohen wert zwischenspeichert, was dazu führt, dass
Qb einen niedrigen Wert annimmt. Es wird nun auf 3 Bezug
genommen, wo eine exemplarische Ausführung einer Integratorschaltung 112 detailliert
gezeigt ist. Die Integratorschaltung 112 weist einen Schalter
S1 auf, der, wenn er geschlossen ist, eine Stromquelle I0 mit einem Kondensator C verbindet. Die
obere Kondensatorplatte des Kondensators C stellt das Signal VBER bereit und bildet eine Verbindung zu
einem Eingang der Komparatorschaltung 114. Demgemäß verbleibt
der Schalter S1 im geöffneten
Zustand und der Kondensator C bleibt entladen, solange Qb einen
niedrigen Wert annimmt, wodurch ein niedriger Zustand für VBER beibehalten wird.
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Der
nächste Übergang
des Signales DataIn_Delayed tritt zum Zeitpunkt t3 ein, und zwar früher infolge
von beispielsweise Jitter. Wie es in 2 gezeigt
ist, führt
dies dazu, dass τD2C größer als 3T/4
ist, so dass mit der Flip-Flop-Schaltung 108 ein niedriger
Zustand von CLK (bei t3) zwischengespeichert wird. Von daher nimmt
Qb einen hohen Wert an, was den Schalter S1 schließt, und
was es gestattet, dass die Stromquelle I0 den
Kondensator C auflädt. Zum
Zeitpunkt t3 signalisiert von daher Qb einen Fehler und VBER beginnt anzusteigen. Der nachfolgende Übergang
von DataIn_Delayed tritt zum Zeitpunkt t4 ein, und zwar später als
erwartet. In diesem Fall ist τD2C kleiner als T/4, wie es in 2 gezeigt
ist. Ein niedriger Zustand von CLK (bei t4) wird mit der Flip-Flop-Schaltung 108 zwischengespeichert,
wodurch Qb auf einem hohen Wert gehalten wird, und wodurch der Schalter
S1 geschlossen bleibt. Die Stromquelle I0 fährt fort,
den Kondensator C aufzuladen. Von daher wird ein anderer Fehler
erfasst, was zu einem weiteren Anwachsen des Pegels von VBER führt.
Demgemäß gestattet
in dieser Ausführungsform
eine Verzögerung
von T/4, dass mit einer einzigen Flip-Flop-Schaltung sowohl das Kriterium τD2C < T/4 als auch das
Kriterium τD2C > 3T/4
geprüft
werden. Dieses minimiert die kapazitive Belastung auf die Hochgeschwindigkeits-Signalleitung. Bei
der vorliegenden Erfindung wird demgemäß ein ΔT derart ausgewählt, dass
es zu einem symmetrischen Fenster um die Abtastungskante von CLK
herum führt,
und es ist von daher möglich,
mit einer einzelnen Flip-Flop-Schaltung
beide Zustände
(T/2) ± ΔT zu erfassen.
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Es
wird erneut auf die Operation der SLOS-Schaltung Bezug genommen,
wobei zu jeder Zeit, wenn Qb einen hohen Wert annimmt, die Stromquelle
I0 den Kompensator C auflädt und die
Spannung VBER zunimmt. Wenn Qb einen niedrigen
Wert annimmt, hält
der Kondensator C allerdings seine Ladung und VBER verbleibt
konstant. Ein zweiter Schalter S2, der parallel zum Kondensator
C angeschlossen ist, setzt die Integratorschaltung nach einem bestimmten
Zeitbetrag τint
zurück.
Der Wert der Integrations-Zeitperiode τint wird in erster Linie durch
die Soll-Bitfehlerrate vorgegeben und kann mit einer Dividierschaltung 302 erzeugt
werden, welche das Taktsignal CLK herunterdividiert, um bei der
Sollperiode (beispielsweise 50 μs)
anzukommen. Die Komparatorschaltung 114 vergleicht VBER mit einer vorgegebenen Schwellwertspannung
und erzeugt das Signal SLOS. Bei einer Ausführungsform weist die Komparatorschaltung 114 eine
eingebaute Hysteresis auf, die es erfordert, dass VBER einen
ersten Schwellwert Vt1 überschreitet,
um einen Signalverlust-Zustand (beispielsweise SLOS = hoch) anzuzeigen, und
dann unter einen zweiten Schwellwert Vt2, der kleiner als Vt1 ist,
abzufallen, bevor SLOS erneut einen niedrigen Wert annimmt. Dieses
wird es gestatten, dass die Schaltung einen Alarm anzeigt, wenn die
Bitfehlerrate BER beispielsweise 10–3 (ein
Fehler in 1 kBit Daten) erreicht, und dass die Schaltung so lange
den Alarm nicht frei gibt, bis die Bitfehlerrate BER unter 10–4 herabfällt (ein
Fehler in 10 kBit Daten). Die Werte von Vt1 und Vt2 werden durch
die Größe von ΔT (z. B.
T/3 oder T/4), durch die Einstell- und Haltezeit der Zeitneueinstellungsschaltung (1)
und durch die erwartete Formgebung des Rauschens (beispielsweise
Gaussian) bestimmt. In einer exemplarischen Ausführungsform ist Vt1 mit in etwa
800 mV festgelegt, und Vt2 ist mit in etwa 600 mV festgelegt. Im
nachfolgenden wird unter Bezugnahme auf 6 eine spezielle
exemplarische Ausführung
für die
Komparatorschaltung 114 beschrieben.
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Wenn
das Rauschen der eintreffenden Daten zunimmt (wenn die Bitfehlerrate
BER zunimmt), nimm die Häufigkeit
zu, dass τD2C aus dem Bereich (T/2) ± ΔT fällt. Als
ein Ergebnis hiervon wird der Kondensator C häufiger aufgeladen und VBER nimmt zu. Die Steigung dieser Beziehung
zwischen der Bitfehlerrate BER und VBER kann
eingestellt werden, indem der Wert von C geändert wird, oder alternativ
hierzu, indem der Betrag des mit der Stromquelle I0 zugeführten Stromes
geändert
wird. In einer Ausführungsform
wird dem Chip der Kondensator C extern bereitgestellt, was es gestattet,
dass der Benutzer den Wert von C erhöhen kann, was zu einer kleineren Spannung
VBER führen
wird, und was von daher zu einer höheren Bitfehlerrate BER führen wird,
die erforderlich ist, um SLOS zu triggern. Der Wert von C kann von
dem Benutzer eingestellt werden, um sehr genau eine erwartete Formgebung
eines Rauschens anzupassen.
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Es
ist erwünscht,
die SLOS-Schaltung in einer Standard CMOS-Prozesstechnologie auszuführen. Es
wird auf
4 Bezug genommen, wo eine exemplarische
Schaltungsausführung
für einen
Zwischenspeicher
110 der Verzögerungsschaltung und für eine Flip-Flop-Schaltung
108 gezeigt
ist, wobei die Standard CMOS-Prozesstechnologie verwendet wird.
Um die höhere
Operationsgeschwindigkeit zu erreichen, wird bei dieser exemplarischen
Ausführungsform
eine Schaltungstechnik verwendet, welche auf einer Strom-Lenkung
basiert, die stromgesteuerte CMOS-Logik oder C
3MOS-Logik
genannt wird. Der Zwischenspeicher
110 ist mit einem Differentialpaar
ausgeführt,
welches in Erwiderung auf das Differentialsignal an seinen Eingängen den Strom
in einem von zwei Zweigen steuert. Die Flip-Flop-Schaltung
108 ist
in einer analogen Art und Weise aufgebaut. Diese Schaltungskomponenten operieren
wesentlich schneller, da sie nicht die Verzögerung einbringen müssen, welche
durch das Ein- und Aus-Schalten von Transistoren bewirkt wird, um einen
logischen Zustand anzuzeigen, vielmehr lenken sie den Strom von
einem Zweig zu einem anderen. Da die Schaltung Bereitschaftsstrom
zieht, liegt hinsichtlich der Leistung ein Nachteil vor. Allerdings ist
es möglich,
Geschwindigkeiten zu verwirklichen, die andererseits nicht mit einer
Standard CMOS-Logik erziehbar wären.
Eine detailliertere Beschreibung von unterschiedlichen Schaltungsblöcken, die
in einer C
3MOS-Logik ausgeführt sind,
einschließlich
von Zwischenspeichern, Flip-Flop-Schaltungen
und anderen logischen Schaltungen, ist in der Patentschrift „Current-Controlled
CMOS Logik Family" von
A. Hairapetian, Veröffentlichungsnummer
US 6,424,194 B , Veröffentlichungstag
23. Juli 2003, angegeben.
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5 liefert
ein exemplarisches Schaltdiagramm auf Transistorebene für eine Integratorschaltung 112,
bei welcher eine Standard CMOS-Prozesstechnologie verwendet wird.
Während
ein einzelner Transistor verwendet werden kann, um den Schalter S1
zu realisieren, ist gemäß dieser
Ausführungsform der
Erfindung eine schnellere Differential-Ausführung bevorzugt.
Der Schalter S1 wird mit einem Paar von Transistoren M1 und M2 realisiert.
Die Transistoren M1 und M2 sind in dieser Ausführungsform p-Kanal-Transistoren.
Allerdings sei darauf hingewiesen, dass diese Schaltung auch mit
Transistoren realisiert werden kann, welche eine gegengesetzte Polarität aufweisen.
Die Gate-Terminals der Transistoren M1 und M2 empfangen die Ausgabe
der Flip-Flop-Schaltung
(f/f 108 in 1) und ihren Komplementwert. Der
Transistor M3 empfängt
an seinem Gate-Anschluss von einer Bias-Schaltung 502 eine
Bias-Spannung und führt
den Transistoren M1 und M2 einen Strom zu. Von daher wird einer
der Transistoren M1 oder M2 bei einem vorgegebenen Zeitmoment Strom
durchlassen, und zwar abhängig
von dem an die Eingänge
INN und INP angelegten logischen Zustand. Da die Stromquelle nicht
ein- und ausgeschaltet werden muss, verwirklicht diese Differential-Ausführung eine
Schaltungsoperation bei einer höheren
Geschwindigkeit. Der Transistor M2 ist mit dem Kondensator C verbunden,
während
der Transistor M1 mit einem Blind-Kondensator C' verbunden ist. Ein Unity-Gain-Buffer-Verstärker 504 ist zwischen
den beiden Zweigen des Differential-Schalters angeschlossen, um
bei den beiden Knotenpunkten die Spannung so nahe aneinander wie
möglich
zu halten. Dieses maximiert die Schaltungsgeschwindigkeit der Schaltung.
Es sei darauf hingewiesen, dass die in 5 gezeigte
spezielle Ausführung
allein der Darstellung dient, und das andere Ausführungen
möglich
sind. Beispielsweise kann anstelle der Verwendung einer analogen
Integratorschaltung des in 5 gezeigten
Types bei der SLOS-Schaltung der vorliegenden Erfindung eine digitale
Integratorschaltung verwendet werden, bei welcher beispielsweise
eine Counter-Schaltung die Häufigkeit
zählt, mit
welcher Qb geltend gemacht wird.
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Für die Komparatorschaltung 114 sind
eine Anzahl von unterschiedlichen Ausführungen möglich. 6 zeigt
eine beispielhafte Ausführung.
Bei diesem Beispiel werden die beiden Schwellwertspannungen Vt1
und Vt2 mit einer Widerstands-Dividierkette 602 festgelegt.
Eine erste konventionelle Komparatorschaltung 604 empfängt bei
ihrem positiven Eingang Vt1 und bei ihrem negativen Eingang (IN) VBER. Eine zweite konventionelle Komparatorschaltung 606 empfängt bei
ihrem positiven Eingang Vt2 und bei ihrem negativen Eingang VBER. Die Komparatorschaltungen 604 und 606 müssen keine
spezielle für
hohe Geschwindigkeiten ausgelegte Ausführung aufzuweisen, da dieser
Schaltungsteil mit einer niedrigeren Geschwindigkeit operiert. Um
die Komparatorschaltungen 604 und 606 auszuführen, können bekannte
Komparatorschaltkreise verwendet werden. Die Ausgabe der Komparatorschaltungen 604 und 606 werden
jeweils den Eingängen
einer Set-Reset-Latchschaltung 608 zugeführt. Wie
dargestellt, wird die Set-Reset-Latchschaltung 608 mit
einem Paar von kreuzgekoppelten NOR-Gates verwirklicht. Andere Arten von
Vergleichs-Schaltkreisen
mit eingebauter Hysteresis sind aus dem Stand der Technik bekannt.
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Zusammengefasst
stellt die vorliegende Erfindung Verfahren und Schaltkreise zum
Ausführen eines
statistischen Hochgeschwindigkeits-Signalverlustdetektors bereit.
Die Erfindung minimiert den Betrag der kapazitiven Belastung des
SLOS-Schaltkreises, die in Hochgeschwindigkeits-Signalleitungen eines Empfängers eingeführt wird.
In speziellen Ausführungsformen
stellt die Erfindung einen Hochgeschwindigkeits-SLOS-Schaltkreis
unter Verwendung einer Standard-CMOS-Technologie bereit. Es sei darauf
hingewiesen, dass die zuvor beschriebenen speziellen Ausführungsformen
lediglich zur Erläuterung
dienen, und dass verschiedene Modifikationen, alternative Implementationen
und Äquivalente
möglich
sind. Beispielsweise können
die Integrationszeitdauer τint
sowie spezielle Spannungspegel Vt1 und Vt2 variieren, und zwar abhängig von
Anwendungsanforderungen, wie etwa von der Soll-Bitfehlerrate BER,
der Rauschverteilung, etc. In gleicher Weise sind die speziellen
Ausführungen
auf Transistorebene lediglich aus Gründen der Anschauung angegeben,
und sie dienen nicht als Einschränkung.
Der Umfang der Erfindung wird von daher nicht durch die zuvor beschriebenen
Ausführungsformen
beschränkt,
und sollte vielmehr anhand der nachfolgend angegebenen Patentansprüche bestimmt
werden.