DE60223647T2

DE60223647T2 - Automatische Detektion der Polarität des Synchronsignals in Videosynchronisation und Erzeugung eines Signalgebers des Abtast-Intervalls aus der Synchroninformation

Info

Publication number: DE60223647T2
Application number: DE60223647T
Authority: DE
Inventors: Christopher Glendora Pasqualino
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-12-27
Filing date: 2002-12-20
Publication date: 2008-10-30
Anticipated expiration: 2022-12-21
Also published as: EP1326429A3; DE60223647D1; EP1326429A2; EP1326429B1; US20030122931A1; US7250980B2

Description

Eine Ausführungsform der vorliegenden Erfindung bezieht sich auf ein System und ein Verfahren zum Erzeugen eines Indikatorsignals aus Sync-Informationen im Videotakt. Im Besonderen bezieht sich eine Ausführungsform der vorliegenden Erfindung ein System und ein Verfahren zum automatischen Erzeugen eines Austastperioden-Indikatorsignals aus Sync-Informationen im Videotakt.
Üblicherweise umfassen digitale Videosignale ein Minimum von sechzig Frames (Einzelbildern) Video pro Sekunde. Jeder Video-Frame setzt sich aus horizontalen Abtastzeilen zusammen, wobei die Anzahl von horizontalen Abtastzeilen in einem Frame von der Auflösung des Systems abhängt. Jede horizontale Abtastzeile enthält eine Austastperiode, auf die eine Serie von digitalen Videopixeln folgt. Insbesondere wird die Horizontal-Sync-(oder Hsync)-Austastperiode zum Senden von Taktinformationen verwendet. Die Hsync-Austastperiode besteht aus einer Front Porch (Zeilenanfang-Schwarzschulter), einem Synchronisationsimpuls und einer Back Porch (Zeilenende-Schwarzschulter). Typischerweise gibt es eine Vertikal-Sync-(oder Vsync)-Austastperiode, die aus einer Front Porch, einem Synchronisationsimpuls und einer Back Porch besteht. Die Hsync- und Vsync-Austastperioden nehmen üblicherweise 30% bis 40% der gesamten verfügbaren Bandbreite ein.
Gewerbliche Anwendungen, die Digital Visual Interface (im Nachfolgenden als "DVI" bezeichnet) verwenden, machen häufig wesentlichen Gebrauch von bereits vorhandenen VESA-Computeranzeigestandards. Die Sequenz von Takt- und Videodaten für bestimmte Anzeigeauflösungen und die Taktung ist in dem VESA Computer Display Monitor Timing Standard, Version 1.0, Revision 0.8 vom 17.09.1998 spezifiziert, auf die hiermit Bezug genommen wird. Auch auf einen neueren Standard für das Digitalfernsehen, der in der Spezifikation CEA-EIA 861 für sehr schnelle digitale Schnittstellen (high-speed digital interfaces) dargestellt ist, wird hiermit Bezug genommen.
Diese Standards identifizieren eine sehr schnelle digitale Verbindung, Schnittstelle oder Link für visuelle Datentypen, die von der Anzeigetechnologie unabhängig sind. Bei einem Beispiel stellt die Schnittstelle eine Verbindung zwischen einem Computer und seiner Anzeigevorrichtung zur Verfügung. Bei einem anderen Beispiel stellt die Schnittstelle eine Verbindung zwischen einer SetTop-Box und einem DTV oder HDTV zur Verfügung. Eine solche DVI-Schnittstelle ermöglicht es, dass ein Inhalt von der Erzeugung bis zum Verbrauch in einer verlustfreien Domäne verbleibt, technologieunabhängig bleibt, Plug-and-Plag durch Hotplug-Erfassung unterstützt, das EDID-Protokoll unterstützt, und Digital- und Analog-Support in einem einzelnen Verbinder zur Verfügung stellt.
Die Schrift US-A-5 694 175 beschreibt ein Verfahren zur Erkennung von Videostandards, bei dem ein Aufwärts-/Abwärtszähler zum Erfassen der Polarität von Synchronisationsimpulsen verwendet wird. Dieses Verfahren wird u. a. durch eine Schaltung mit einem Mikrocontroller und einem Zähler, der einen Zählwert erzeugt, implementiert.
Die Schrift US-A-5 953 074 beschreibt eine Videoadapterschaltung zum Anpassen von analogen Videosignalen, die von einem zum Ansteuern eines CRT-Anzeigemonitors ausgelegten PC-System zur Verfügung gestellt werden, an Signale, die zum Ansteuern eines Flachbildschirm-Monitors geeignet sind.
Die Schrift EP-A-0 344 621 beschreibt ein Plasmaanzeige-Steuersystem mit Betriebsartunterscheidung/Taktgenerator, das die Polaritäten von Vertikal- und Horizontal-Sync-Signalen unterscheidet, um eine Auflösung für die Anzeige zu bestimmen.
Die Schrift US-A-6 008 791 beschreibt eine automatische Einstellvorrichtung, die es ermöglicht, dass eine optimale Videoanzeige erhalten wird, indem sie eine Anzeigegröße und eine Anzeigeposition eines Videobildes unabhängig von der Art des eingespeisten Videosignals einstellt.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren und ein System zum Erzeugen eines Austastperioden-Indikatorsignals zur Verfügung zu stellen, die jeweils eine zuverlässige Bestimmung der Polarität eines Sync-Impulses ermöglichen.
Diese Aufgabe wird durch das in Anspruch 1 angegebene Verfahren und das in Anspruch 4 angegebene System gelöst.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen definiert.
Aspekte der vorliegenden Erfindung sind in einem System und einem Verfahren zum Erzeugen eines Austastperioden-Indikatorsignals aus Sync-Informationen im Videotakt zu finden. Die Erfindung umfasst einen Polarität-Autodetektionsprozessor, der dazu ausgelegt ist, die Polarität von mindestens einem Sync-Signal automatisch zu erfassen, und einen Generationsprozessor, der dazu ausgelegt ist, ein Data Enable-Signal (alternativ als "DE"-Signal bezeichnet) zu erzeugen.
Ein vollständiges Verständnis von weiteren Aspekten, Vorteilen und neuartigen Merkmalen der vorliegenden Erfindung sowie Einzelheiten einer veranschaulichten Ausführungsform von ihr ergeben sich aus der nachfolgenden Beschreibung und der Zeichnung, wobei sich gleiche Ziffern auf gleiche Teile beziehen.
KURZE BESCHREIBUNG MEHRERER ANSICHTEN DER ZEICHNUNG
1 veranschaulicht ein Blockdiagramm eines beispielhaften digitalen Anzeigelink-Systems;
2 ist ein stilisiertes Beispiel für einen digitalen Video-Frame, der Taktinformationen darstellt;
3 veranschaulicht ein Blockdiagramm eines digitalen Anzeigelink-Systems mit einer erhöhten digitalen Datenkapazität gemäß einer Ausführungsform der vorliegenden Erfindung;
4 veranschaulicht Videoparameter, die mit konfigurierbaren Registern verwendet werden, gemäß einer Ausführungsform der vorliegenden Erfindung;
5 veranschaulicht ein High-Level-Ablaufdiagramm eines Verfahrens zur Bestimmung der Polarität eines Sync-Impulses gemäß einer Ausführungsform der vorliegenden Erfindung;
6A und 6B veranschaulichen ein detailliertes Ablaufdiagramm eines Verfahrens zur Bestimmung der Polarität eines Sync-Impulses ähnlich demjenigen, das in 5 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Erfindung;
7 veranschaulicht ein High-Level-Ablaufdiagramm eines Verfahrens zum Erzeugen eines DE-Signals gemäß einer Ausführungsform der vorliegenden Erfindung; und
8A und 8B veranschaulichen ein detailliertes Ablaufdiagramm eines Verfahrens zum Erzeugen eines DE-Signals ähnlich demjenigen, das in 7 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft ein System und ein Verfahren zum automatischen Erzeugen eines Austastperioden-Indikatorsignals aus Sync-Informationen im Videotakt. Bei einer Ausführungsform werden mehrere Video- und Audio-Streams über einen DVI-Link übertragen. Dies umfasst eine Übertragung von qualitativ hochwertigem Mehrkanal-Audio über den DVI-Link, welche die Anforderungen der Verbraucherelektronikindustrie (im Nachfolgenden als "CE" (Consumer Electronics)-Industrie bezeichnet) erfüllt. "Digital Video, Audio and Auxiliary" (alternativ als "DVAAA" bezeichnet) repräsentiert den Standard zur Verwendung in der CE-Industrie (neben anderen Industrien) für die Übertragung von qualitativ hochwertigen Mehrkanal-Video, -Audio und Hilfs-Daten über einen digitalen Video- oder DVI-Link.
1 veranschaulicht ein Blockdiagramm eines beispielhaften digitalen Anzeigelink-Systems, das allgemein mit 100 bezeichnet ist. Bei der veranschaulichten Ausführungsform weist das System 100 eine digitale Videoquelle 101 auf, die über Eingangsleitungen 102 mit einem digitalen Videosender 104 verbunden ist. Der Sender 104 codiert die digitalen Videodaten für die Übertragung über einen digitalen Anzeigelink 106. Auf der Anzeigeseite des Systems decodiert der Empfänger 108 das von dem digitalen Anzeigelink 106 empfangene digitale Signal und erzeugt ein digitales Videosignal, das über die Ausgangsleitungen 110 an die Anzeige 112 übertragen wird. Der Betrieb des Systems insgesamt kann beispielsweise durch eine Finite-State-Maschine 114 unter Verwendung eines Steuerbusses 116 gesteuert werden.
Im Allgemeinen umfasst ein typisches digitales Videosignal sechzig Frames mit Video pro Sekunde. Natürlich kann die Frame-Rate viel niedriger oder höher als 60 Frames sein. Beispielsweise kann die Frame-Rate von etwa 25 bis 120 Frames pro Sekunde betragen. Ein Videoframe ist aufgebaut oder besteht aus horizontalen Abtastzeilen, wobei die Anzahl von horizontalen Zeilen in einem Frame von der Auflösung des Systems abhängt.
2 veranschaulicht ein stilisiertes Beispiel für einen digitalen Video-Frame, das eine Ausführungsform von Taktinformationen veranschaulicht. Jede horizontale Abtastzeile 201 umfasst eine Austastperiode oder Hsync 203, auf die eine Serie von digitalen Videopixeln („Active Video") 205 folgt. Die horizontale Austastung bzw. Zeilenaustastung wird für die Zeilentaktung verwendet. Sie besteht aus drei Elementen: einer Front Porch 207, einem Sync-Impuls 209 und einer Back Porch 211. Es ist anzumerken, dass der Sync-Impuls 209 entweder positiv oder negativ sein kann.
Darüber hinaus weist jede horizontale Abtastzeile Active Video 205 auf, welches drei Elemente umfasst: eine linke Begrenzung („Left Border") 213, adressierbares Video („Addressable Video") 215, und eine rechte Begrenzung („Right Border") 217. Die Länge der linken Begrenzung 213 und der rechten Begrenzung 217 beträgt häufig 0.
Verschiedene Elemente eines vertikalen Frames sind in 2 ebenfalls veranschaulicht. Konkret gesprochen besteht der vertikale Frame aus einer Front Porch 219, einem Vertikal-Sync- oder VSync-Impuls 221, einer Front Porch 223, einer oberen Begrenzung („Top Border") 225, adressierbarem Video 227, und einer unteren Begrenzung („Bottom Border") 229. Wie auch der HSync-Impuls kann der VSync-Impuls entweder ein positiver oder ein negativer Impuls sein, und die obere und untere Begrenzung 225 bzw. 229 sind häufig 0.
Frames sind vertikal übereinander angeordnet, so dass der gesamte Video-Stream ein Kontinuum von vertikal übereinander angeordneten Zeilen darstellt. Alle Zeilen werden dann nacheinander von links nach rechts und von oben nach unten übertragen.
Die Sequenz von Videotakt- und Videodaten ist in den vorausgehend erwähnten VESA- und CEA-EIA-Standards festgelegt. Der VESA Computer Display Standard wird von digitalen Videolinks wie etwa DVI-Links verwendet. Ein beispielhafter DVI-Link hat drei serielle Kanäle für RGB-Videodaten und einen Taktkanal.
Ein Blockdiagramm von einer Ausführungsform eines digitalen Anzeigelink-Systems mit erhöhter digitaler Datenkapazität, das allgemein unter 300 gezeigt ist, ist in 3 veranschaulicht. Bei dieser Ausführungsform weist das System 300 einen DVAAA-Sender 302 auf, der Informationen mit einem ersten Taktstandard an eine HDCP-Engine oder -Vorrichtung 304 überträgt. Bei dieser Ausführungsform können alle Eingaben an das System 300 mit den Erfordernissen von DVAAA und denen anderen Standards konform sein. Das System 300 akzeptiert einen einzelnen Stream mit Videodaten, einen oder mehrere Streams mit Audiodaten (beispielsweise von 0 bis 8 Streams), und einen oder mehrere Streams mit Hilfsdaten (beispielsweise von 0 bis 4 Streams).
Die HDCP-Engine 304 verschlüsselt oder transformiert die Informationen gemäß einem HDCP-Standard 1.0. Bei einer Ausführungsform empfängt die HDCP-Engine 304 die Sendeinformationen und verschlüsselt sie. Bei einer anderen Ausführungsform kann auf die HDCP-Engine 304 verzichtet werden. Ein DVI-Sender 306 kommuniziert mit der HDCP-Engine 304. Der DVI-Sender 306 sendet den Video-, Audio- und Hilfsdatenstrom (optional mit Verschlüsselung) über einen digitalen Videokommunikation- oder DVI-Link 308 an den DVI-Empfänger 310. Obgleich die HDCP-Engine 304 und der DVI-Sender 306 als separate Vorrichtungen dargestellt sind, sollte es verständlich sein, dass ein DVI-Sender mit einer integrierten HDCP-Verschlüsselungs-Engine ebenfalls vorstellbar ist.
Der DVI-Empfänger 310 überträgt die zusammengesetzten Informationen zusammen mit dem modifizierten Sync-Takt an eine HDCP-Entschlüsselungs-Engine oder -Vorrichtung 312, wo die Informationen gemäß einem Standard HDCP 1.0 entschlüsselt oder reformiert (d. h. transformiert) werden. Bei einer Ausführungsform werden die multiplexierten, nicht-entschlüsselten Daten an einen DVAAA-Empfänger 314 übertragen, wo sie demultiplexiert und als voneinander unabhängige Video-, Audio- und Hilfsdaten-Streams ausgegeben werden. Der Takteingang an den DVAAA-Sender 302 wird reproduziert, und der Video-Stream wird ebenfalls ausgegeben. Obgleich die HDCP-Entschlüsselungs-Engine 312 und der DVAAA-Empfänger 314 als separate Vorrichtungen dargestellt sind, sollte es verständlich sein, dass ein DVAAA-Empfänger mit einer integrierten HDCP-Verschlüsselungs-Engine ebenfalls vorstellbar ist.
Bei einer Ausführungsform der vorliegenden Erfindung weist der DVAAA-Empfänger 34 einen Polarität-Autodetektionsprozessor (alternativ als "Auto-Polaritätsdetektor" bezeichnet) auf, der dazu ausgelegt ist, die Polarität des Sync-Signals automatisch zu erfassen, wie weiter unten beschrieben wird. Bei einer anderen Ausführungsform weist der DVAAA-Empfänger 314 einen DE-Generatorprozessor auf, der dazu ausgelegt ist, ein DE-Signal zu erzeugen, wie weiter unten beschrieben wird. Bei wieder einer anderen Ausführungsform weist der DVAAA-Empfänger 314 sowohl den Polarität-Autodetektionsprozessor als auch den DE-Generatorprozessor auf.
4 veranschaulicht, wie typische Parameter eines Videosignals gemäß einer Ausführungsform der vorliegenden Erfindung aus dem ankommenden Video-Stream entnommen und/oder explizit in konfigurierbare Register geschrieben werden können. Die Parameter umfassen einen Ausgang HOR_TOTAL, der allgemein mit 12 bezeichnet ist. HOR_TOTAL 12 entspricht dem VESA-definierten Parameter HOR TOTAL TIME und wird in Pixeln gemessen. Bei einer Ausführungsform der vorliegenden Erfindung wird HOR_TOTAL von der Anstiegsflanke eines HSync-Impulses bis zu einer Anstiegsflanke eines anderen HSync-Impulses berechnet. Die Parameter umfassen auch einen Ausgang VER_TOTAL, der allgemein als 14 bezeichnet ist. VER_TOTAL 14 entspricht dem VESA-definierten Parameter VER TOTAL TIME und wird in Zeilen gemessen. Bei einer Ausführungsform wird VER_TOTAL von der Anstiegsflanke eines VSync-Impulses bis zu einer Anstiegsflanke eines anderen VSync-Impulses gemessen.
Die Parameter umfassen ferner HOR_PIXELS, die allgemein mit 16 bezeichnet sind. Dieser Parameter entspricht dem VESA-definierten Parameter HOR PIXELS und wird in Pixeln gemessen. HOR PIXELS 16 repräsentiert die aktive horizontale Pixelauflösung, die angezeigt wird. Die Parameter umfassen auch Eingabe-VER_PIXELS, die allgemein mit 18 bezeichnet sind. VER_PIXELS 18 entspricht dem VESA-definierten Parameter VER PIXELS und wird in Pixeln gemessen. Dieses Register repräsentiert die aktive horizontale Pixelauflösung, die angezeigt wird.
Ein weiterer Eingangsparameter ist HBP, der allgemein mit 20 bezeichnet ist. Dieser Parameter entspricht der Anzahl von Pixeln in einer Horizontal-Front Porch (ähnlich der Back Porch 211) plus die HSync-Impulsbreite (ähnlich dem HSync-Impuls 209) in Pixeln. Wieder ein anderer Eingangsparameter ist Eingangs-VBP, allgemein mit 22 bezeichnet. VBP 22 entspricht einer Anzahl von Pixeln in der Vertikal-Front Porch (ähnlich der Front Porch 223) plus die VSync-Impulsbreite (ähnlich dem VSync-Impuls 221) in Zeilen.
Eingabe-/Ausgabe-Parameter umfassen gemäß einer Ausführungsform der vorliegenden Erfindung HSYNC_POL und VSYNC_POL. HSYNC_POL spezifiziert die Polarität des HSync-Impulses, während VSYNC_POL die Polarität des VSYNC-Impulses spezifiziert. Sowohl für HSYNC_POL als auch VSYNC_POL. Schließlich umfasst die vorliegende Erfindung einen Eingangsparameter AUTO_POL_DETECT. Bei einer Ausführungsform sind HSYNC_POL und VSYNC_POL Eingangssignale, die zum Spezifizieren der Polarität von HSYNC- und VSYNC-Impulsen verwendet werden, falls AUTO_POL_DETEC inaktiv ist. Bei einer Ausführungsform, bei der AUTO_POL_DETECT aktiv ist, sind HSYNC_POL und VSYNC_POL nur Ausgangssignale, und die Polarität der Hsync- und VSync-Impulse wird automatisch erfasst.
Eine Ausführungsform der vorliegenden Erfindung weist auch einen Polarität-Autodetektionsprozessor auf, der die Polarität der Sync-Impulse bestimmt. Bei dieser Ausführungsform ist die Periode des Sync-Impulses kürzer als die Periode des Nicht-Sync-Impulses.
5 veranschaulicht ein High-Level-Ablaufdiagramm eines Verfahrens zum Bestimmen der Polarität eines Sync-Impulses gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird die Polarität des Sync-Impulses unter Verwendung eines Polarität-Detektionsprozessors bestimmt, der dem vorausgehend beschriebenen ähnlich ist. Der Polarität-Autodetektionsprozessor zählt die Anzahl von Pixeln oder Zeilen eines Sync-Impulses, wie durch den Block 30 veranschaulicht ist. Der Prozessor bestimmt daraufhin die Polarität des Sync-Impulses, wie durch den Block 32 veranschaulicht ist.
Die 6A und 6B stellen ein detailliertes Ablaufdiagramm eines Verfahrens zum Bestimmen der Polarität eines Sync-Impulses gemäß einer Ausführungsform der vorliegenden Erfindung dar. Bei dieser Ausführungsform wird die Polarität des Sync-Impulses unter Verwendung eines Polarität-Autodetektionsprozessors bestimmt, der dem vorausgehend beschriebenen ähnlich ist. Der Testzähler wird auf Null gesetzt, wie durch den Block 34 dargestellt ist. Der Polarität-Autodetektionsprozessor erfasst eine erste Sync-Impulsflanke, wie durch den Block 36 dargestellt ist.
Wenn die Sync-Impulsflanke erfasst wird, beginnt der Testzähler zu inkrementieren, wie durch den Block 40 dargestellt ist. Bei einer Ausrführungsform ist es vorstellbar, dass der Testzähler inkrementiert wird, um die Anzahl von Pixeln (z. B. Hsync) oder Zeilen (z. B. Vsync) zu zählen, bis eine zweite Flanke des Sync-Signals erfasst wird, wie durch die Raute 42 dargestellt ist. Falls die Flanke der zweiten Flanke des Sync-Signals nicht erfasst wird, setzt der Prozessor die Erhöhung des Testzählers fort, bis die zweite Flanke des Sync-Signals erfasst wird. Obgleich eine Ausführungsform der vorliegenden Erfindung eine oder mehrere Flanken der Sync-Signale erfasst, ist es vorstellbar, dass der Prozessor Übergänge der Signale erfassen kann.
Der Polarität-Autodetektionsprozessor dekrementiert den Testzähler, wie durch den Block 44 dargestellt ist. Der Prozessor bestimmt, ob eine dritte Flanke an dem Sync-Signal erfasst wird, wie durch die Raute 46 veranschaulicht ist. Falls diese Flanke erfasst wird, bestimmt der Prozessor, dass der Impuls eben endete und die Polarität des Impulses der Pegel des Sync-Signals vor der dritten Flanke ist, wie in Block 50 veranschaulicht ist.
Falls die Sync-Impulsflanke nicht erfasst wird, bestimmt der Polarität-Autodetektionsprozessor, ob der Zähler Null erreicht hat (gleich Null ist), wie durch die Raute 48 dargestellt ist. Falls der Zähler nicht Null erreicht hat, wird der Testzähler dekrementiert, wie durch den Block 44 dargestellt ist. Falls der Zähler jedoch Null erreicht hat, ist die nächste Flanke ein Anfang des Impulses. Die Polarität des Impulses ist die umgekehrte Polarität des Sync-Signals, wenn der Zähler 0 erreicht, wie vorausgehend durch den Block 50 dargestellt wurde.
Die vorliegende Erfindung weist auch einen DE-Generationsprozessor auf, der die folgenden Schritte durchführt, um ein DE-Signal zu erzeugen. 7 veranschaulicht ein High-Level-Ablaufdiagramm eines Verfahrens zum Erzeugen eines DE-Signals gemäß einer Ausführungsform der vorliegenden Erfindung. Der Generationsprozessor bestimmt die Werte von HOR_TOTAL und VER_TOTAL, wie durch den Block 52 dargestellt ist. Der Prozessor erzeugt das horizontale H_DE und das vertikale V_DE, und bringt das H_DE und V_DE hervor, wie durch den Block 54 bzw. 56 dargestellt ist.
Die 8A und 8B veranschaulichen ein detailliertes Ablaufdiagramm eines Verfahrens zum Erzeugen eines DE-Signals ähnlich demjenigen, das in 7 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Die Polarität der Sync-Impulse wird gemäß der Darstellung durch den Block 57 bestimmt. Der DE-Generationsprozessor erfasst eine Anstiegsflanke des Sync-Impulses und bestimmt die Werte von HOR_TOTAL und VER_TOTAL, wie durch die Blöcke 58 und 60 dargestellt ist. Alle relevanten Informationen werden in ein Register geladen, wie durch den Block 62 dargestellt ist. Der DE-Generationsprozessor erzeugt das horizontale H_DE durch Vorladen des Wertes HBP in einen Abwärtszähler an der Anstiegsflanke des HSync-Impulses, wie durch den Block 64A dargestellt ist. Es ist vorstellbar, dass die Anstiegsflanke des HSync-Impulses in Abhängigkeit von der Einstellung des HSYNC_POL entweder ansteigen oder abfallen kann.
Der Abwärtszähler zählt abwärts oder wird dekrementiert bis Null, wie durch den Block 66A dargestellt ist. Bei Null wird H_DE auf Hoch gestellt, und ein Wert in HOR_PIXELS wird in den Abwärtszähler vorgeladen, wie durch die Blöcke 68A und 70A dargestellt ist. Wenn der Abwärtszähler Null erreicht, wird H_DE auf Niedrig gestellt, wie durch den Block 74A dargestellt ist. Dadurch wird das horizontale H_DE erzeugt, und der Wert HVP wird an der Anstiegsflanke des HSync-Impulses in den Abwärtszähler vorgeladen. Bei einer Ausführungsform wird das horizontale H_DE repetitiv erzeugt.
Um das V_DE-Signal zu erzeugen, wird der Wert VBP an der Anstiegsflanke des VSync-Impulses in den Abwärtszähler vorgeladen, wie durch den Block 64B dargestellt ist. Es ist wiederum vorstellbar, dass die Anstiegsflanke in Abhängigkeit von der Einstellung von VSYNC_POL entweder ansteigen oder abfallen kann. Der Abwärtszähler zählt daraufhin abwärts oder wird dekrementiert bis Null, wie durch den Block 66B dargestellt ist. HSYNC_POL und VSYNC_POL können bei einer Ausführungsform der vorliegenden Erfindung explizit eingestellt werden. Bei einer anderen Ausführungsform können die Polaritäten gemäß den vorstehenden Angaben bestimmt werden.
Bei Null wird V_DE auf Hoch eingestellt, und ein Wert in HOR_PIXELS wird in einen Abwärtszähler vorgeladen, wie durch die Blöcke 68B und 70B dargestellt ist. Wenn der Abwärtszähler Null erreicht, wird V_DE auf Niedrig eingestellt, wie durch den Block 74B dargestellt ist. Das vertikale V_DE wird erzeugt, und der Wert VBP wird an der Anstiegsflanke des VSync-Impulses in den Abwärtszähler vorgeladen. Bei einer Ausführungsform wird das vertikale V_DE repetitiv erzeugt.
Schließlich werden V_DE und H_DE logisch ADDIERT, um DE zu erzeugen, wie durch den Block 78 dargestellt ist. Bei einer Ausführungsform der vorliegenden Erfindung fallen die Flanken des Hsync- und VSync-Impulses zusammen. Es sind jedoch andere Ausführungsformen vorstellbar, bei denen der Hsync- und VSync-Impuls nicht zusammen fallen. Außerdem sind Ausführungsformen vorstellbar, bei denen die Polarität des Hsync- und VSync-Impulses jeweils durch HSYNC_POL bzw. VSYNC_POL spezifiziert wird. Beispielsweise Zeilensprung-Takte.
Angesichts der vorstehenden Lehren sind zahlreiche Modifikationen und Variationen der vorliegenden Erfindung möglich. Es sollte daher verständlich sein, dass die Erfindung innerhalb des Schutzbereiches der beigefügten Patentansprüche auf andere Weise als vorstehend beschrieben ausgeführt werden kann.

Claims

Verfahren zum Erzeugen eines Austastperioden-Indikatorsignals, welches die folgenden Schritte umfasst: A) Nullsetzen (34) eines Prüfzählers; B) Erfassen (36) einer ersten und einer zweiten Flanke von mindestens einem von einer Mehrzahl von Sync-Impulsen; C) Inkrementieren (40) des Prüfzählers während einer Zeitspanne zwischen der Erfassung der ersten und der zweiten Flanke des Sync-Impulses; D) Dekrementieren (44) des Prüfzählers nach der Erfassung der zweiten Flanke; E) Bestimmen (46), ob eine dritte Flanke des Sync-Impulses erfasst wurde; und E1) falls die dritte Flanke erfasst wurde: E1a) Bestimmen (50), dass der Sync-Impuls eben endete und die Polarität des Sync-Impulses den Pegel des Sync-Signals vor der dritten Flanke aufweist; oder E2) falls die dritte Flanke nicht erfasst wurde: E2a) Bestimmen (50), falls der Prüfzähler Null erreicht hat, dass die nächste Flanke des Sync-Impulses ein Beginn des Sync-Impulses ist, und Bestimmen, dass die Polarität des Sync-Impulses der umgekehrte gegenwärtige Pegel des Sync-Signals ist; oder E2b) Rückkehr zu Schritt D), falls der Prüfzähler nicht Null erreicht hat.
Verfahren nach Anspruch 1, wobei ein Inkrementieren des Prüfzählers das Zählen einer Anzahl von Pixeln für einen HSync-Impuls während der genannten Zeitspanne umfasst.
Verfahren nach Anspruch 1, wobei ein Inkrementieren des Prüfzählers das Zählen einer Anzahl von Zeilen für einen VSync-Impuls während der genannten Zeitspanne umfasst.
System zum Erzeugen eines Austastperioden-Indikatorsignals, welches aufweist: einen Prüfzähler, der dazu ausgelegt ist, auf Null zurückgesetzt zu werden; einen Detektor, der dazu ausgelegt ist, eine erste und eine zweite Flanke von mindestens einem von einer Mehrzahl von Sync-Impulsen zu erfassen; ein Inkrementierglied, das dazu ausgelegt ist, den Prüfzähler während einer Zeitspanne zwischen der Erfassung der ersten und der zweiten Flanke des Sync-Impulses zu inkrementieren; ein Dekrementierglied, das dazu ausgelegt ist, den Prüfzähler nach der Erfassung der zweiten Flanke zu dekrementieren; eine Bestimmungseinrichtung, die dazu ausgelegt ist, zu bestimmen, ob eine dritte Flanke des Sync-Impulses erfasst wurde; wobei die Bestimmungseinrichtung ferner dazu ausgelegt ist: zu bestimmen, dass der Sync-Impuls eben endete und die Polarität des Sync-Impulses den Pegel des Sync-Signals vor der dritten Flanke aufweist, falls die dritte Flanke erfasst wurde; oder zu bestimmen, dass die nächste Flanke des Sync-Impulses ein Beginn des Sync-Impulses ist, und zu bestimmen, dass die Polarität des Sync-Impulses der umgekehrte gegenwärtige Pegel des Sync-Signals ist, falls die dritte Flanke nicht erfasst wurde und der Prüfzähler Null erreicht hat; oder ein Signal an das Dekrementierglied zu liefern, wobei das Signal dem Dekrementierglied anzeigt, den Prüfzähler weiter zu dekrementieren, falls die dritte Flanke nicht erfasst wurde und der Prüfzähler nicht Null erreicht hat.
System nach Anspruch 4, wobei das Inkrementierglied dazu ausgelegt ist, den Prüfzähler zu inkrementieren, um während der genannten Zeitspanne eine Anzahl von Pixeln für einen HSync-Impuls zu zählen.
Verfahren nach Anspruch 1, wobei das Inkrementierglied dazu ausgelegt ist, den Prüfzähler zu inkrementieren, um während der genannten Zeitspanne eine Anzahl von Zeilen für einen VSync-Impuls zu zählen.