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Die
vorliegende Erfindung bezieht sich im Allgemeinen auf einen Halbleiterbaustein,
und spezieller auf einen Halbleiterbaustein für das Detektieren und Einstellen
eines Leckstromes abhängig
von der Schwellspannung eines integrierten Halbleiterbausteins,
welcher in Submikro-Technologie implementiert ist, d.h. Transistoren,
und ein Verfahren, welches sich darauf bezieht.
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Neueste
Messungen, welche an NMOS- und PMOS-Transistoren, welche in Submikro-Technologie
implementiert sind, vorgenommen wurden, haben eine große Abhängigkeit
der Schwellwertspannungswerte der Transistoren von der Kanallänge gezeigt. In
Submikro-Technologie realisierte Transistoren weisen eine Kanallänge von
unterhalb 1 μm
auf. 1 zeigt einen Querschnitt entsprechend dem Stand
der Technik eines NMOS-Transistors in Submikro-Technologie auf einem
Substrat oder einem Wafer 6. Der Abstand zwischen der N-dotierten
Quelle 1 und dem N-dotierten Drain 2 unter dem
Gate 3 in einer p-dotierten Wanne 5 wird als Kanallänge 4 bezeichnet. Eine
kleine Variation der Kanallänge,
welche durch Toleranzen während
des Herstellungsprozesses verursacht sein kann, kann den Schwellwertspannungswert
um 80 mV verschieben. 2 zeigt die qualitative Abhängigkeit
des Schwellwertspannungswertes von der Kanallänge L in einer logarithmischen
Skala. Wenn Transistoren mit minimaler Länge mit niedrigen Schwellwertspannungswerten
(Vt) implementiert sind (mit Vt im
Bereich von 0 mV bis 400 mV), hat eine kleine Änderung der Kanallänge einen
großen Einfluss
auf den Schwellspannungswert (siehe 2). Dieser
Effekt wird als ein Kurzkanaleffekt bezeichnet. Deshalb hat die
Verschiebung aufgrund der eingeführten
Ungewissheit in der Kanallänge
einen großen
Einfluss auf die Leistungsfähigkeit
des Bausteins. Darüber
hinaus wird der Einfluss auf die Leistungsfähigkeit der Schaltungen, welche
mit diesen Transistoren ausgestattet sind, auch in hohem Maße in Bezug
auf statische und dynamische Gesichtspunkte beeinflusst. Für digitale
Schaltungen nimmt der statische und dynamische Leistungsverbrauch zu,
und die Leistungsfähigkeit
bezüglich
der Geschwindigkeit wird auch beeinflusst. In Bezug auf diese Probleme
ist es notwendig, irgendeine Art von Strategie zu implementieren,
welcher in der Lage ist, zu bestimmen, ob die Länge von Bausteinen mit minimaler
Länge (NMOS- und PMOS-Transistoren) verschoben
ist und deshalb eine Veränderung
in dem Schwellwertspannungswert Vt verursacht.
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Neben
dieser Verschiebung in Vt aufgrund von Veränderungen
in der Kanallänge
L kann sich Vt auch aufgrund der Dotierdosis
verändern,
welche benutzt wird, um den Kanal zu implementieren, oder aufgrund
einer Änderung
in der Dicke des Gate-Oxids.
Diese beiden Technologieparameter, die Dotierdosis und die Dicke
des Oxids, werden den Zustand der Transistoren bestimmen. Drei unterschiedliche
Zustände
werden als "schnell", "nominell" und "langsam" jeweils einem kleinen,
nominellen und einem hohen Wert von Vt zugeordnet.
Kurzkanaleffekte können
in irgendeinem dieser Zustände
der Technologie auftreten.
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Es
wurde über
mehrere Strategien berichtet, um eine bestimmte Wannenpotenzialvorspannung
in digitalen Schaltungen aufzubauen, wenn diese Vorspannung notwendig
ist. Gut bekannte Strategien basieren auf Verzögerungsleitungen und dem Detektieren
des Aus-Stromes. Verzögerungsleitungen
werden durch mehrere Transistoren in Reihe gebildet. Deshalb verändert eine Änderung
des Vt-Wertes der Transistoren die eingeführte Verzögerung.
In Abhängigkeit
von der eingeführten
Verzögerung
wird die Wannenpotenzialvorspannung angewendet. Die Strategie, welche
auf Verzögerungsleitungen
basiert, kann auch durch das Verwenden kritischer Pfadreplika realisiert
werden.
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In
der
US 4,789,825 wird
ein Verfahren zum Klassifizieren integrierter Schaltungschips in
gute und schlechte Chips geliefert, abhängig von dem Einfluss eines
Potenzial-Kurzkanal effektes. Eine integrierte Schaltung, welche
einen Testfeldeffekt-Transistor und einen Referenzfeldeffekt-Transistor
besitzt, wird hier veröffentlicht,
wobei der Testtransistor durch einen Kurzkanaleffekt beeinträchtigt sein
kann und der Referenztransistor so gestaltet ist, dass er eine lange
Kanallänge
aufweist. Durch das Überwachen
und Vergleichen des Stromes, welcher durch den Test- und Referenztransistor
läuft,
wird eine Entscheidung erreicht, ob der gesamte Chip gut oder schlecht
funktioniert. Eine derartige Entscheidung kann durch eine Kennung
oder durch einen Testanschluss auf dem Chip angezeigt werden oder
für eine Ausschaltoperation
der gesamten integrierten Schaltung genutzt werden oder in anderer
Weise benutzt werden, um eine Anzeige zu liefern.
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In
der
US 6,091,283 wird
eine Schaltung zum Verändern
eines Leckstromes unterhalb der Schwelle beschrieben, welche zum
Ziel hat, Schwellwertvariationen, welche durch die Herstellung,
die Aktivität und
durch Temperaturveränderungen
induziert sind, in einer Halbleiterschaltung zu kompensieren, welche
einen Transistor besitzt, wobei ein Potenzial des Gates, in welchem
der Transistor auf einem vorher eingestellten Subschwellwertpotenzial
gehalten wird, und ein Kanalstrom des Kanalbereichs mit einem Referenzstrom
verglichen wird, um ein Vergleichsergebnis zu erhalten. Ein Vorspannungspotenzial
eines Substrates wird entsprechend dem Vergleichsergebnis eingestellt,
um den Subschwellwertstrom bei dem Referenzstrom zu halten. Der
Referenzstrom wird durch eine getrennte Referenzquelle geliefert.
Der im Test befindliche Baustein (DUT) ist in einer Schaltung aufgebaut,
in welcher der Strom mit dem isolierten Referenzstrom verglichen
wird. Das vorgeschlagene Verfahren liefert nur eine Lösung für die Kompensation
von Veränderungen
in den Bausteincharakteristika gegenüber der Herstellung und der
Temperatur.
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Eine
andere gut bekannte Strategie basiert auf dem Detektieren des Aus-Stromes.
Jedoch erfordern einige dieser Strategien das Benutzen von Bandabstandsreferenzen,
um einen geeig neten Betrieb über
einen breiten Temperaturbereich zu gestatten, außerdem gestattet keine dieser
Strategien, die Leistungsfähigkeit
eines DUT mit der Leistungsfähigkeit
eines Langkanalbausteins zu vergleichen, welcher als eine Referenz
arbeitet, ohne dass eine zusätzliche
Temperaturreferenzschaltung erforderlich ist.
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Es
ist demnach eine Aufgabe der Erfindung, einen Halbleiterbaustein
und ein Verfahren zu liefern, welches in der Lage ist, die Veränderung
von Vt aufgrund der Kurzkanaleffekte zu
detektieren, jedoch nicht die Veränderung aufgrund des Zustands
der Technologie, ohne dass damit eine zusätzliche Temperaturreferenzschaltung
erforderlich ist. Es ist eine weitere Aufgabe der Erfindung, einen
Halbleiterbaustein und ein Verfahren zu liefern, um den Vt-Wert mit Hilfe einer Steuerung des Wannenpotenzials
einzustellen.
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Die
Aufgabe der Erfindung wird durch einen Halbleiterbaustein gelöst, welcher
eine Testschaltung aufweist, welche einen Satz von mehreren Transistoren
enthält,
welche parallel wie ein Baustein im Test miteinander verbunden sind,
wobei die Transistoren jeweils einen Drain, eine Quelle, ein Gate
und einen Kanalbereich unter dem Gate zwischen dem Drain und der
Quelle in einer Wanne mit einer kurzen Kanallänge besitzen, wobei die Wanne
ein einstellbares Wannenpotenzial besitzt; eine Referenzschaltung, welche
einen Satz von mehreren Transistoren aufweist, welche parallel verbunden
sind, als eine Referenzeinrichtung bzw. ein Referenzbaustein, wobei die
Transistoren jeweils einen Drain, eine Quelle, ein Gate und einen
Kanalbereich unterhalb des Gates zwischen dem Drain und der Quelle
in einer Wanne mit einer langen Kanallänge aufweisen, wobei die Wanne
ein festes Referenzwannenpotenzial besitzt; eine Vergleichsschaltung,
welche ein Ausgangssignal der Testschaltung mit einem Ausgangssignal
der Referenzschaltung vergleicht und welche ein Vergleichsergebnis
liefert; eine Vorspannungsschaltung, welche ein Vorspannungspotenzial
für die
Wannen der Testschaltung liefert, wenn das Ausgangs signal der Testschaltung
kleiner als das Ausgangssignal der Referenzschaltung ist; wobei
die Schaltungen auf dem gleichen Substrat mit den anderen digitalen Schaltungen
implementiert sind und das Vorspannungspotenzial an die Wannen der
anderen Digitalschaltungen angelegt ist.
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Das
neue Verfahren basiert auf dem Gebrauchen einer Gruppe von parallelen
DUTs, welche mit einer minimalen Länge implementiert sind, welche mit
einer Gruppe von Referenzbausteinen verglichen werden, welche mit
Langkanallänge
gestaltet sind. Es ist davon auszugehen, dass die Vorspannungsschaltung
aus dem gleichen Material oder Substrat wie die Test- und die Referenzschaltung
implementiert sind, sie können
jedoch auch eine externe Schaltung sein. Gegenüber vielen anderen Lösungen, über die
berichtet wird, wird entsprechend dem Halbleiterbaustein der Erfindung
das Steuern des Wannenpotenzials mit Hilfe des Vergleichs eines
Bausteins im Test (DUT) mit einem einstellbaren Wannenpotenzial
und einem Langkanalbaustein als Referenzbaustein (Referenz) mit
einem festen Wannenpotenzial durchgeführt. Indem ein geeignetes Potenzial
für die
Wanne des DUT geliefert wird, führt
dies zu einer Erhöhung
des Absolutwertes der Schwellspannung und zu einer Abnahme des Leckstromes des
DUT. Das Wannenpotenzial kann auf einen festen Wert in Bezug auf
ein Minimum des Leckstromes eingestellt werden oder in Schritten
eingestellt werden. Wenn eine Referenzschaltung mit einem oder mehreren
Transistoren mit langen Kanälen
benutzt wird, um die Referenz in dem Halbleiterbaustein entsprechend
der Erfindung zu liefern, ist das Ausgangssignal der Referenzschaltung
kleiner als das der Testschaltung, wann immer der DUT nicht durch den
Kurzkanaleffekt beeinträchtigt
wird. Demnach wird die Verschiebung der Schwellwertspannung aufgrund
des Kurzkanaleffektes detektiert und eingestellt, jedoch nicht die
Veränderungen
aufgrund der Veränderung
der Temperatur oder der Herstellung bzw. Fertigung. Diese Errungenschaft
wird durch das Implementieren der Test- und der Referenzschaltung auf
dem gleichen Substrat des Halbleiterbausteins erreicht, und dadurch,
dass sie den glei chen Temperatur- und Fertigungsveränderungen
unterzogen werden. Durch das Benutzen eines Satzes von Bausteinen,
d.h. von Transistoren, sowohl in der Referenzschaltung als auch
in der Testschaltung wird eine Verschiebung aufgrund der statistischen
Veränderungen
der Schwellwertspannung vermieden. Mit anderen Worten, in der vorgeschlagenen
Erfindung beeinträchtigen
Temperaturveränderungen
die Ausgangsspannung von beiden Schaltungen in einer ähnlichen
Weise. Deshalb ist es nicht notwendig, irgendeine Art von Temperaturkompensation
für einen weiten
Bereich der Betriebstemperaturen vorzusehen.
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Vorteilhafterweise
gestattet eine geeignete Gestaltung der Schaltung in der vorgeschlagenen
Erfindung nur das Detektieren der Veränderung von Vt aufgrund
des Kurzkanaleffektes. Die Kurzkanaleffekte aufgrund der Veränderungen
während
des Herstellprozesses sind für
alle implementierten Transistoren in einem Wafer gemeinsam. Jedoch
werden die Veränderungen
im Dotierprofil oder der Dicke der Gate-Oxidschicht ebenso in der
vorgeschlagenen Erfindung berücksichtigt.
Um den Einfluss der statistischen Veränderung der Vt der
DUT und dem Referenzbaustein zu minimieren, können mehrere Bausteine parallel
implementiert sein.
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Einige
bevorzugte und nützliche
Entwicklungen des Halbleiterbausteins der Erfindung werden in den
angehängten
Ansprüchen
aufgeführt.
Speziell kann der Halbleiterbaustein der vorgeschlagenen Erfindung
angewendet werden, den Aus-Strom oder den Sättigungsstrom des DUT und des
Referenzbausteins zu erfassen. Das Verfahren ist nicht auf einen Ausschaltebetrieb
der Einrichtungen bzw. Bausteine beschränkt. Vielmehr kann die vorgeschlagene
Kompensation der Änderung
der Schwellwertspannung (aufgrund von Ungewissheiten in der Kanallänge, welche
während
des Herstellprozesses eingeführt werden)
auf dem Überwachen
der Spannung oder dem Detektieren des Stromes basieren. Die möglichen
Strategien können
wie folgt zusammengefasst werden:
In einem Strommodus wird
die Vergleichsschaltung hergenommen, um ein festes Verhältnis zwischen dem
Strom des DUT und der Referenzschaltung zu erreichen. In diesem
Modus vergleicht die Vergleichsschaltung den Drain-Strom der Testschaltung mit
dem Drain-Strom der Referenzschaltung und liefert ein Vergleichsergebnis,
und die Vorspannungsschaltung liefert ein Vorspannungspotenzial
an die Wanne der Testschaltung, wenn der Drain-Strom der Testschaltung
kleiner als der Drain-Strom der Referenzschaltung ist.
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In
einem Spannungsmodus werden die Ausgangsspannung des DUT und der
Referenzschaltung überwacht.
In diesem Modus ist ein erstes Abtast- bzw. Überwachungselement mit dem
Drain des DUT verbunden, wodurch eine Testschaltungs-Ausgangsspannung
entsprechend dem Drain-Strom der Testschaltung geliefert wird. Ein
zweites Abtastelement ist mit dem Drain des Referenzbausteins verbunden,
wodurch eine Referenzschaltungs-Ausgangsspannung
entsprechend dem Drain-Strom der Referenzschaltung geliefert wird.
Diese Vergleichsschaltung vergleicht die Ausgangsspannung der Testschaltung
mit der Ausgangsspannung der Referenzschaltung, und die Vorspannungsschaltung
liefert ein Vorspannungspotenzial an die Wanne der Testschaltung,
wenn die Ausgangsspannung der Testschaltung kleiner als die Ausgangsspannung
der Referenzschaltung ist. In beiden Moden kann sowohl der DUT als
auch der Referenzbaustein im Sättigungsbereich
oder im Ausschaltebereich arbeiten.
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Außerdem kann
die Erfindung leicht angewendet werden, um den Stromverbrauch während des
dynamischen oder des statischen Betriebs der digitalen Schaltungen
zu steuern. Das Steuern des Wannenpotenzials des DUT, welches das
Ausgangssignal der Referenzschaltung als Referenzwert in dem Vergleichselement
hernimmt, gestattet das Einstellen des Stromes, welcher durch ein
Abtastelement fließt.
Deshalb kann der angewendete Wert in der Wanne des DUT auch an den
digitalen Schaltungen ange wendet werden, welche in dem gleichen Substrat
implementiert sind.
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Ohne
den Umfang des Schutzes einzugrenzen, wird eine bevorzugte Ausführungsform
der allgemeinen Erfindung mit Bezug auf die beigefügten Zeichnungen
erklärt,
welche zeigen:
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1:
einen Querschnitt eines NMOS-Transistors entsprechend dem Stand
der Technik,
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2:
ein Diagramm der qualitativen Abhängigkeit des Schwellwertspannungswertes
von der Kanallänge,
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3:
ein Blockschaltbild des Halbleiterbausteins entsprechend der Erfindung,
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4:
ein Blockschaltbild des vorgeschlagenen Detektierverfahrens für Schwellwertspannungsveränderungen
aufgrund von Kurzkanaleffekten, wobei die Konfiguration auf NMOS-DUTs
und NMOS-Referenzbausteinen basiert,
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5:
ein Blockschaltbild des vorgeschlagenen Steuerverfahrens für den Leckstrom
ist, wobei die Konfiguration auf NMOS-DUTs und NMOS-Referenzbausteinen basiert,
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6a:
einen Schaltungsaufbau für
das Detektieren von Vt-Variationen in NMOS-Transistoren oder
einer Referenzschaltung,
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6b:
einen Schaltungsaufbau für
das Detektieren von Vt-Variationen in NMOS-Transistoren für eine Schaltung
im Test,
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7:
ein Diagramm des Detektierens von "schnellen" DUTs mit Kurzkanaleffekten gegenüber von "schnellen" Bausteinen ohne
Kurzkanaleffekte (Fall: "schneller" PMOS),
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8:
ein Diagramm für
das Detektieren von "schnellen" DUTs mit Kurzkanaleffekten
gegenüber von "schnellen" Bausteinen ohne
Kurzkanaleffekte (Fall: "langsamer" PMOS),
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9:
ein Diagramm zum Detektieren von "nominellen" DUTs mit Kurzkanaleffekten gegenüber von "nominellen" Bausteinen ohne
Kurzkanaleffekte,
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10:
ein Diagram zum Detektieren von "langsamen" DUTs mit Kurzkanaleffekten
gegenüber "langsamen" Bausteinen ohne
Kurzkanaleffekte (Fall: "schneller" PMOS),
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11:
ein Diagramm des Detektierens von "langsamen" DUTs mit Kurzkanaleffekten gegenüber von "langsamen" Bausteinen ohne
Kurzkanaleffekte,
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12:
ein Schaltungsaufbau für
das Steuern des Leckstromes basierend auf dem vorgeschlagenen Verfahren
zum Detektieren der Vt-Variation,
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13:
ein Diagramm der Ausgangsspannung in Abhängigkeit davon, wenn Rück-Vorspannungen
an der P-Wanne der NMOS-DUTs der Testschaltung angelegt werden und
die Referenzbausteine an Erde angelegt sind (Fall: T = 25° und 125°C und "schnelle" Transistoren),
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14:
ein Diagramm der Ausgangsspannung in Abhängigkeit davon, wenn Rück-Vorspannungen
an der p-Wanne der NMOS-DUTs der Testschaltung angelegt werden,
und die Referenzbausteine an Erde angelegt sind (Fall: T = 25°C und 125°C und "nominelle" Transistoren),
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15:
ein Diagramm der Ausgangsspannung in Abhängigkeit davon, wenn Rück-Vorspannungen
an der p-Wanne der NMOS-DUTs der Testschaltung angelegt werden und
die Referenzbausteine an Erde angeschlossen sind (Fall: T = 25°C und 125°C und "langsame" Transistoren),
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16:
ein Schaltungsaufbau für
das Detektieren von Vt-Variationen in NMOS-Transistoren basierend
auf dem Detektieren des Stromes in Sättigung,
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17:
ein Diagramm zum Detektieren von "nominellen" DUTs mit Kurzkanaleffekten gegenüber von "nominellen" Einrichtungen ohne
Kurzkanaleffekte, wenn der Schaltungsaufbau der 15 implementiert
ist,
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18:
ein Diagramm der Ausgangsspannung in Abhängigkeit davon, wenn Rück-Vorspannungen
an der p-Wanne der NMOS-DUTs der Testschaltung angelegt werden und
die Referenzbausteine an Erde angelegt sind (Fall: t = 25°C und 125°C und "nominelle" Transistoren),
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19:
ein Blockschaltbild des Verfahrens entsprechend der Erfindung, basierend
auf dem Stromvergleich,
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20:
eine Implementierung des erfinderischen Halbleiterbausteins mit
Transistoren, welche in einem Ausschaltezustand arbeiten,
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21:
eine Implementierung des erfinderischen Halbleiterbausteins mit
Transistoren, welche im Sättigungszustand
arbeiten,
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22:
eine allgemeine Implementierung des erfinderischen Halbleiterbausteins,
bei welcher eine Spannungsquelle das Gate des DUT und des Referenzbausteins
vorspannt,
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23:
ein Blockschaltbild des Leckstromsteuerverfahrens entsprechend der
Erfindung.
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Wie
in 3 gezeigt wird, gibt es drei konstitutive Schaltungsblöcke, welche
zum Detektieren der Vt-Wert-Variationen
erforderlich sind. Einen ersten Schaltungsblock 7 mit einem Baustein
im Test (DUT), einen zweiten Schaltungsblock 8 mit einem
Referenzbaustein und einen dritten Schaltungsblock 9 mit einem
Komparator bzw. einer Vergleichsbaustein zum Vergleichen der Ausgangssignale
der Testschaltung und der Referenzschaltung. Um den Stromverbrauch
der Schaltung zu steuern, muss ein Verändern im Vt-Wert
detektiert werden und durch ein System eingestellt werden, welches
in der Lage ist, das Wannenpotenzial auf den gewünschten Wert einzustellen,
wie dies in 4 und 5 gezeigt
wird. Das Wannenpotenzial kann beispielsweise über eine Ladepumpe in einer
Wannenpotenzial-Vorspannungsschaltung 10 angewendet werden.
Die Testschaltung enthält
den DUT, und die Referenzschaltung enthält die Referenzbausteine auf
einem Wafer 11.
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Wie
in 4 und 5 gezeigt wird, weisen beide
Schaltungsblöcke
ein Abtastelement auf. Das Abtastelement ist eine Einrichtung, welche
einen Spannungsabfall liefert, welcher durch der Strom, der durch
dieses fließt,
verursacht ist. Der Strom hängt von
Vt des DUT in der Testschaltung oder den
Referenzbausteinen in der Referenzschaltung ab. Das Abtastelement
ist zwischen VDD und dem Drain des DUT im
Falle eines NMOS-DUT angeschlossen. Eine ähnliche Konfiguration ist für die Referenzschaltung implementiert.
Im Falle des PMOS-DUT ist das Abtastelement zwischen VSS und dem
Drain der PMOS-Bausteine angeschlossen. Die Ausgangsspannung wird
in dem Drain des DUTs und dem Drain der Referenzbausteine aufgenommen.
Das Abtastelement kann über
einen Widerstand oder einen Langkanaltransistor implementiert sein.
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Die
Einstellung der Schwellwertspannung wird durch Vergleichen der Ausgangsspannung
der Testschaltung 7 und der Referenzschaltung 8 durchgeführt. Wenn
die Ausgangsspannung der Testschaltung 7 höher als
die Ausgangsspannung der Referenzschaltung 8 ist, wird
das Wannenpotenzial des DUT nicht eingestellt. Wenn die Ausgangsspannung der
Testschaltung 7 kleiner ist, wird das Wannenpotenzial für die NMOS-DUTs
erniedrigt und für
die PMOS-DUTs erhöht.
Das Wannenpotenzial wird nach oben verändert bis zu dem Punkt, bei
welchem das Ausgangssignal der Testschaltung gleich dem Ausgangssignal
der Referenzschaltung 8 ist. Das Ausgangssignal der Referenzschaltung 8 wird
konstant gehalten, da das Wannenpotenzial der Referenzbausteine
nicht verändert
wird. Es ist wichtig zu bemerken, dass nur im Falle des Vorhandenseins von
Kurzkanaleffekten in dem DUT die Ausgangsspannung in der Testschaltung 7 kleiner
als die Ausgangsspannung in der Referenzschaltung 8 ist.
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Wenn
diese Online-Detektierung der Vt-Variation
in einem Substrat 11 zusammen mit anderen digitalen Schaltungen 12 implementiert
ist, kann das Einstellen des Wannenpotenzials für alle Bausteine in sämtlichen
Schaltungen ausgeführt
werden. Bei einer solchen Vorgehensweise wird der Stromverbrauch
bei dynamischem Betrieb reduziert werden, ohne negativen Einfluss
auf die vorgesehene Leistungsfähigkeit
der Schaltungen. Die Leistungsfähigkeit
wird nicht herabgesetzt, da die Schaltungen so gestaltet sind, dass
sie mit einem Wert von Vt ohne Kurzkanaleffekt
arbeiten, so dass damit, wenn die Verschiebung aufgrund des Kurzkanals
detektiert wird, Vt auf den richtigen Wert
eingestellt wird, und die Leistungsfähigkeit wird auf die entworfene
eingestellt.
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Nachfolgend
werden zwei unterschiedliche Beispiele erklärt; eines davon, bei welchem
das Gate des DUT und der Referenzbaustein an Erde angeschlossen
sind, so dass die Bausteine im Ausschaltebereich arbeiten. Bei der
zweiten ist das Gate der Bausteine auf einen bestimmten Wert fest
eingestellt, wodurch ein Sättigungsbetrieb
der Transistoren gestattet wird.
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Wie
in 6a und 6b dargestellt
wird, ist der Referenzbaustein und der Baustein im Test ein Satz
von Bausteinen, um das Verschieben aufgrund von statistischen Veränderungen
von Vt zu vermeiden. Mit dieser Konfiguration
wird die Ausgangsspannung nur durch Veränderungen aufgrund der Länge der
Transistoren beeinträchtigt.
Ein PMOS-Transistor, bei welchem das Gate an seinem Drain angeschlossen
ist, wird als Abtastelement benutzt. In dem vorgeschlagenen Halbleiterbaustein wird
das Detektieren der Vt-Verschiebung für "schnelle", "langsame" und "nominelle" Transistoren durchgeführt. D.h.,
das Verfahren ist in der Lage zu bestimmen, wenn die Verschiebung
im Vt-Wert aufgrund von Kurzkanaleffekten
oder nur aufgrund einer Veränderung
im Status der Bausteine (d.h. "schnell", "langsam" oder "nominell") passiert. Der Halbleiterbaustein
entsprechend der vorliegenden Erfindung wird den Fall kompensieren,
bei welchem die Verschiebung von Vt nur
aufgrund des Kurzkanaleffektes passiert.
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In
diesem Szenario zeigen Simulationen, wie die Kurzkanaleffekte von
jedem Betriebszustand (d.h. den Zuständen für "schnell", "nominell" oder "langsam") und für einen
breiten Bereich von Temperaturen (0, 150°C) detektiert werden. Die Simulationen
wurden durchgeführt,
um zu zeigen, dass die Ausgangsspannung der Referenzschaltung immer kleiner
sein wird als die Ausgangsspannung der Schaltung im Test, wenn die
DUTs nicht durch den Kurzkanaleffekt beeinträchtigt werden ("Schneller Baustein" Kurve für 7, "Schneller NMOS-Baustein" Kurve in 8, "Nomineller Baustein" Kurve in 9, "Langsamer NMOS-Baustein" Kurve in 10 und "Langsamer Baustein" Kurve in 11). Wie
jedoch in den gleichen Figuren (von 7 bis 11)
dargestellt wird, ist das Ausgangssignal der Referenzschaltung immer
größer als
das des DUT, welcher durch die Kurzkanaleffekte beeinträchtigt wird
(Kurve "Schneller
DUT" für 7,
Kurve "Schneller
NMOS-DUT" in 8,
Kurze "Nomineller DUT" in 9,
Kurve "Langsamer
NMOS-DUT" in 10 und "Langsamer DUT" in 11).
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In
dem vorgeschlagenen Halbleiterbaustein würde das Steuern des Stromverbrauchs
ausgeführt werden,
wie es in 12 dargestellt wird. Der Komparator
würde den
Wannenpotenzialvorspannungsblock einschalten oder ausschalten. Das
Einstellen des Wannenpotenzials kann leicht über Ladepumpenschaltungen implementiert
werden.
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Simulationen
der Ausgangsspannung der Schaltung im Test zeigen, wie die Spannung
erhöht wird,
wenn die Wannenvorspannungen angelegt werden. Jedoch wird mit dem
festen Wert für
die Langkanalbausteine das Ausgangssignal der Referenzschaltung
konstant beibehalten, wie dies in 13, 14 und 15 dargestellt
wird, wenn der "schnelle", "nominelle" und der "langsame" Zustand der Transistoren
betrachtet wird. Dasselbe Verhalten wurde für all die anderen möglichen
Kombinationen der Betriebszustände
zwischen PMOS- und NMOS-Transistoren geprüft, d.h. für "langsam-schnell" und "schnell-langsam".
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Das
folgende Beispiel erläutert
das Detektieren von Vt und das Leckstromsteuerverfahren basierend
auf dem Sättigungszustand
der DUTs und der Referenzbausteine.
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In
diesem Beispiel arbeiten die Referenzbausteine in Sättigung.
Die Sättigung
kann fest eingestellt werden, indem das Gate der NMOS-DUTs und der
Referenzbausteine mit VDD verbunden werden. Wenn ein kleiner Stromverbrauch
gewünscht
wird, ist es auch möglich,
die Gates auf einen niedrigeren Spannungswert fest einzustellen,
wodurch auch Sättigungsbetriebszustände gestattet
werden, siehe 16. Die gleiche Implementierung,
welche in 4 und 5 gezeigt
wird, kann auch in dem Falle benutzt werden, bei welchem das Gate
der DUTs und der Referenztransistoren an Spannungswerte angeschlossen
werden können,
welche den Betrieb im Sättigungszustand
gestatten. Das gleiche Betriebsprinzip, welches oben herausgestellt
wurde, wird auch beobachtet, wenn der Sättigungsstrom detektiert wird.
Im nominellen Betriebszustand wird nur der Kurzkanaleffekt detektiert,
und das Detektieren wird für
den Betriebstemperaturbereich ausgeführt, wie dies in 17 dargestellt
wird. Das gleiche Verhalten wurde auch für die anderen Betriebszustände geprüft ("schnell", "langsam", "langsam- schnell", "schnell-langsam"). Wie oben herausgestellt
wurde, würde
das Wannenpotenzial bis zu dem Punkt hinauf eingestellt, bei welchem
die Ausgangsspannung der Referenzschaltung und der Schaltung im
Test die gleiche sein würde,
siehe 18. Die Schaltungskonfiguration,
welche in 5 dargestellt wird, welche den
Komparator und die Wannenpotenzial-Vorspannungsschaltung für das Steuern
des Leckstromes beinhaltet, würde
auch für
das Aufnehmen der Ausgangssignale in den Drains der DUTs und den Drains
des Referenzbausteins als Eingänge
des Komparators implementiert.
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In
den 19 bis 23 wird
eine Ausführungsform
des erfinderischen Halbleiterbausteins dargestellt, wobei die Schwellwertspannungsvariation
durch den Stromverbrauch detektiert wird. 19 zeigt
ein Blockschaltbild für
den Stromverbrauch, wenn NMOS-Bausteine betrachtet werden. Die Konfiguration,
bei welcher die Bausteine im Ausschaltezustand arbeiten, wird in 20 dargestellt,
wohingegen 21 eine Konfiguration zeigt,
bei welcher die Transistoren im Sättigungszustand arbeiten. Wie aus 22 ersehen
werden kann, werden in einer allgemeineren Konfiguration das Gate
der Transistoren an einen gewünschten
Spannungswert angelegt, so dass sie im Sättigungszustand arbeiten, wobei
der Stromverbrauch eingestellt wird. In diesem Szenario würde sich
das Steuern des Leckstroms für
eine Digitalschaltung darstellen, wie dies in 23 gezeigt wird.
In diesem Blockschaltbild kann der Anschluss des Gates des DUT und
der Referenzbausteine einer der in 20, 21 und 22 implementierten sein.