DE60217927T2 - Verfahren zur herstellung einer oxidschicht auf einer gaas-basierenden halbleiterstruktur - Google Patents

Verfahren zur herstellung einer oxidschicht auf einer gaas-basierenden halbleiterstruktur Download PDF

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Description

  • Gebiet der Erfindung
  • Die Erfindung bezieht sich im Allgemeinen auf Gegenstände, die dielektrische Oxidschichten umfassen, die auf einer GaAs-basierten Halbleiterstruktur ausgebildet werden.
  • Hintergrund der Erfindung
  • In der Halbleitertechnik ist es oftmals wünschenswert, dielektrische Schichten oder Filme auf verschiedenen Stützstrukturen auszubilden, wie zum Beispiel ein Gate-Isolator bei Feldeffekt-Transistoren, ein Isolator oder eine Passivierungsschicht, der/die verschiedene Bereiche (zum Beispiel das extrinsische Basisgebiet) von anderen Bauarten von Transistoren abdeckt, solche wie HBTs und dergleichen, ein Isolator oder eine Passivierungsschicht, der/die die Mesa oder Wände eines oberflächenemittierenden Lasers mit vertikalem Resonator oder randemittierende Laser, etc. um gibt. Unabhängig von der Verwendung ist es im Allgemeinen zwingend erforderlich, dass die dielektrische Schicht oder der dielektrische Film ein guter Isolator mit niedriger Defektdichte ist, um einen Vorrichtungsbetrieb zu ermöglichen und ein Vorrichtungsleistungsvermögen zu steigern/aufrechterhalten. Ebenso muss die Dicke der Schicht hinreichend sein, um die erforderlichen Eigenschaften der Halbleitervorrichtungen zur Verfügung zu stellen, zum Beispiel einen Leckstrom, eine Verlässlichkeit etc.
  • Wegen eines Fehlens von isolierenden Schichten,die eine niedrige Grenzflächenzustandsdichte beziehungsweise Interface-State-Density und einen stabilen Vorrichtungsbetrieb auf Galliumarsenid-basierten (GaAs-basierten) Halbleitern aufweisen, sind das Leistungsvermögen, das Integrationsniveau und die Marktfähigkeit sowohl von digitalen als auch analogen GaAs-basierten Vorrichtungen und Schaltungen erheblich begrenzt. Wie in dem Stand der Technik bekannt ist, führt das Wachstum von Oxidfilmen durch Oxidieren von GaAs-basierten Materialien zu einer hohen Grenzflächenzustandsdichte und einem Fermi-Niveau, welches an die GaAs-Oxidgrenzfläche gepinnt ist (Seite 1, Z. 25-26).
  • Ein Verfahren zum Ausbilden eines dünnen Films von Ga2O3 ist zum Beispiel von M. Passlack et al., Journal of Vacuum Science & Technology, Band 17, 49 (1999) und in den US-Patenten mit den Nummern 6,030,453 und 6,094,295 offenbart. Wie in diesen Quellenangaben diskutiert ist, wird eine hochqualitative Ga2O3/GaAs-Grenzfläche unter Verwendung einer Abscheidung von Galliumoxidmolekülen auf GaAs-basierten epitaxialen Schichten an Ort und Stelle fabriziert, während ein Ultrahochvakuum (UHV) aufrechterhalten wird. Die so fabrizierten Ga2O3/GaAs-Grenzflächen haben Grenzfläche-Rekombinationsgeschwindigkeiten S von 5000 bis 30000 cm/s und Grenzflächezustanddichten Dit so gering wie 3,5 × 1010 cm–2 eV–1. Jedoch sind die Eigenschaften von Galliumoxiden, die durch dieses technische Verfahren fabriziert werden, für viele Anwendungen wegen hohen Oxid-Bulk-Trap-Dichten beziehungsweise Oxid-Volumen-Störstellen-Dichten und unangemessen hohen Leckstroms inadäquat. Folglich wird das Leistungsvermögen der unipolaren und bipolaren Vorrichtungen beeinflusst, wobei die Fabrikation von stabilen und verlässlichen Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFET), die auf Verbindungshalbleitern basieren, problematisch wurde.
  • Wie in dem US-Patent mit der Nummer 6,159,834 diskutiert wird, wurde bestimmt, dass das vorstehend genannte technische Verfahren keine hochqualitative Ga2O3-Schicht wegen der Sauerstoffleerstellen in der Schicht produziert, was Defekte zur Folge hat, die nicht akzeptierbare Oxid-Störstellen-Dichten verursacht. Das Patent '834 bewältigt dieses Problem dadurch, dass ein Molekularstrahl von Galliumoxid auf die Oberfläche der Wafer-Struktur gerichtet wird, um die Oxidabscheidung zu initiieren, wobei ein zweiter Strahl von atomaren Sauerstoff bei Vervollständigung der ersten 1-2 Monoschichten von Ga2O3 zugeführt wird. Der Molekularstrahl von Galliumoxid wird durch thermisches Verdampfen von kristallinen Ga2O3 oder einer Gallat-Quelle zur Verfügung gestellt, wobei der atomare Sauerstoffstrahl durch irgendein Element aus RF oder Mikrowellenplasmaentladung, thermische Dissoziation oder einer neutralen elektronenstimulierten Desorptionsatomquelle zur Verfügung gestellt wird. Dieses technische Fabrikationsverfahren erhöht durch Reduzieren der Dichte von sauerstoffbezogenen Oxidde fekten die Qualität der Ga2O3-Schicht, während die exzellente Qualität der Ga2O3-GaAs-Grenzfläche aufrechterhalten wird. Jedoch sind Oxid-Volumen-Störstellen-Dichten immer noch unakzeptabel hoch und ein erheblicher Leckstrom wird beobachtet.
  • Als eine Alternative zu Ga2O3 wurden Gadoliniumgalliumoxide (Ga2O3(Gd2O3)) als eine dielektrische Schicht auf GaAs-basierten Vorrichtungen verwendet. Während diese Oxidschicht eine akzeptabel niedrige Leckstromdichte hat, sind die Ga2O3(Gd2O3)-GaAs-Grenzflächenzustandsdichten relativ hoch, was zu einem inakzeptablen Vorrichtungsleistungsvermögen führt.
  • Das Dokument US-A-5962883 offenbart ein Verfahren zum Ausbilden einer dielektrischen Schicht auf einem GaAs-basierten Halbleiterwafer. Die dielektrische Schicht wird durch einen einzigen Prozessschritt ausgebildet, beispielsweise durch Abscheiden eines Ga-Gd-Oxids unter Verwendung von entweder Gd3Ga5O12 als die Quelle oder einer Coevaporation von Ga2O3 und Gd2O3.
  • Dementsprechend wäre es wünschenswert, eine dielektrische Schichtstruktur auf GaAs-basierten Vorrichtungen zur Verfügung zu stellen, die sowohl eine Oxid-GaAs-Grenzfläche mit niedriger Defektdichte und eine niedrige Oxid-Leckstromdichte hat.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung stellt unter anderem ein neues und verbessertes Verfahren zum Herstellen einer Gate-Qualität-Ga2O3-Verbindungshalbleiterstruktur zur Verfügung. Die vorliegende Erfindung stellt ebenso ein neues und ver bessertes Verfahren zum Herstellen einer Gate-Qualität-Ga2O3-Verbindungshalbleiterstruktur zur Verfügung, bei der die Dichte der Defekte bezogen auf Sauerstoffleerstellen für MOSFET-Anwendungen adäquat ist.
  • In Übereinstimmung mit einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zur Verfügung gestellt, um eine dielektrische Schichtstruktur auf einer Stützhalbleiterstruktur auszubilden. Das Verfahren beginnt durch Bereitstellen einer GaAs-basierten Stützhalbleiterstruktur, die eine Oberfläche hat, auf welcher die dielektrische Schichtstruktur anzuordnen ist. Eine erste Schicht von Ga2O3 wird auf der Oberfläche der Stützstruktur abgeschieden. Eine zweite Schicht von Ga-Gd-Oxid wird dann auf der ersten Schicht abgeschieden. Auf diese Weise wird eine dielektrische Schichtstruktur zur Verfügung gestellt, welche sowohl eine niedrige Defektdichte bei der Oxid-GaAs-Grenzfläche und eine niedrige Oxid-Leckstromdichte hat, weil die dielektrische Struktur aus einer Schicht von Ga2O3 gefolgt von einer Schicht von Ga-Gd-Oxid ausgebildet wird. Die Ga2O3-Schicht wird verwendet, um eine Grenzfläche hoher Qualität mit der GaAs-basierten Stützhalbleiterstruktur auszubilden, während das Ga-Gd-Oxid eine niedrige Oxid-Leckstromdichte zur Verfügung stellt.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine vereinfachte Schnittansicht von einer partiellen Halbleiterstruktur mit einer dielektrischen Verbindungsschichtstruktur, die in Übereinstimmung mit der vorliegenden Erfindung darauf abgeschieden wird;
  • 2 veranschaulicht ein UHV-Molekularstrahl-Epitaxy-System (UHV = ultra high vacuum/Ultrahochvakuum), das beim Fabrizieren der Struktur von 1 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • 3 ist eine vereinfachte Querschnittsansicht eines HBT, der die vorliegende Erfindung aufnimmt; und
  • 4 ist eine vereinfachte Querschnittsansicht eines Metalloxid-Halbleiter-FET, der die vorliegende Erfindung aufnimmt.
  • Ausführliche Beschreibung
  • Die vorliegenden Erfinder haben überraschend festgestellt, dass eine hochqualitative dielektrische Schichtstruktur mit wenigen Defekten aus einer Gallium-Oxid-/GaAs-Grenzfläche gefolgt von einer Ga-Gd-Oxidschicht ausgebildet werden kann. Im Gegensatz dazu wurden die dem Stand der Technik angehörenden dielektrischen Schichten aus entweder einer Gallium-Oxid-/GaAs-Grenzfläche oder einer Ga-Gd-Oxid-/GaAs-Grenzfläche zusammengesetzt.
  • Speziell auf 1 Bezug nehmend wird eine vereinfachte Schnittansicht einer partiellen Halbleiterstruktur mit einer dielektrischen Schichtstruktur veranschaulicht, die darauf in Übereinstimmung mit der vorliegenden Erfindung abgeschieden ist. Die partielle Halbleiterstruktur umfasst eine GaAs-basierte Stützhalbleiterstruktur 7, die der Einfachheit halber als eine einzige Schicht veranschaulicht ist. Grundlegend umfasst die Struktur 7 irgendein Halbleitersubstrat, Epischichten beziehungsweise Epilayers, Heterostrukturen oder Kombinationen davon, die eine mit der dielektrischen Schichtstruktur zu beschichtende Oberfläche haben. Im Allgemeinen ist das Substrat GaAs oder ein GaAs-basiertes Material (Material der dritten – fünften Gruppe) und die Epischichten sind GaAs-basiertes Material, das epitaxial auf dem Substrat in irgendwelchen wohlbekannten Prozessen wächst.
  • Die dielektrische Verbindungsstruktur 5 umfasst eine erste Schicht 8, die auf der Oberfläche der Stützhalbleiterstruktur 7 ausgebildet ist, und eine zweite Schicht 9, die auf der Schicht 8 ausgebildet ist. Wie vorliegend erläutert werden wird, wird die Schicht 8 durch Abscheiden einer Schicht von Ga2O3 auf der Oberfläche der Stützhalbleiterstruktur 7 ausgebildet. Die Schicht 8 stellt eine niedrige Grenzflächenzustandsdichte auf der GaAs-basierten Stützhalbleiterstruktur 7 zur Verfügung. Eine zweite Schicht aus Material (Schicht 9) mit niedriger Volumen-Störstellen-Dichte relativ zu dem Ga2O3 wird dann auf der Schicht 8 abgeschieden, um die dielektrische Verbindungsstruktur 5 auszubilden.
  • Die dielektrische Verbindungsstruktur 5 kann zu irgendeiner zweckmäßigen Zeit während des Fabrikationsprozesses ausgebildet werden und kann beispielsweise an Ort und Stelle in der Wachstumskammer nach dem epitaxialen Wachstum von irgendeiner oder aller in der Struktur 7 umfassten Schichten ausgebildet werden. Die Ga2O3-Schicht 8 kann durch irgendeines einer Vielzahl von technischen Verfahren ausgebildet werden, die denjenigen, die mit dem Stand der Technik normal vertraut sind, zur Verfügung steht. Zum Beispiel kann die Ga2O3-Schicht 8 durch thermisches Verdampfen beziehungsweise Bedampfen von kristallinem Ga2O3 oder Gallat unter UHV-Bedingungen wie diskutiert, beispielsweise in dem US-Patent mit der Nummern 6,030,453, 6094,295 und 6,159,834, ausgebildet werden. Alternativ kann die Ga2O3-Schicht 8 durch andere geeignete technische Verfahren ausgebildet werden, die in dem Stand der Technik bekannt sind, wie beispielsweise durch Bereitstellen einer einzigen Kristallquelle hoher Reinheit aus einem speziell ausgewählten Material und durch Verdampfen der Quelle durch ein Element aus dem thermischen Verdampfen, Elektronenstrahlverdampfen und Laserablation. Wie vorstehend erwähnt ist, wenn eine dielektrische Schicht, die lediglich aus Ga2O3 besteht, auf einem GaAs-basierten Material ausgebildet wird, die Oxid-Volumen-Störstellen-Dichte inakzeptabel hoch. Um dieses Problem zu bewältigen, ist bei der vorliegenden Erfindung die Ga2O3-Schicht 8 lediglich hinreichend dick, um im Wesentlichen die GaAs-Oberfläche abzudecken und um zu verhindern, dass Gd von einer anschließend ausgebildeten Schicht 9 zu der GaAs-Ga2O3-Grenzfläche diffundiert. Im Allgemeinen wird die Minimaldicke der Schicht 8 durch die thermodynamischen Stabilitätserfordernisse der gesamten Struktur bestimmt. Die zulässige Maximaldicke der Schicht 8 wird durch die Bulk- bzw. Volumen-Störstellen-Verteilung und -Dichte genauso wie durch die Halbleitervorrichtungsleistungsvermögenserfordernissen bestimmt. Zum Beispiel wird in gewissen Ausführungsbeispielen der Erfindung die Ga2O3-Schicht 8 mit einer Dicke ausgebildet, die im Allgemeinen in dem Bereich von 0,5 nm bis 10 nm, bevorzugt in dem Bereich von 2-5 nm ist.
  • Wie vorstehend erwähnt wird, wenn die Ga2O3-Schicht 8 ausgebildet wurde, dann die Schicht 9 auf der Ga2O3-Schicht 8 abgeschieden, um die dielektrische Verbindungsstruktur 5 zu vervollständigen. Die Schicht 9 wird aus einem Material mit einer niedrigen Volumen-Störstellendichte relativ zum Ga2O3 ausgebildet. Insbesondere ist in Übereinstimmung mit der vorliegenden Erfindung die Schicht 9 ein Ga-Gd-Oxid, welches ein gemischtes Oxid ist, das Ga, Gd und Sauerstoff enthält. In gewissen spezifischen Ausführungsbeispielen der Erfindung ist das Ga-Gd-Oxid Gd3Ga5O12. Obwohl dies keine Einschränkung der Erfindung ist, wird derzeit angenommen, dass Gd ein Stabilisierelement zum Stabilisieren von Ga in dem "3+"-Oxidationszustand ist. Es wird verstanden werden, dass das Erfordernis, dass bei gemischten Oxidfilmen Ga im Wesentlichen vollständig oxidiert werden, nicht bedeutet, dass 100 von all den Ga-Ionen in dem "3+"-Ionisierungszustand sein müssen. Zum Beispiel können akzeptable Ergebnisse erhalten werden, wenn 80 % oder mehr von allen Ga in dem "3+"-Zustand ist. Die minimale Dicke der Schicht 9 wird durch die Halbleitervorrichtungsleistungsvermögenserfordernisse bestimmt. Im Allgemeinen ist die Dicke der Schicht 9 in einem Bereich von näherungsweise 2 nm bis 1000 nm und bevorzugter in dem Bereich von 5-20 nm.
  • Die vorliegende Erfindung erreicht in vorteilhafter Weise eine dielektrische Schichtstruktur mit sowohl einer niedrigen Defektdichte bei der Oxid-GaAs-Grenzfläche als auch eine niedrige Oxid-Leckstrom-Dichte, weil das Ga-Gd-Oxid auf einer Ga2O3-Schicht 8 abgeschieden wird, welche zuerst verwendet wird, um eine hochqualitative Grenzfläche mit der GaAs-basierten Stützhalbleiterstruktur auszubilden. Das heißt, die vorliegende Erfindung verwendet eine dielektrische Verbindungsstruktur, die aus einer Schicht von Ga2O3 gefolgt von einer Schicht aus Ga-Gd-Oxid ausgebildet wird.
  • 2 veranschaulicht ein UHV-MBE-System (UHV = ultra high vacuum/Ultrahochvakuum; MBE = molecular beam epitaxy/Molekularstrahlepitaxie), das beim Fabrizieren der dielektrischen Verbindungsstruktur 5 von 1 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Das System 20 umfasst eine UHV-Kammer 21, Hochtemperatur-Effusionszellen 22 und 29, eine Quelle 23 für atomaren Sauerstoff, Zellenverschlüsse 24, 31 und 28 und einen Substrathalter 25, solch einen wie eine Platte. Es wird selbstverständlich erkannt, dass das System 20 die Herstellung von einer Vielzahl von Wafern gleichzeitigt erlaubt und/oder andere Standard-Quellen umfasst, welche routinemäßig in der MBE verwendet werden, aber nicht in 2 gezeigt sind, zum Beispiel Effusionszellen für Ga, As, Al, In, Ge etc.
  • In einem spezifischen Ausführungsbeispiel, das ein Ga-Gd-Oxid, solche eines wie Gd3Ga5O12 als die zweite Schicht 9 der dielektrischen Verbindungsstruktur verwendet, wird eine GaAs-basierte Stützhalbleiterstruktur 7 mit einer atomaren Ordnung und einer chemisch sauberen obere Oberfläche 15 auf einem Substrathalter 25 befestigt und in die UHV-Kammer 21 geladen. Anschließend wird die Halbleiterstruktur 7 auf eine angemessen erhöhte Temperatur in Übereinstimmung mit Grundsätzen erhitzt, die denjenigen, die mit dem Stand der Technik vertraut sind, wohlbekannt sind. Eine kristalline Ga2O3- oder Gallat-Quelle wird unter Verwendung einer Hochtemperatur-Effusionszelle 22 thermisch verdampft. Die Abscheidung von Ga2O3-Molekülen auf der atomaren mit einer Ordnung versehenen und chemisch sauberen Oberfläche 15 der Halbleiterstruktur 7 wird durch Öffnen des Zellenverschlusses 24 und durch Bereitstellen eines Molekularstrahls aus Galliumoxid 26, der auf die obere Oberfläche 15 gerichtet ist, initiiert, wodurch die anfängliche Galliumoxidschicht auf dem Substrat ausgebildet wird.
  • Die Qualität von der anfänglichen Galliumoxidschicht kann durch Abscheiden von atomarem Sauerstoff einher mit dem Galliumoxid gesteigert werden, um die Sauerstoffleerstellen zu verringern, die zu Defekten führen können. Insbesondere wird im Anschluss an das Öffnen des Zellenverschlusses 24 ein Strahl von atomarem Sauerstoff auf die obere Oberfläche 15 der Halbleiterstruktur 7 durch Öffnen des Verschlusses 28 der atomaren Sauerstoff-Quelle 23 gerichtet. Der Verschluss kann zu irgendeiner Zeit während der anfänglichen Ga2O3-Abscheidung geöffnet werden, vorzugsweise nachdem 1 bis 2 Monoschichten aus Ga2O3 abgeschieden wurden, da die Flächenoxidation von GaAs vollständig für eine niedrige Grenzflächenzustandsdichte der Ga2O3-GaAs-Grenzfläche eliminiert werden muss.
  • Als nächstes wird die Ga-Gd-Oxidschicht durch Abscheiden von Gd ausgebildet, während fortgefahren wird, das Ga2O3 abzuscheiden. Ein Gd-Quellenmaterial, solche eines wie Gd3Ga5O12, vorzugsweise in einer hohen Reinheit, einer kristallinem Ausbildung, wird unter Verwendung einer Hochtemperatureffusionszelle 29 thermisch verdampft. Die Abscheidung des Gd wird durch Öffnen des Zellenverschlusses 31 zu einer gewissen Zeit initiiert, nachdem die Abscheidung von Ga2O3 beginnt. Jedoch kann die Gd-Abscheidung vor oder im Anschluss an das Aussetzen der Halbleiterstruktur 7 dem Strahl des atomaren Sauerstoffs beginnen. Diejenigen, die mit dem Stand der Technik vertraut sind, werden erkennen, dass die Eigenschaften der dielektrischen Verbindungsstruktur 5, die auf der Halbleiterstruktur 7 ausgebildet ist, solche wie ihre Stöchiometrie, durch Einstellen des Flusses aus der Ga2O3-Effusionszelle 22, der Gd-Effusionszelle 29 und der atomaren Sauerstoffzelle 23 gesteuert werden kann.
  • Spezifische Beispiele von Halbleitervorrichtungen, die die vorstehend erwähnte dielektrische Schichtstruktur aufnehmen, sind in den 3 bis 4 veranschaulicht. Insbesondere Bezug nehmend auf 3 wird eine vereinfachte Querschnittsansicht eines Heterojunction-Bipolar-Transistors (HBT) 310, der in Übereinstimmung mit der vorliegenden Erfindung ausgebildet ist, veranschaulicht. In dieser vereinfachten Ausbildung umfasst der HBT 310 ein Substrat 311, eine Kollektorschicht 312, die auf der oberen Oberfläche des Substrats 310 ausgebildet (gewachsen oder ansonsten abgeschieden) wird, eine Basisschicht 313, die auf der oberen Oberfläche der Kollektorschicht 312 ausgebildet ist, und eine Emitterschicht 314, die auf der oberen Oberfläche der Basisschicht 313 ausgebildet ist. Ein Kollektorkontakt oder Kollektorkontakte 315 werden auf einer oberen Oberfläche der Kollektorschicht 312 ausgebildet. Ein Basiskontakt oder Basiskontakte 316 werden auf einer oberen Oberfläche der Basisschicht 313 ausgebildet. Ein Emitterkontakt 317 wird auf einer oberen Oberfläche der Emitterschicht 314 ausgebildet. All die verschiedenen Schichten und Kontakte werden auf eine wohlbekannte Weise ausgebildet und können in irgendeiner Abfolge ausgebildet werden, die für die spezifische Vorrichtung und für das verwendete technische Fabrikationsverfahren herkömmlich ist. Im Allgemeinen ist das Substrat 311 ein GaAs-basiertes Material, wobei all die Materialien, die in den Schichten 312, 313 und 314 verwendet werden, in einem ähnlichen Materialsystem sind, um kristallografisch verbunden zu sein. Dies wird durch epitaxiales Wachstum der verschiedenen Schichten in einer Abfolge in einer Standardwachstumskammer bewerkstelligt, wie in dem Stand der Technik bekannt ist.
  • Eine dielektrische Verbindungsstruktur 320 ist über ausgesetzten Abschnitten der Emitterschicht 314 und der Basisschicht 313 zum Zwecke der Passivierung und zur Steigerung des Vorrichtungsleistungsvermögens und der Vorrichtungsstabilität ausgebildet. Wie oben erläutert ist, kann die dielektrische Schichtstruktur 320 zu irgendeiner geeigneten Zeit während des Fabrikationsprozesses ausgebildet werden, der auf die Entfernung von nativem Oxid unter Ultrahochvakuumsbedingungen folgt. Die dielektrische Verbindungsschichtstruktur 320 umfasst eine erste Schicht 321 und eine zweite Schicht 323. Die erste Schicht 321 ist eine dünne Schicht aus Ga2O3 und entspricht der Schicht 8 von 1. Die zweite Schicht 323 ist eine Schicht aus Ga-Gd-Oxid und entspricht der Schicht 9 von 1. Die erste und zweite Schicht 321 und 322 werden in Übereinstimmung mit dem vorangehend beschriebenen Prozess, typischerweise nach der Ausbildung der Kontakte 315 und 316, ausgebildet. Die dielektrische Verbindungsschichtstruktur 320 ist im Allgemeinen in einer Dicke ausgebildet, die größer als ca. 50 Angström und vorzugsweise in einem Bereich von näherungsweise 70 Angström bis 250 Angström ist.
  • 4 veranschaulicht eine vereinfachte Querschnittsansicht eines Halbleiter-Feldeffekttransistors FET 430, der in Übereinstimmung mit der vorliegenden Erfindung ausgeführt ist. Der FET 430 umfasst ein Substrat 431, das jeweils stark dotierte Source- und Drain-Gebiete 432 und 433 hat, die darin mit einem Kanalgebiet beziehungsweise Channel-Gebiet 434 dazwischen ausgebildet sind. Das Substrat 431 ist ein GaAs-basiertes Material. Eine dielektrische Verbindungsschichtstruktur 435 (im Allgemeinen als ein Gate-Oxid bezeichnet) wird über dem Kanalgebiet 434 in Übereinstimmung mit der vorliegenden Erfindung ausgebildet. Die dielektrische Schichtstruktur 435 umfasst eine erste Schicht 440 aus Ga2O3 und eine zweite Schicht 442 aus Ga-Gd-Oxid. Ein Gate-Metallkontakt 436 wird auf der dielektrischen Schichtstruktur 435 in einer gewöhnlichen Prozedur ausgebildet und die Source- und Drain-Kontakte 437 und 438 werden jeweils an Source- und Drain-Gebieten 432 und 433 ausgebildet.
  • Es sollte erkannt werden, dass die Halbleitervorrichtungen, die in den 3 bis 4 beschrieben sind, lediglich zur Veranschaulichung aufgeführt werden und dass die vorliegende Erfindung noch allgemeiner auf eine dielektrische Verbindungsstruktur anwendbar ist, die auf einer breiten Vielfalt von unterschiedlichen Halbleitervorrichtungen ausgebildet wird, solchen wie beispielsweise Halbleiterlaservorrichtungen und fotoempfindlichen Vorrichtungen.
  • Obwohl verschiedene Ausführungsbeispiele im Speziellen hierin veranschaulicht und beschrieben sind, wird erkannt, dass Modifikationen und Variationen der vorliegenden Erfindung durch die obigen Lehren abgedeckt werden und innerhalb des Bereichs der beigefügten Ansprüche liegen.

Claims (8)

  1. Verfahren zum Ausbilden einer dielektrischen Schichtstruktur an einer Stützhalbleiterstruktur, das die Schritte aufweist: Bereitstellen einer GaAs-basierten Stützhalbleiterstruktur; Abscheiden einer ersten Schicht von Ga2O3 auf einer Oberfläche der Stützstruktur; und dann Abscheiden einer zweiten Schicht eines Ga-Gd-Oxids auf der ersten Schicht.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Abscheidens der Schicht von Galliumoxid ein Abscheiden der Schicht von Galliumoxid durch Verdampfen umfasst.
  3. Verfahren nach Anspruch 2, wobei der Schritt des Abscheidens einer Schicht von Galliumoxid auf der Oberfläche der Stützhalbleiterstruktur durch Verdampfen entweder ein thermisches Verdampfen, ein Elektronenstrahlverdampfen oder eine Laserablation umfasst.
  4. Verfahren nach Anspruch 3, das weiterhin den Schritt des Verdampfens von atomarem Sauerstoff während zumindest einem Abschnitt des Schritts des Abscheidens der Schicht von Galliumoxid umfasst.
  5. Verfahren nach Anspruch 4, wobei der Schritt des Verdampfens von atomarem Sauerstoff beginnt, nachdem zumindest eine Monoschicht von Galliumoxid auf der Oberfläche der Stützhalbleiterstruktur abgeschieden wurde.
  6. Verfahren nach Anspruch 1, wobei die GaAs-basierte Stützhalbleiterstruktur eine GaAs-basierte Heterostruktur ist.
  7. Verfahren nach Anspruch 6, wobei die GaAs-basierte Stützhalbleiterstruktur ein zumindest teilweise fertiger Metalloxid-Feldeffekttransistor ist.
  8. Verfahren nach Anspruch 6, wobei die GaAs-basierte Stützhalbleiterstruktur ein zumindest teilweise fertiger Heterojunction-Bipolartransistor ist.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936900B1 (en) * 2000-05-04 2005-08-30 Osemi, Inc. Integrated transistor devices
US7442654B2 (en) * 2002-01-18 2008-10-28 Freescale Semiconductor, Inc. Method of forming an oxide layer on a compound semiconductor structure
US6989556B2 (en) * 2002-06-06 2006-01-24 Osemi, Inc. Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure
US20060108619A1 (en) * 2002-06-07 2006-05-25 Japan Science And Technoogy Agency Ferromagnetic IV group based semiconductor, ferromagnetic III-V group based compound semiconductor, or ferromagnetic II-IV group based compound semiconductor, and method for adjusting their ferromagnetic characteristics
US7187045B2 (en) * 2002-07-16 2007-03-06 Osemi, Inc. Junction field effect metal oxide compound semiconductor integrated transistor devices
US20060284282A1 (en) * 2003-09-02 2006-12-21 Epitactix Pty Ltd Heterjunction bipolar transistor with tunnelling mis emitter junction
US20070138506A1 (en) * 2003-11-17 2007-06-21 Braddock Walter D Nitride metal oxide semiconductor integrated transistor devices
WO2005061756A1 (en) * 2003-12-09 2005-07-07 Osemi, Inc. High temperature vacuum evaporation apparatus
US7202182B2 (en) * 2004-06-30 2007-04-10 Freescale Semiconductor, Inc. Method of passivating oxide/compound semiconductor interface
US7601649B2 (en) 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US7429506B2 (en) * 2005-09-27 2008-09-30 Freescale Semiconductor, Inc. Process of making a III-V compound semiconductor heterostructure MOSFET
US20070090405A1 (en) * 2005-09-27 2007-04-26 Matthias Passlack Charge compensated dielectric layer structure and method of making the same
US7432565B2 (en) * 2005-09-27 2008-10-07 Freescale Semiconductor, Inc. III-V compound semiconductor heterostructure MOSFET device
US20070082505A1 (en) * 2005-10-11 2007-04-12 Freescale Semiconductor, Inc. Method of forming an electrically insulating layer on a compound semiconductor
US7972974B2 (en) * 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
US7682912B2 (en) 2006-10-31 2010-03-23 Freescale Semiconductor, Inc. III-V compound semiconductor device with a surface layer in access regions having charge of polarity opposite to channel charge and method of making the same
US7834426B2 (en) * 2007-06-29 2010-11-16 Intel Corporation High-k dual dielectric stack
US7799647B2 (en) * 2007-07-31 2010-09-21 Freescale Semiconductor, Inc. MOSFET device featuring a superlattice barrier layer and method
DE102008034372B4 (de) * 2008-07-23 2013-04-18 Msg Lithoglas Ag Verfahren zum Herstellen einer dielektrischen Schicht in einem elektroakustischen Bauelement sowie elektroakustisches Bauelement
US8105925B2 (en) * 2008-07-30 2012-01-31 Freescale Semiconductor, Inc. Method for forming an insulated gate field effect device
US20110068348A1 (en) * 2009-09-18 2011-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thin body mosfet with conducting surface channel extensions and gate-controlled channel sidewalls
KR101345390B1 (ko) * 2009-12-01 2013-12-24 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코 계면층 삭감 방법, 고유전율 게이트 절연막의 형성 방법, 고유전율 게이트 절연막, 고유전율 게이트 산화막,및 고유전율 게이트 산화막을 구비하는 트랜지스터
US8030725B1 (en) * 2010-10-05 2011-10-04 Skyworks Solutions, Inc. Apparatus and methods for detecting evaporation conditions
EP2765610B1 (de) 2011-09-08 2018-12-26 Tamura Corporation Ga2o3-halbleiterelement
EP2765612B1 (de) 2011-09-08 2021-10-27 Tamura Corporation Ga2o3-halbleiterlement
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0288001B1 (de) * 1987-04-20 1993-01-13 Nissin Electric Company, Limited Verfahren zur Herstellung einer supraleitenden dünnen Schicht und Anordnung zu seiner Durchführung
US6469357B1 (en) * 1994-03-23 2002-10-22 Agere Systems Guardian Corp. Article comprising an oxide layer on a GaAs or GaN-based semiconductor body
US6271069B1 (en) * 1994-03-23 2001-08-07 Agere Systems Guardian Corp. Method of making an article comprising an oxide layer on a GaAs-based semiconductor body
US5962883A (en) * 1994-03-23 1999-10-05 Lucent Technologies Inc. Article comprising an oxide layer on a GaAs-based semiconductor body
US5550089A (en) * 1994-03-23 1996-08-27 Lucent Technologies Inc. Gallium oxide coatings for optoelectronic devices using electron beam evaporation of a high purity single crystal Gd3 Ga5 O12 source.
US5665658A (en) * 1996-03-21 1997-09-09 Motorola Method of forming a dielectric layer structure
US5597768A (en) * 1996-03-21 1997-01-28 Motorola, Inc. Method of forming a Ga2 O3 dielectric layer
US5903037A (en) * 1997-02-24 1999-05-11 Lucent Technologies Inc. GaAs-based MOSFET, and method of making same
US5902130A (en) * 1997-07-17 1999-05-11 Motorola, Inc. Thermal processing of oxide-compound semiconductor structures
US6159834A (en) * 1998-02-12 2000-12-12 Motorola, Inc. Method of forming a gate quality oxide-compound semiconductor structure
US6495407B1 (en) * 1998-09-18 2002-12-17 Agere Systems Inc. Method of making an article comprising an oxide layer on a GaAs-based semiconductor body
AU2001288239A1 (en) * 2000-08-10 2002-02-25 Walter David Braddock Iv Integrated transistor devices

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