KR100939450B1 - 갈륨비소계 반도체 구조상의 산화물층 및 그것을 형성하는방법 - Google Patents

갈륨비소계 반도체 구조상의 산화물층 및 그것을 형성하는방법 Download PDF

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Abstract

화합물 반도체 구조는 지지 반도체 구조의 표면과 함께 계면을 형성하기 위해 지지 반도체 구조(7)에 위치한 갈륨 산화물의 제 1 층(8)을 포함한다. Ga-Gd 산화물의 제 2 층(9)은 상기 제 1 층에 배치된다. 상기 GaAs계 지지 반도체 구조는 적어도 부분적으로 완성된 반도체 장치(예를 들면, 금속-산화물 전계 효과 트랜지스터(430)나 헤테로 접합 양극성 트랜지스터(310) 또는 반도체 레이저)와 같은 GaAs계 헤테로구조일 수도 있다. 이 방식에 있어서, 유전체 구조가 Ga2O3의 층이 형성된 후 Ga-Gd 산화물 층이 형성되기 때문에 상기 산화물-GaAs 계면에서 낮은 결함 밀도와 낮은 산화물 누설 전류 밀도를 모두 구비한 유전체층 구조가 제공된다. 상기 Ga2O3의 층은 상기 GaAs계 지지 반도체 구조와 함께 높은 양질의 계면을 형성하도록 사용되며, 한편 상기 Ga-Gd 산화물은 낮은 산화물 누설 전류 밀도를 제공한다.
금속-산화물 전계 효과 트랜지스터, 헤테로 접합, 양극성 트랜지스터, 갈륨 산화물, 유전체층 구조

Description

갈륨비소계 반도체 구조상의 산화물층 및 그것을 형성하는 방법{Oxide layer on a GaAs-based semiconductor structure and method of forming the same}
본 발명은 일반적으로, GaAs계 반도체 구조에 형성되는 유전체 산화물 층들을 포함하는 물체들에 관한 것이다.
반도체 기술에서는 종종, 전계 효과 트랜지스터들의 게이트 절연물, HBT들 등과 같은, 다른 종류의 트랜지스터들의 다양한 영역들(예를 들면, 외인성 베이스 영역)을 덮는 절연물 또는 패시베이션(passivation)층, 수직 공동 면 발광 레이저 또는 모서리 발광형 레이저들 등의 메사(mesa) 또는 벽들을 에워싸는 절연물 또는 패시베이션층과 같은, 절연 층들 또는 막들을 다양한 지지 구조들 상에 형성시키는 것이 바람직하다. 용도와는 상관없이, 일반적으로 상기 절연 층 또는 막은 장치 동작을 가능하게 하고 장치 성능을 강화/유지하도록 낮은 결함 밀도를 가진 양호한 절연물이어야 함은 절대적이다. 또한, 상기 층두께는 반도체 장치들의 요구되는 특징들, 예를 들면 누설 전류, 신뢰도 등을 제공할 수 있을 만큼 충분해야 한다.
갈륨 비소(GaAs)계 반도체들에서 낮은 계면 준위(interface state) 밀도 및 안정된 장치 동작을 가지는 절연층들의 결핍으로 인하여, 디지털 및 아날로그 GaAs계 장치들과 회로들의 상기 성능, 집적도 및 시장성은 상당히 제한된다. 이 기술에서 알려져 있는 것과 같이, GaAs계 물질들을 산화시킴으로써 산화막들을 성장시키는 것은 결과적으로 높은 계면 준위 밀도와 상기 GaAs-산화물 계면에서 고정되는 페르미 레벨을 갖게 한다.
예를 들면, Ga2O3의 얇은 막을 형성시키는 방법은 엠. 패스랙(M. Passlack) 등의, 진공 과학 & 기술의 저널(Journal of Vacuum Science & Technology), vol. 17,49(1999), 및 미국 특허 번호 제 6,030,453 호와 제 6,094,295 호에 개시되어 있다. 이들 참고 문헌들에 논의된 것과 같이, 고품질의 Ga2O3/GaAs 계면은 초고진공(ultra-high vacuum, UHV)을 유지하면서 GaAs계 에피택셜 층들상에 갈륨 산화물 분자들의 원위치 침착(in situ deposition)을 사용하여 만들어진다. 따라서 상기 만들어진 Ga2O3-GaAs 계면들은 5,000 내지 30,000 cm/s의 계면 재결합 속도들 S 및 3.5 x 1010cm-2eV-1만큼 낮은 계면 준위 밀도들 Dit을 가진다. 그러나, 높은 산화물 벌크 트랩 밀도들 및 과도한 누설 전류 때문에 상기 기술에 의해 만들어진 갈륨 산화물들의 상기 특징들은 많은 응용들에서 부적당하다. 결과적으로, 단극성 및 양극성 장치들의 성능이 영향을 받고 화합물 반도체들계의 안정적이고 신뢰성 있는 금속-산화물-반도체 전계 효과 트랜지스터들(MOSFET)의 제조는 어려운 점이 많았다.
미국 특허 번호 제 6,159,834 호에 논의된 바와 같이, 앞서 말한 기술은 받아들이기 어려운 산화물 트랩 밀도들을 초래하는 결함들을 발생시키는 층내의 산소 결핍들 때문에 고품질의 Ga2O3 층을 생성하지 않는 것으로 결정되었다. 상기 '834 특허는 산화물 침착을 개시하기 위해 갈륨 옥사이드의 분자빔을 웨이퍼 구조의 표면 위로 향하게 함으로써 이러한 문제를 극복하고, 원자 산소의 제 2 빔은 Ga2O3의 처음의 1-2 단일층들의 완료시 공급된다. 상기 갈륨 산화물의 분자빔은 결정성의 Ga2O3 또는 갈레이트(gallate) 소스로부터의 열침착(thermal deposition)에 의해 제공되고, 산소의 원자빔은 RF 또는 마이크로웨이브 플라즈마 방전, 열 분리(thermal dissociation), 또는 중성 전자 유도 탈착 원자 소스 중 어느 하나에 의해 제공된다. Ga2O3-GaAs 계면의 우수한 품질을 유지하면서 산소 관련 산화물 결함들의 밀도를 줄임으로써, 상기 가공 기술은 Ga2O3 층의 품질을 향상시킨다. 그러나, 산화물 벌크 트랩 밀도들은 아직 받아들이기 어려울 정도로 높고 상당한 누설 전류가 관측된다.
Ga2O3에 대안으로서, 가돌리늄 갈륨 산화물들(Ga2O3(Gd2 O3))이 GaAs계 장치들의 절연층으로서 사용되어왔다. 이 산화물층은 허용 가능할 만큼 낮은 누설 전류 밀도를 가지지만, Ga2O3(Gd2O3)-GaAs 계면 준위 밀도들이 상대적으로 높아, 받아들이기 어려운 장치 성능에 도달한다.
따라서, 낮은 결함 밀도의 산화물-GaAs 계면 및 낮은 산화물 누설 전류 밀도를 둘 다 갖는 GaAs계 장치들에 유전체층 구조를 제공하는 것이 바람직할 것이다.
발명의 요약
본 발명은 특히 게이트 질(gate quality) Ga2O3-화합물 반도체 구조의 새롭고 향상된 제조 방법을 제공한다. 본 발명은 또한 게이트 질 Ga2O3-화합물 반도체 구조의 새롭고 향상된 제조 방법을 제공하고 여기서 산소 결핍들과 관련된 결함들의 밀도는 MOSFET 적용들에 대해 적당하다.
본 발명의 일 실시예에 따르면, GaAs계 지지 반도체 구조를 포함하는 화합물 반도체 구조가 제공된다. 갈륨 산화물의 제 1 층은 상기 지지 반도체 구조의 표면에 위치되어, 그것과 함께 계면을 형성한다. Ga-Gd 산화물의 제 2 층은 상기 제 1 층 위에 배치된다.
본 발명의 하나의 특정한 실시예에 있어서, 상기 Ga-Gd 산화물은 Gd3Ga5O12이다.
본 발명의 다른 실시예에 있어서, 상기 GaAs계 지지 반도체 구조는 적어도 부분적으로 완성된 반도체 장치와 같은 GaAs계 헤테로 구조이다. 본 발명의 어떤 실시예들에 있어서, 상기 부분적으로 완성된 반도체 장치는 예를 들면, 금속-산화물 전계 효과 트랜지스터나 헤테로 접합 양극성 트랜지스터 또는 반도체 레이저일 수도 있다.
본 발명의 다른 실시예에 따르면, 지지 반도체 구조상에 유전체층 구조를 형성시키는 방법이 제공된다. 상기 방법은 상기 유전체층 구조가 위치될 표면을 구비한 GaAs계 지지 반도체 구조를 제공함으로써 시작한다. Ga2O3의 제 1 층은 상기 지지 구조의 표면상에 침착된다. Ga-Gd-산화물의 제 2 층은 상기 제 1 층 상에 침착된다. 이러한 방식에서, 유전체 구조가 Ga2O3의 층이 형성된 후 Ga-Gd-산화물층이 형성되기 때문에, 상기 산화물-GaAs 계면에서의 낮은 결함 밀도와 낮은 산화물 누설 전류 밀도를 모두 구비한 유전체층 구조가 제공된다. 상기 Ga2O3 층은 상기 GaAs계 지지 반도체 구조와 고품질의 계면을 형성하도록 사용되며, 한편 상기 Ga-Gd-산화물은 낮은 산화물 누설 전류 밀도를 제공한다.
도 1은 본 발명에 따라 반도체 구조 위에 놓인 복합 유전체층 구조와 함께 부분적인 반도체 구조를 단순화된 단면도.
도 2는 본 발명의 일 실시예에 따라 도 1의 구조를 제조하는 데에 사용되는 초고진공(UHV) 분자 빔 에피택시 시스템을 도시하는 도면.
도 3은 본 발명을 통합하는 HBT의 단순화된 단면도.
도 4는 본 발명을 통합하는 금속-산화물 반도체 FET의 단순화된 단면도.
본 발명자들은 놀랍게도 고품질, 낮은 결함 유전체층 구조가 Ga-Gd 산화물층이 추종되는 갈륨-산화물/GaAs 계면으로부터 형성될 수 있음을 결정했다. 대조적으로, 종래 기술의 유전체층들은 갈륨-산화물/GaAs 계면 또는 Ga-Gd 산화물/GaAs 계면으로 구성되었다.
특히 도 1을 참조하면, 본 발명에 따라 부분 반도체 구조의 단순화된 단면도가 그 위에 놓인 유전체층 구조와 함께 도시되어 있다. 단일층으로서 단순하게 도시된, 상기 부분 반도체 구조는 GaAs계 지지 반도체 구조(7)를 포함한다. 기본적으로, 구조(7)는 상기 유전체층 구조로 코팅된 표면을 가진, 임의의 반도체 기판이나 에피층들 또는 헤테로 구조들 또는 그들의 조합들을 포함한다. 일반적으로, 상기 기판은 GaAs 또는 GaAs계 물질 (Ш-Ⅴ 물질)이고 에피층들은 잘 알려진 공정들 중 어느 하나로 상기 기판에 에피택셜하게 성장된 GaAs계 물질이다.
상기 복합 유전체 구조(5)는 지지 반도체 구조(7)의 표면에 형성된 제 1 층(8) 및 층(8)위에 형성된 제 2 층(9)을 포함한다. 앞으로 설명되는 것처럼, 층(8)은 Ga2O3의 층을 지지 반도체 구조체(7)의 표면상에 침착함으로써 형성된다. 층(8)은 상기 GaAs계 지지 반도체 구조체(7) 상에 낮은 계면 준위 밀도를 제공한다. 이후 상기 Ga2O3에 관해 낮은 벌크 트랩 밀도(bulk trap density)를 가진 재료의 제 2 층(층 9)은 층(8)상에 침착되어 복합 유전체 구조(5)를 형성한다.
상기 복합 유전체 구조(5)는 제조 공정 중 어느 편리한 시간에라도 형성될 수도 있고 구조(7)에 포함되는 임의의 또는 모든 층들의 상기 에피택셜 성장 후 예를 들면, 성장 챔버내 원위치에 형성될 수도 있다. Ga2O3 층(8)은 당업자들에게 이용 가능한 다양한 기술들 중 어느 하나에 의해 형성될 수도 있다. 예를 들면, Ga2O3 층(8)은, 예컨대 미국 특허 번호 제 6,030,453 호, 제 6,094,295 호, 및 제 6,159,834 호에 논의된 바와 같이, UHV 조건들 하에서 결정성 Ga2O3 또는 에스테르의 열 증발에 의해 형성될 수도 있다. 대안으로, Ga2O3 층(8)은 이 기술에서 알려진 다른 적당한 기술들에 의해 예를 들면 특별히 선택된 물질의 고순도 단결정 소스를 제공하고 상기 소스를 열 증발, 전자 빔 증발, 및 레이저 제거 중 하나에 의해 증발시킴으로써 형성될 수도 있다. 이전에 언급된 바와 같이, Ga2O3만으로 구성되는 절연층이 GaAs계 물질에서 형성될 때, 상기 산화물 벌크 트랩 밀도는 수용 불가할 정도로 높다. 이 문제를 극복하기 위해, 본 발명에 있어서 Ga2O3 층(8)은 GaAs 표면을 실질적으로 덮고 다음에 형성되는 층(9)으로부터의 Gd가 GaAs-Ga2O3 계면으로 확산하는 것을 막도록 충분히 두껍기만 하다. 일반적으로, 층(8)의 최소 두께는 상기 전체 구조의 열역학의 안정성 요건들에 의해 결정된다. 층(8)의 허용 가능한 최대 두께는 반도체 장치 성능 요건 뿐만아니라 벌크 트랩 분포와 밀도에 의해서도 결정된다. 예를 들면, 본 발명의 몇 가지 실시예들에 있어서 Ga2O3 층(8)은 일반적으로 0.5nm 내지 10nm 범위, 더 바람직하게는 2 내지 5nm 범위의 두께로 형성된다.
앞서 언급된 것처럼, 일단 Ga2O3 층(8)이 형성되었으면, 이후 층(9)이 Ga2O3 층(8) 상에 침착되어 복합 유전체 구조(5)를 완성한다. 층(9)은 Ga2O3에 비해 낮은 벌크 트랩 밀도를 가진 재료로 형성된다. 특히, 본 발명에 따라, 층(9)은 Ga, Gd, 및 산소를 포함하는 혼합된 산화물인, Ga-Gd-산화물이다. 본 발명의 몇 가지 특정 실시예들에 있어서, 상기 Ga-Gd-산화물은 Gd3Ga5O12이다. 본 발명은 제한을 두지 않지만, Gd는 Ga를 3+ 산화 상태로 안정되게 하는 안정기 요소(stabilizer element)라고 일반적으로 생각하고 있다. 혼합된 산화막들에서, Ga가 실질적으로 완전히 산화되어야 하는 요건은 모든 Ga 이온들의 100%가 3+ 이온화 상태로 되어야 함을 의미하지 않는 것으로 이해될 것이다. 예를 들면, 모든 Ga의 80% 이상이 3+ 상태에 되면, 받아들일 수 있는 결과들이 얻어질 수도 있다. 층(9)의 최소 두께는 반도체 장치 성능 요건들에 의해 결정된다. 일반적으로, 층(9)의 두께는 대략 2nm 내지 1000nm의 범위 안에 있고 더 바람직하게는 5 내지 20nm의 범위 안에 있다.
본 발명은 유리하게도, GaAs계 지지 반도체 구조체와의 고품질의 계면을 형성하도록 우선 사용되는, Ga2O3 층(8)상에 Ga-Gd-산화물이 침착되기 때문에 낮은 산화물 누설 전류 밀도와 산화물-GaAs 계면에서의 낮은 결함 밀도를 둘 다 가지는 유전체층 구조를 달성한다. 즉, 본 발명은 Ga2O3 층이 형성된 후 Ga-Gd-산화물층이 형성되는 복합 유전체 구조를 이용한다.
도 2는 본 발명의 일 실시예에 따라 도 1의 상기 복합 유전체 구조(5)를 제조하는 데에 사용되는 초고진공(UHV) 분자 빔 에피택시(MBE) 시스템을 도시하고 있다. 시스템(20)은 UHV 챔버(21), 고온 유출 셀들(22 및 29), 원자의 산소를 위한 소스(23), 셀 셔터들(24, 31 및 28), 및 플래튼(platen)과 같은 기판 홀더(25)를 포함한다. 시스템(20)은 다수의 웨이퍼들의 제조를 동시에 허용할 수도 있고, 및/또는 도 2에는 도시되어 있지 않지만, MBE에서 일상적으로 사용되는 다른 표준 소스들, 예를 들면 Ga, As, Al, In, Ge 등에 대한 유출 셀들을 포함할 수 있음이 물론 이해될 것이다.
상기 복합 유전체 구조의 제 2 층(9)으로서 Gd3Ga5O12와 같은 Ga-Gd-산화물을 사용하는 특정 실시예에 있어서, 자동적으로 정렬되고 화학적으로 순수한 상부 표면(15)을 지닌 GaAs계 지지 반도체 구조(7)는 기판 홀더(25) 위에 장착되고 UHV 챔버(21)로 로딩된다. 이어서, 해당 기술의 당업자들에게 잘 알려진 원리들에 따라 반도체 구조(17)는 적당히 높은 온도로 가열된다. 고온의 유출 셀(22)을 사용하여 결정성의 Ga2O3 또는 갈레트(gallate) 소스는 열적으로 증발된다. 반도체 구조(7)의 원자적으로 정렬되고 화학적으로 순수한 상부 표면(15)상에 Ga2O3분자들의 침착은 셀 셔터(24)를 개방하고 상부 표면(15)으로 향하는 갈륨 산화물(26)의 분자 빔을 제공함으로써 시작되고, 따라서 상기 기판에 최초의 갈륨 산화물 층을 형성한다.
상기 최초의 갈륨 산화물층의 품질은, 결함들을 일으킬 수 있는 산소 결핍들을 줄이기 위하여 상기 갈륨 산화물과 함께 원자의 산소를 침착함으로써 향상될 수도 있다. 특히, 셀 셔터(24)의 개방에 이어, 원자 산소의 빔(27)이 원자 산소 소스(23)의 셔터(28)를 개방시킴으로써 반도체 구조(7)의 상부 표면(15)으로 지향한다. Ga2O3의 1-2 단일층들이 침착된 후 우선적으로, GaAs의 표면 산화가 Ga2O3-GaAs 계면의 낮은 계면 준위 밀도를 위해 완전히 제거될 필요가 있기 때문에 상기 셔터는 초기 Ga2O3 침착 동안 어느 때라도 개방될 수도 있다.
다음, 상기 Ga-Gd-산화물 층이 Ga2O3를 계속 침착하는 동안 Gd를 침착함으로써 형성된다. Gd3Ga5O12와 같은, 바람직하게는 고순도의 단결정 형태의 Gd 소스 재료가 고온 유출 셀(29)을 사용하여 열적으로 증발된다. 상기 Gd의 침착은 Ga2O3의 침착이 시작된 후 어떤 시점에서 셀 셔터(31)를 개방시킴으로써 시작된다. 그러나, Gd 침착은 반도체 구조(7)를 원자 산소의 빔에 노출하기 전 또는 후에 시작할 수도 있다. 본 기술의 당업자라면, 해당 화학량론과 같은 반도체 구조(7)상에 형성되는 복합 유전체 구조(5)의 특성들은 Ga2O3 유출 셀(22), Gd 유출 셀(29), 및 원자 산소 셀(23)로부터의 플럭스(flux)를 조정함으로써 제어될 수 있음을 알 것이다.
앞서 말한 유전체층 구조를 통합하는 반도체 장치들의 특정 예들이 도 3 및 도 4에 도시되어 있다. 특히 도 3을 참조하면, 본 발명에 따라 형성되는 헤테로접합 양극성 트랜지스터(HBT)(310)의 단순화된 단면도가 도시되어 있다. 이 단순화된 형태에 있어서, HBT(310)는 기판(311), 기판(311)의 상부 표면에 형성되는 (성장 또는 침착되는) 컬렉터 층(312), 컬렉터 층(312)의 상부 표면에 형성된 베이스 층(313) 및 베이스 층(313)의 상부 표면에 형성된 이미터 층(314)을 포함한다. 컬렉터 콘텍트 또는 콘텍트들(315)은 컬렉터 층(312)의 상부 표면에 형성된다. 베이스 콘텍트 또는 콘텍트들(316)은 베이스 층(313)의 상부 표면에 형성된다. 이미터 콘텍트(317)는 이미터 층(314)의 상부 표면에 형성된다. 모든 다양한 층들 및 콘텍트들은 잘 알려진 방식으로 형성되고 이용되고 있는 특정 장치 및 제조 기술에 편리한 순서로 형성될 수도 있다. 일반적으로, 기판(311)은 GaAs계 물질이고 층들(312,313 및 314)에 사용되는 모든 물질들은 결정학적으로 결합되도록 비슷한 물질계에 있다. 이 기술에 알려진 바와 같이, 이것은 표준 성장 챔버에서 차례차례로 다양한 층들을 에피택셜 성장시킴으로써 달성된다.
복합 유전체층 구조(320)는 보호 목적과 장치 성능 및 안정성을 강화시키기 위해 이미터층(314) 및 베이스층(313)의 노출된 부분들 위에 형성된다. 전술한 바와 같이, 유전체층 구조(320)는 초고진공 조건들에서 고유 산화물(native oxide)의 제거 다음의 제조 공정 동안 어느 편리한 시간에 형성될 수도 있다. 복합 유전체층 구조(320)는 제 1 층(312) 및 제 2 층(322)을 포함한다. 제 1 층(321)은 Ga2O3의 얇은 층이고 도 1의 층(8)에 대응한다. 제 2 층(322)은 Ga-Gd-산화물 층이고 도 1의 층(9)에 대응한다. 전형적으로 콘택트들(315,316)의 형성 후, 제 1 및 제 2 층들(321 및 322)은 앞서 설명된 과정에 따라 형성된다. 복합 유전체층 구조(320)는 일반적으로 약 50 옹스트롬보다 큰 두께로, 바람직하게는 대략 70 내지 250 옹스트롬의 범위로 형성된다.
도 4는 본 발명에 따라 구성된 반도체 전계 효과 트랜지스터 FET(430)의 단순화된 단면도를 도시하고 있다. FET(430)는 짙게 도핑된 소스 및 드레인 영역들(432 및 433)을 각각 구비한 기판(431)을 포함하고, 거기서 소스 영역과 드레인 영역 사이에는 채널 영역(434)이 형성되어 있다. 기판(431)은 GaAs계 물질이다. (일반적으로 게이트 산화물로서 언급된) 복합 유전체층 구조(435)는 본 발명에 따라 채널 영역(434) 위에 형성된다. 유전체층 구조(435)는 Ga2O3의 제 1 층(440) 및 Ga-Gd-산화물의 제 2 층(442)을 포함한다. 게이트 금속 콘택트(436)는 통상의 과정에서 유전체층 구조(435)상에 형성되고 소스 및 드레인 콘택트들(437 및 438)은 소스 및 드레인 영역들(432 및 433)에 각각 형성된다.
도 3 및 도 4에 도시된 상기 반도체 장치들은 단지 실례로서 주어진 것이고 본 발명은 예를 들면, 반도체 레이저들 및 감광성 장치들과 같은 광범위의 다양한 다른 반도체 장치들에 형성되는 복합 유전체 구조에 더 일반적으로 적용할 수 있음을 이해해야 한다.
비록 다양한 실시예들이 본 명세서에 명확하게 도시되어 있고 설명되어 있지만, 본 발명의 변경 및 변화들은 상기 사상들에 의해 포함되고 본 발명의 사상 및 의도된 범위에서 벗어나지 않는 첨부된 청구항들의 범위 내에 있음을 이해할 것이다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 구조체 상에 유전체층 구조를 형성하는 방법에 있어서:
    GaAs계 반도체 구조체를 제공하는 단계;
    제 1 소스의 증발을 통해 상기 구조체의 표면에 갈륨 산화물의 제 1 층을 침착하는 단계; 및
    상기 제 1 소소와는 다른 제 2 소스의 증발을 통해 상기 제 1 층에 Ga-Gd-산화물의 제 2 층을 침착하는 단계를 포함하고, 상기 제 1 소소는 결정성 Ga2O3이고 상기 제 2 소소는 Gd 소스 재료이고, 상기 결정성 Ga2O3는 제 1 Ga-Gd-산화물 고온 유출 셀을 사용하여 증발되고, 상기 Gd 소스 재료는 상기 제 1 유출 셀과는 다른 제 2 고온 유출 셀을 사용하여 증발되는, 유전체층 구조 형성 방법.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 갈륨 산화물의 층을 침착하는 단계의 적어도 일부분 동안 원자 산소를 증발시키는 단계를 더 포함하는, 유전체층 구조 형성 방법.
  10. 제 9 항에 있어서,
    상기 원자 산소를 증발시키는 단계는 갈륨 산화물의 적어도 하나의 단일층이 상기 반도체 구조체의 표면으로 침착된 후 시작되는, 유전체층 구조 형성 방법.
  11. 제 6 항에 있어서,
    상기 GaAs계 반도체 구조체는 GaAs계 헤테로 구조체인, 유전체층 구조 형성 방법.
  12. 제 11 항에 있어서,
    상기 GaAs계 반도체 구조체는 적어도 부분적으로 완성된 금속-산화물 전계 효과 트랜지스터인, 유전체층 구조 형성 방법.
  13. 제 11 항에 있어서,
    상기 GaAs계 반도체 구조체는 적어도 부분적으로 완성된 헤테로접합 바이폴라 트랜지스터인, 유전체층 구조 형성 방법.
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