DE602005006248T2 - Datenkommunikationsmodul zur bereitstellung von fehlertoleranz und vergrösserter stabilität - Google Patents

Datenkommunikationsmodul zur bereitstellung von fehlertoleranz und vergrösserter stabilität Download PDF

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Description

  • Die vorliegende Erfindung bezieht sich auf ein System mit einem Signal oder Datenbus, und insbesondere zum Reduzieren der Umschaltaktivität in Bussen hoher Geschwindigkeit, integrierten Schaltungen hoher Dichte, die fehlertolerante Codes benutzen.
  • EP-A 1 336 972 beschreibt Datenumkehrung in einer Speicheranordnung.
  • ZIYING CHEN: "The LSP Protection/Restoration Mechanism in GMPLS", den 1. Oktober 2002, beschreibt den Schutz eines Label geschalteten Patch in GMPLS ("Generalized Multiprotocol Label Switching"). Darin zeigt 4.6 speziellen 1 + 1 Koppelschutz.
  • Da integrierte Schaltungstechnologie vorgesehen ist zum Schaffen einer größeren Dichte in einem Chip, neigen die Auf-dem-Chip Verbindungen dazu, immer näher nebeneinander zu werden. Dies führt zu einer Steigerung der Koppelkapazität mit Nachbardrähten, was an sich wieder zu einer gesteigerten Interferenz oder zu einem Übersprechen zwischen Drähten führt.
  • Ein Problem für die integrierte Schaltungstechnologie und insbesondere für tiefe Submikron- und Hochgeschwindigkeitsentwürfe ist "Ground Bounce". Treiberstufen eines Ausgangspuffers, die mit einer Off-Chip-Verbindung verbunden sind, sollen große Ströme liefern um die hochkapazitiven Ladungen zu laden. Wenn Treiberstufen gleichzeitig schalten, sorgt der gezogene große Strom für einen Abfall in der Speisespannung. Auf gleiche Weise wird, wenn die Puffer die externen Leitungen entladen sollen, ein großer Ladungsbetrag nach Erde abgestoßen. Dies kann dafür sorgen, dass die Spannung der Erdungsebene ansteigt. Die reduzierte Spannungsdifferenz zwischen der Speisung und der Erdungsebene sorgt für eine reduzierte Rauschmarge und eine reduzierte Geschwindigkeit. Folglich entsteht ein Integritätsproblem.
  • In dem betreffenden technischen Bereich ist es bekannt, dass "Ground Bounce" dadurch reduziert werden kann, dass die AC- und DC-Stabilität der Schaltungsanordnung gesteigert wird. Die AC Stabilität wird erreicht, wenn die Anzahl Übergänge von einem ersten Zustand in einen zweiten Zustand der Anzahl Übergänge von dem zwei ten Zustand in den ersten Zustand entspricht. DC Stabilität wird erreicht, wenn die Anzahl erster Zustände der Anzahl zweiter Zustände entspricht.
  • Das Dokument "Balanced LVD SCSI Drivers and Receivers" von "SCSI Trade Association from Computer Technology Review", September 1997 zeigt eine balancierte LVD Treiberstufe, die einen reduzierten Ground Bouce und einen reduzierten simultan schaltenden Strom hat.
  • Wenn die Umgebung, in der ein Bus oder ein Kommunikationskanal Daten zu einer Schaltungsanordnung überträgt, für Fehler anfällig ist, ist es erwünscht, Mittel zum Korrigieren von Fehlern in den übertragenen Daten zu schaffen. Auf alternative Weise können Mittel zum Detektieren von Fehlern geschaffen werden, und kann eine Neuübertragung der Daten beantragt werden. Ein derartiger Bus oder ein Kommunikationskanal wird als fehlertolerant betrachtet.
  • 1 zeigt eine schematische Darstellung einer typischen fehlertoleranten Busstruktur 1. Die Busstruktur 1 umfasst einen Kommunikationsbus 3 zum Übertragen von Daten zwischen einen Codierer 5 und einem Decoder 7. Der Bus empfangt Ausgangsdaten 9 von dem Decoder 5 und liefert Eingangsdaten 11 zu dem Decoder 7.
  • Ein fehlertolerantes Verfahren ist als "Dual-Rail Encoding" bekannt. Bei der Dual-Rail Codierung wird ein Datenbit kopiert und die Kopie kann verwendet werden, wenn ein Fehler in dem Datenbit detektiert wird. Damit man imstande ist, einen Fehler in einem Datenbit zu korrigieren, ist es notwendig, zu identifizieren, ob das Datenbit einen Fehler enthält, und es wird ein Paritätsbit geschaffen um dies zu ermöglichen. Im Übrigen wird, wenn das Datenbit und das Kopiebit einander gleich sind, das Übersprechen zwischen den zwei Drähten, welche die Daten- und Kopiebits tragen, eliminiert.
  • 2 zeigt eine bekannte Dual-Rail Busstruktur 20. Die Eingangsdatenbits d0, d1, d2 und d3 sind die Signale, die dem Decoder 22 zugeführt werden. Die betreffenden Kopien c0, c1, c2 und c3 der Datenbits d0, d1, d2 bzw. d3 werden geschaffen. Es wird ein Paritätsbit, dparity, für die zu übertragenden Datenbits berechnet, und zwar unter Verwendung eines Paritätsbaumes 24, der beispielsweise Exklusiv-Oder-Gatter 26, 28 und 30 enthält.
  • Das Datenparitätsbit, dparity, die Datenbits d0, d1, d2 und d3 und deren Kopien c0, c1, c2 und c3 werden über einen Kommunikationsbus 32 zu einem Decoder 34 übertragen.
  • Während der Übertragung können die übertragenen Datenbits und deren Kopien "fehlerhaft" werden, d. h. das übertragene Bit kann als "1" statt als "0" oder umgekehrt, betrachtet werden. Deswegen können die beim Decoder 34 empfangenen Datenbits D0, D1, D2 und D3 und die Kopien C0, C1, C2 und C3 den von dem Codierer 22 übertragenen Datenbits d0, d1, d2 und d3 sowie deren Kopiebits c0, c1, c2 und c3 ggf. entsprechen. Für die Datenbits D0, D1, D2 und D3, empfangen von dem Kommunikationsbus 32 durch einen Paritätsbaum 36 ein Paritätsbit, Rparity, berechnet, wobei die Struktur dieses Baumes der Struktur des Paritätsbaumes 24 in dem Codierer 22 identisch ist. Ein Multiplexersteuerbit, s0, wird durch einen Vergleich des Datenparitätsbits, Rparity, mit dem über den Kommunikationsbus 32 empfangenen Datenparitätsbit ermittelt. In diesem dargestellten System erfolgt der Vergleich durch ein Exklusiv-Oder-Gatter 38.
  • Das Multiplexersteuerbit s0 wird einer Anzahl Multiplexer Mux0, Mus1, Mux2 und Mux3 zugeführt, die je als Korrekturschaltung wirksam sind. Jeder Multiplexer Mux0, Mux1, Mux2 und Mux3 empfängt ein betreffendes empfangenes Datensignal D0, D1, D2 oder D3 und eine entsprechende empfangene Kopie des Datensignals C0, C1, C2 oder C3. Das Multiplexersteuerbit s0 kontrolliert, ob jeder Multiplexer das empfangene Datensignal oder die empfangene Kopie des Datensignals ausliefert.
  • Wenn die Parität der empfangenen Daten, Rparity, der Parität des empfangenen Datenparitätsbits entspricht, ist das Multiplexersteuerbit, s0, eine "0", welche die Multiplexer Mux0, Mux1, Mux2 und Mux3 instruiert, die empfangenen Datenbits D0, D1, D2 und D3 auszuliefern. Wenn das Datenparitätsbit, Rparity, anders ist als das empfangene Datenparitätsbit, ist das Multiplexersteuerbit s0 eine "1", wodurch die Multiplexer Mux0, Mux1, Mux2 und Mux3 die empfangenen Kopien der übertragenen Datenbits C0, C1, C2 und C3 ausliefern.
  • Es gibt aber zweimal mehr Drähte, die jeweils in einem Dual-Rail Codierungssystem im vergleich zu einem Single-Raim System schalten, und das Problem Ground Bounce wird dadurch gesteigert.
  • Deswegen gibt es das Bedürfnis danach, die Schaltaktivität in integrierten Schaltungen unter Anwendung von Dual-Rail Codierung zum Übertragen von Daten über einen Datenbus zu reduzieren, während Ground Bounce reduziert oder eliminiert wird. Die Erfindung wird durch die Hauptansprüche definiert. Die Unteransprüche definieren vorteilhafte Ausführungsformen.
  • Ausführungsbeispiele der vorliegenden Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 eine schematische Darstellung einer typischen fehlertoleranten Busstruktur,
  • 2 eine Darstellung einer bekannten Dual-Rail Busstruktur,
  • 3 eine Darstellung eines Systems, bei dem Dual-Rail Codierung mit reduziertem Ground Bounce angewandt wird,
  • 4 eine Darstellung eines alternativen Systems, wobei Dual-Rail Codierung mit reduziertem Ground Bounce angewandt wird,
  • 5 ein anderes System, wobei Dual-Rail Codierung mit reduziertem Ground Bounce angewandt wird,
  • 6 eine Darstellung eines Übertragungsmoduls nach einer ersten Ausführungsform der vorliegenden Erfindung,
  • 7 ein Empfangsmodul nach der ersten Ausführungsform der vorliegenden Erfindung,
  • 8 ein Übertragungsmodul nach einer zweiten Ausführungsform der vorliegenden Erfindung,
  • 9 eine Darstellung eines Empfangsmoduls nach der zweiten Ausführungsform der vorliegenden Erfindung,
  • 10 eine alternative Konfiguration des Übertragungsmoduls nach der zweiten Ausführungsform der vorliegenden Erfindung.
  • Bei dem oben beschriebenen bekannten Dual-Rail Codierer werden Kopien der Eingangsdatenbits d0, d1, d2 und d3 in einem Übertragungsmodul erzeugt, und diese Kopien werden zum Korrigieren von Fehlern benutzt, die in empfangenen Datenbits D0, D1, D2 und D3 durch ein Empfangsmodul detektiert werden.
  • Da jede Datenleitung in dem Ausgang des Übertragungsmoduls zu einem Kommunikationsbus eine entsprechende Leitung hat, die eine identische Kopie des Signals in der Datenleitung trägt, wird das Problem von Ground-Bounce und einer simultanen Schaltung gegenüber dem System, das keine Kopien der Datenbits benutzt, gesteigert.
  • Als Beispiel wird ein Vierleitungenbus betrachtet, wobei jede Leitung ein hohes Signal hat (d. h. 1 1 1 1). Wenn es bei jeder der Datenleitungen einen Übergang zu einem niedrigen Signal gibt (d. h. es sind vier Übergänge erforderlich), wird ein wesentli cher Betrag an Ladung auf der Ground-Ebene ausgekippt, was "Ground Bounce" verursacht.
  • Wenn nun der Vier-Leitungen-Bus Dual-Rail Codierung anwendet, wird es für jede der vier Datenleitungen zusätzliche Leitungen geben, die je eine Kopie des Signals in deren betreffenden Datenleitung tragen. Deswegen wird, wenn jede Datenleitung ein hohes Signal trägt (und folglich jede Kopieleitung auch ein hohes Signal trägt) wird ein Übergang jeder Datenleitung von einem hohen Signal zu einem niedrigen Signal zu acht Leitungen führen, die sich zu der Ground-Ebene entladen, wodurch zweimal mehr "Ground Bounce" verursacht wird, und wodurch zweimal mehr Übergänge (d. h. acht) als in einem normalen Vier-Leitungen-Bus erforderlich sind.
  • Zum Reduzieren des Ground-Bounce Problems in einer Struktur, die Dual-Rail Codierung anwendet, wird die AC- und DC-Stabilität des zum Übertragen der Daten verwendeten Codes gesteigert. Das heißt, die AC- und DC-Stabilität wird erreicht, wenn die Anzahl Leitungen, die von einem Hochsignal zu einem Niedrigsignal übergehen, der Anzahl Leitungen entspricht, die von einem Niedrigsignal zu einem Hochsignal übergehen und die Anzahl Leitungen, die ein hohes Signal tragen, der Anzahl Leitungen entspricht, die ein hohes Signal tragen.
  • 3 zeigt ein System, das Dual-Rail Codierung mit reduziertem Ground Bounce hat. In dem System 50 gibt es vier Eingangsdatenrails, die Datenbits d0, d1, d2 und d3 tragen.
  • Wie oben beschrieben, werden nebst den Datenleitungen, die Datenbits d0, d1, d2 und d3 tragen, Leitungen geschaffen, die Kopien der Datenbits tragen.
  • Die AC- und DC-Stabilität des Systems 50 wird durch Umkehrung der Signale in den Leitungen, welche die betreffenden Kopien der Datenbits tragen, vor der Übertragung der Daten über den Kommunikationsbus 54, gesteigert.
  • Deswegen werden die Kopien der Datenbits durch betreffende Inverter 56, 57, 58 und 59 invertiert und durch c0, c1, c2 und c3 bezeichnet (es sei bemerkt, dass aus 3 nach oben c0, c1, c2 und c3 die invertierten Kopien der Bits darstellen, die über die Datenleitungen übertragen sind, nicht die nicht-invertierten Kopien, wie in 2 beschrieben).
  • Da jede Leitung zu dem Kommunikationsbus 54, die ein Datenbit trägt, eine entsprechende Leitung hat, die eine invertierte Kopie des Datenbits trägt, wird die Anzahl Leitungen, die ein hohes Signal tragen, der Anzahl Drähte entsprechen, die ein niedriges Signal tragen. Deswegen ist der Ausgang des Übertragungsmoduls 52 DC stabil. Wenn Übergänge auftreten, da jedes Datenbit, das von dem ersten Zustand in den zweiten Zustand übergeht, von der betreffenden invertierten Kopie begleitet wird, die von dem zweiten Zustand in den ersten Zustand (und umgekehrt) übergeht, wird die Anzahl Übergänge von dem hohen Signal zu einem niedrigen Signal der Anzahl Übergänge von einem niedrigen Signal zu einem hohen Signal entsprechen. Deswegen ist der Ausgang des Übertragungsmoduls 52 AC stabil. Folglich ist das Ground Bounce Problem in dem Kommunikationsbus 54, verursacht durch Übergänge in den Datenleitungen reduziert.
  • Die Datenbits d0, d1, d2 und d3 und ihre betreffenden invertierten Kopien c0, c1, c2 und c3, die das Ausgangssignal des Übertragungsmoduls 52 bilden, werden über den Kommunikationsbus 54 zu einem Empfangsmodul 60 übertragen.
  • Es sei bemerkt, dass es sein kann, dass die Übertragungs- und Empfangsmodule 52, 60 keine einzelne Schaltungselemente des Kommunikationsbusses 54 sind, sondern damit eine einzige integrierte Einheit bilden. Insbesondere kann das Übertragungsmodul 52 die Treiberstufe für den Kommunikationsbus 54 sein, und das Modul 60 kann der Empfänger sein.
  • Während der Übertragung über den Kommunikationsbus 54 können die übertragenen Datenbits und deren betreffende invertierte Kopien "fehlerhaft" werden, d. h. das übertragene Bit kann als eine "1" statt einer "0" oder umgekehrt detektiert werden. Deswegen können die Datenbits D0, D1, D2 und D3 und die betreffenden invertierten Kopien C0, C1, C2 und C3, die in dem Empfangsmodul 60 empfangen werden, ggf. den Datenbits d0, d1, d2 und d3 und deren betreffenden invertierten Kopiebits c0, c1, c2 und c3, die von dem Übertragungsmodul 52 übertragen wurden, entsprechen.
  • Damit das Empfangsmodul 60 Fehler in den empfangenen Datenbits D0, D1, D2 und D3 detektiert, wird durch das Übertragungsmodul 52 ein Paritätsbit, dparity, berechnet und dem Empfangsmodul 60 zugeführt. Dieses Paritätsbit wird in dem Übertragungsmodul 52 für die zu übertragenden Datenbits berechnet, und zwar unter Verwendung des Paritätsbaums 62, der, in diesem dargestellten System drei Exklusiv-Oder-Gatter enthält. Es dürfte aber einleuchten, dass der Paritätsbaum 62 andere Kombinationen logischer Gatter enthalten kann.
  • Das Übertragungsmodul 52 überträgt danach das Paritätsbit, dparity, zu dem Empfangsmodul 60, zusammen mit Datenbits d0, d1, d2 und d3 und deren betreffenden invertierten Kopien c0, c1, c2 und c3 über den Kommunikationsbus 54.
  • Das Empfangsmodul 60 berechnet ein Paritätsbit, Rparity, für die empfangenen Datenbits D0, D1, D2 und D3.

Claims (27)

  1. Modul (102) zum Übertragen von Sätzen von Datenbits zu einem anderen Modul, und zwar über einen Kommunikationsbus (104), wobei das Modul (102) Folgendes umfasst: – Busumkehrcodierungsmittel (106, 108, 112, 114, 116) zum Reduzieren der Anzahl Übergänge in dem Kommunikationsbus (104) wenn das Modul (102) funktioniert; wobei die Busumkehrcodierungsmittel (106, 108, 112, 114, 116) vorgesehen sind zum: – Vergleichen eines Satzes von Datenbits mit einem vorhergehenden Satz von Datenbits zum Ermitteln einer Anzeige der Anzahl Übergänge, erforderlich zum Übertragen des Satzes von Datenbits; – Invertieren des Satzes von Datenbits vor der Übertragung, wenn ermittelt wird, dass die Anzahl Übergänge, erforderlich zum Übertragen des Satzes von Datenbits größer ist als die hälfte der gesamten Anzahl Bits in dem Satz von Datenbits; und – das Schaffen einer Anzeige, ob der Satz von Datenbits invertiert worden ist; wobei das Modul gekennzeichnet ist durch – Mittel (110), vorgesehen zum Erzeugen betreffender Kopien der Datenbits in dem Satz von Datenbits und zum Invertieren der betreffenden Kopien; und – Mittel, vorgesehen zum Übertragen des Satzes von Datenbits, deren betreffender Kopien und der Anzeige, ob der Satz von Datenbits invertiert worden ist, zu dem anderen Modul, und zwar über den Kommunikationsbus.
  2. Modul nach Anspruch 1, das weiterhin Folgendes umfasst: – Mittel (124), vorgesehen zum Erzeugen eines ersten Paritätsbits aus dem Satz von Datenbits; wobei die Mittel, vorgesehen zum Übertragen weiterhin dazu vorgesehen sind, das erste Paritätsbit zu dem anderen Modul zu übertragen.
  3. Modul nach Anspruch 2, wobei die Mittel (124), vorgesehen zum Erzeugen eines ersten Paritätsbits ein oder mehrere logische Gatter aufweisen.
  4. Modul nach Anspruch 2 oder 3, das weiterhin Folgendes umfasst: – Mittel, vorgesehen zum Erzeugen einer Kopie des ersten Paritätsbits; wobei die Mittel, vorgesehen zum Übertragen weiterhin dazu vorgesehen sind, die Kopie des ersten Paritätsbits zu dem anderen Modul zu übertragen.
  5. Modul nach Anspruch 4, wobei die Mittel (126), vorgesehen zum Erzeugen einer Kopie des ersten Paritätsbits weiterhin dazu vorgesehen sind, die Kopie des ersten Paritätsbits zu invertieren.
  6. Modul nach Anspruch 4 oder 5, wobei die Anzeige, ob der Satz von Datenbits invertiert worden ist, in das erste Paritätsbit und in dessen betreffende Kopie codiert wird.
  7. Modul nach Anspruch 6, wobei das erste Paritätsbit und dessen betreffende Kopie vor der Übertragung invertiert werden, wenn der Satz von Datenbits durch die Busumkehrcodierungsmittel (106, 108, 112, 114, 116) invertiert worden ist.
  8. Modul nach Anspruch 6, wobei das erste Paritätsbit und die betreffende Kopie vor der Übertragung invertiert werden, wenn der Satz von Datenbits nicht durch die Busumkehrcodierungsmittel (106, 108, 112, 114, 116) invertiert worden ist.
  9. Modul nach einem der vorstehenden Ansprüche, wobei die Busumkehrcodierungsmittel (106, 108, 112, 114, 116) ein oder mehrere logische Gatter enthalten.
  10. Modul nach einem der Ansprüche 1 bis 5, wobei die Anzeige ein Umkehrsignal aufweist.
  11. Modul nach Anspruch 10, das weiterhin Folgendes umfasst: – Mittel, vorgesehen zum Erzeugen einer Kopie des Umkehrsignals, wobei die Mittel, vorgesehen zum Übertragen weiterhin zum Übertragen der Kopie des Umkehrsignals zu dem anderen Modul vorgesehen sind.
  12. Modul nach Anspruch 11, wobei die Mittel (120), vorgesehen zum Erzeugen einer Kopie des Umkehrsignals weiterhin zum Umkehren der Kopie des Umkehrsignals vorgesehen sind.
  13. Modul (128) zum Empfangen von Sätzen von Datenbits von einem anderen Modul, und zwar über einen Kommunikationsbus (104), wobei das Modul (128) Folgendes umfasst: – Mittel, vorgesehen zum Empfangen eines Satzes von Datenbits, betreffender Kopien des Satzes von Datenbits, wobei die betreffenden Kopien des Satzes von Datenbits invertierte Kopien des Satzes von Datenbits sind, und einer Anzeige, ob der Satz von Datenbits umgekehrt worden ist; – Mittel (130), vorgesehen zum Selektieren der betreffenden Datenbits als Ausgangssignal des Moduls, für den Fall, dass die Anzeige, ob der Satz von Datenbits umgekehrt worden ist, angibt, dass der Satz von Datenbits nicht umgekehrt worden ist, und zum Selektieren des Kehrwertes der empfangenen Datenbits als Ausgangssignal des Moduls, für den Fall, dass die Anzeige angibt, dass der Satz von Datenbits umgekehrt worden ist.
  14. Modul nach Anspruch 13, das weiterhin Mittel (64, 66) aufweist zum Detektieren des Vorhandenseins eines oder mehrerer Fehler in dem empfangenen Satz von Datenbits.
  15. Modul nach Anspruch 14, wobei – die Mittel, vorgesehen zum Empfangen weiterhin dazu vorgesehen sind, ein erstes Paritätsbit von dem anderen Modul zu empfangen; – das Modul (128) weiterhin Mittel (64) aufweist, vorgesehen zum Erzeugen eines zweiten Paritätsbits aus dem empfangenen Satz von Datenbits; und – die Mittel (64, 66), vorgesehen zum Detektieren des Vorhandenseins eines oder mehrerer Fehler in dem empfangenen Satz von Datenbits dazu vorgesehen sinusoidalen, das erste und das zweite Paritätsbit miteinander zu vergleichen.
  16. Modul nach Anspruch 15, wobei die Mittel (64), vorgesehen zum Erzeugen eines zweiten Paritätsbits ein oder mehrere logische Gatter enthalten.
  17. Modul nach Anspruch 14, 15 oder 16, wobei die Mittel (64, 66), vorgesehen zum Detektieren des Vorhandenseins eines oder mehrerer Fehler in den empfangenen Datenbits ein logischen Gatter enthalten.
  18. Modul nach einem der Ansprüche 14 bis 17, wobei das Modul (128) weiterhin Mittel aufweist zum Korrigieren von Fehlern in dem empfangenen Satz von Datenbits, wobei die Mittel zum Korrigieren von Fehlern dazu vorgesehen sind, ein empfangenes Datenbit oder dessen betreffende Kopie auszuliefern, und zwar in Reaktion auf ein Steuersignal, ausgeliefert von den Mitteln (64, 66), die zum Detektieren vorgesehen sind.
  19. Modul nach einem der Ansprüche 15, 16 oder 17, wobei die Mittel, vorgesehen zum Empfangen, weiterhin dazu vorgesehen sind, eine Kopie des ersten Paritätsbits von dem anderen Modul zu empfangen.
  20. Modul nach Anspruch 19, wobei die Anzeige, ob der Satz von Datenbits umgekehrt worden ist, in das empfangene erste Paritätsbit und dessen Kopie codiert wird.
  21. Modul nach Anspruch 20, wobei das Modul weiterhin Folgendes umfasst: – Mittel (140), vorgesehen zum Erzeugen eines dritten Paritätsbits von den betreffenden Kopien des Satzes von Datenbits; – Mittel (66, 144, 146), vorgesehen zum Vergleichen des empfangenen Paritätsbits, der empfangenen Kopie des ersten Paritätsbits, des zweiten Paritätsbits und des dritten Paritätsbits um zu ermitteln, ob der Satz von Datenbits umgekehrt worden ist.
  22. Modul nach einem der Ansprüche 13 bis 19, wobei die Anzeige ein Umkehrsignal enthält.
  23. Modul nach Anspruch 22, wobei die zum Empfangen vorgesehenen Mittel weiterhin dazu vorgesehen sind, eine Kopie des Umkehrsignal von dem anderen Modul zu empfangen.
  24. Modul nach Anspruch 23, wobei die Kopie des Umkehrsignals eine umgekehrte Kopie des Umkehrsignals ist.
  25. Modul nach Anspruch 23 oder 24, das weiterhin Mittel aufweist zum Detektieren des Vorhandenseins eines Fehlers in dem empfangenen Umkehrsignal oder in dessen Kopie.
  26. Modul nach Anspruch 25, wobei die Mittel zum Detektieren des Vorhandenseins eines Fehlers in dem empfangenen Umkehrsignal oder in dessen Kopie das empfangene Umkehrsignal und dessen Kopie vergleichen.
  27. System mit einem Modul zum Übertragen (102) nach einem der Ansprüche 1 bis 12 und ein Modul zum Empfangen (128) nach einem der Ansprüche 13 bis 26, wobei die Module über einen Kommunikationsbus (104) verbunden sind.
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Country Status (9)

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US (1) US7849390B2 (de)
EP (1) EP1725941B1 (de)
JP (1) JP4649472B2 (de)
KR (1) KR20070006764A (de)
CN (1) CN100485646C (de)
AT (1) ATE393431T1 (de)
DE (1) DE602005006248T2 (de)
TW (1) TW200604816A (de)
WO (1) WO2005088467A1 (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006115819A1 (en) * 2005-04-21 2006-11-02 Iota Technology, Inc. Electronic differential buses utilizing the null state for data transfer
KR100845141B1 (ko) * 2007-01-17 2008-07-10 삼성전자주식회사 싱글 레이트 인터페이스 장치, 듀얼 레이트 인터페이스장치 및 듀얼 레이트 인터페이싱 방법
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
WO2009108562A2 (en) 2008-02-25 2009-09-03 Rambus Inc. Code-assisted error-detection technique
TW201015874A (en) * 2008-10-14 2010-04-16 Univ Nat Changhua Education Encoding/decoding method of Berger invert codes, and its encoder and inspector circuit
US9087025B2 (en) * 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
JP2011159119A (ja) 2010-02-01 2011-08-18 Fujitsu Ltd 情報処理装置、情報送信方法および情報受信方法
CN101788967B (zh) * 2010-03-09 2012-02-08 西安电子科技大学 抗串扰片上总线编解码方法及其编解码装置
CN101834704B (zh) * 2010-03-09 2013-01-23 西安电子科技大学 高性能抗串扰时空总线编解码方法及其编解码装置
CN101848059B (zh) * 2010-04-09 2013-08-14 西安电子科技大学 抑制总线串扰的自适应时间编解码装置及其编解码方法
DE102010031030B3 (de) 2010-07-07 2011-11-17 Robert Bosch Gmbh Datenschnittstelle mit eigensicherer, integrierter Fehlererkennung
US8405529B2 (en) * 2011-03-11 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Using bus inversion to reduce simultaneous signal switching
JP5974700B2 (ja) * 2012-07-19 2016-08-23 富士通株式会社 伝送装置及びデータ転送方法
CN103731130B (zh) * 2013-12-27 2017-01-04 华为技术有限公司 通用的容错纠错电路及其应用的译码器和三模冗余电路
CN104808966B (zh) * 2014-01-29 2019-03-12 马维尔以色列(M.I.S.L.)有限公司 有效编码的方法和装置
US9979416B2 (en) 2014-12-10 2018-05-22 Rambus Inc. Memory controller and method of data bus inversion using an error detection correction code
CN111198838B (zh) * 2019-12-30 2020-10-20 中国人民解放军军事科学院国防科技创新研究院 一种双轨信号异步传输链路系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3889072A (en) * 1973-10-19 1975-06-10 Itt Bi-directional amplification apparatus
US4667337A (en) * 1985-08-28 1987-05-19 Westinghouse Electric Corp. Integrated circuit having outputs configured for reduced state changes
JPS62140155A (ja) * 1985-12-16 1987-06-23 Nec Corp 装置のデ−タバス自動切替回路
JPH05334206A (ja) * 1992-05-29 1993-12-17 Toshiba Corp インターフェース制御装置
US5287527A (en) * 1992-12-28 1994-02-15 International Business Machines Corporation Logical signal output drivers for integrated circuit interconnection
US5748902A (en) 1996-07-19 1998-05-05 Compaq Computer Corporation Polarity switched data bus for reduced electromagnetic interference
US6046943A (en) * 1998-03-10 2000-04-04 Texas Instuments Incorporated Synchronous semiconductor device output circuit with reduced data switching
US6647245B1 (en) * 1999-05-28 2003-11-11 Glen V Rosenbaum Subsidiary communication authorization (SCA) radio turner
US6671212B2 (en) * 2002-02-08 2003-12-30 Ati Technologies Inc. Method and apparatus for data inversion in memory device

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Publication number Publication date
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