DE602005003788T2

DE602005003788T2 - Integrierte Schaltung mit nichtflüchtigem Speicher des NAND-Typs

Info

Publication number: DE602005003788T2
Application number: DE200560003788
Authority: DE
Inventors: Luigi Pascucci; Paolo Rolandi
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2005-04-11
Filing date: 2005-04-11
Publication date: 2010-01-28
Anticipated expiration: 2025-04-12
Also published as: EP1713084A1; DE602005003788D1; EP1713084B1

Description

Die vorliegende Erfindung betrifft eine elektronische Speichervorrichtung, die monolithisch auf einem Halbleiter integriert und vom Flash-EEPROM-Typ mit einer Architektur des NAND-Typs ist, aufweisend mindestens eine in Speicherzellenreihen und -Spalten organisierte Speichermatrix.
Die Erfindung betrifft ebenfalls ein Verfahren zum Programmieren der vorgenannten, eine NAND-Struktur aufweisenden Speichervorrichtung.
Es ist bekannt, dass derzeit der Markt für nichtflüchtige Speicher, beispielsweise des EEPROM- oder Flash-EEPROM-Typs, stark wächst und die vielversprechendsten Anwendungen das Feld der ”Datenspeicherung” betreffen.
Bis noch vor kurzem betraf ein derartiger Markt fast ausschließlich den Verbraucher-Bereich digitaler Kameras mit den entsprechenden Unterstützungskarten oder die bekannten USB-Sticks, die mobile Erweiterungsspeicher für persönliche Computer darstellten.
Daher war die Nachfrage nach diesen Produkten auf dem Verbrauchermarkt hauptsächlich auf Flash-Speicher hoher Kapazität gerichtet.
Dieser Trend scheint dazu vorbestimmt zu sein, sich in den kommenden Jahren durch neue und neuere Anwendungen portabler elektronischer Vorrichtungen zu verstärken, welche eine immer größere Speicherkapazität benötigen, beispielsweise Digitalkameras für Mobiltelefone der letzten Generation, die beispielsweise gemäß dem 3G- oder UMTS-Standard betrieben werden.
Diese Anwendungen sind vollständig kompatibel mit der natürlichen Entwicklung der Flash-Speicher, wenn man bedenkt, dass diese Speicher im Wesentlichen Festkörper-Massenspeichereinheiten sind, mit weiteren Vorteilen, die mit ihrem geringen Stromverbrauch, der Abwesenheit beweglicher Teile, des verminderten Raumes, etc. verbunden sind.
Stand der Technik
Wie es Fachleuten wohlbekannt ist, wird auf Flash-Speicherarchitekturen im Wesentlichen auf zwei grundlegenden Wegen Bezug genommen, der erste bezieht sich auf die traditionellen und weithin getesteten NOR-Architekturen, wohingegen der zweite die innovativeren und vielversprechenden NAND-Architekturen betrifft.
Für die vorstehend genannten Anwendungen ist diejenige Flash-Architektur, die am besten für die Erfordernisse des geringen Stromverbrauches, der hohen Dichte, der hoher Programmier- und/oder Löschgeschwindigkeit geeignet ist, sicherlich diejenige des NAND-Typs.
Diese Art der Architektur zeigt offensichtliche Vorzüge benzüglich der NDR-Architekturen. Insbesondere sind Flash-Speicher mit NAND-Architektur schneller bei den Datenspeicheraktivitäten und beim Verwalten großer Mengen von wiederherzustellenden Daten auf eine synchrone Art und Weise, und dieses macht sie geeigneter für den Einsatz bei portablen elektronischen Vorrichtungen.
Eine NAND-Architektur ist im Stand der Technik [gemäß] US 5732018 offenbart.
Da bei den Datenspeicheranwendungen der Bedarf nach einer Zugriffszeit bei wahlfreien Zugriff weniger wichtig ist als hinsichtlich des Falles von ”Codespeicher”-Anwendungen, verliert das wichtigste Merkmal von Architekturen des NOR-Typs einen Großteil ihrer Bedeutung gegenüber dem Vorteil der NAND-Architektur, welcher es genau ermöglicht, große Mengen ”synchroner” Daten beim Lesen und Programmieren auf eine einfache und schnelle Art und Weise zu behandeln.
Obgleich sie das Merkmal einer brillanten Datenmodifikationsgeschwindigkeit aufweisen, erlauben derartige NAND-Speicher jedoch nicht einen schnellen wahlfreien Zugang zu denselben, da sie auf das Auslesen ganzer Seiten von mindestens 512 Byte orientiert sind, nicht aber auf einzelne Bytes. In der Tat ist das NAND-Zugriffsprotokoll wegen der bekannten Latenzzeit bei wahlfreiem Zugriff ziemlich langsam, und es zeigt erhebliche Schwierigkeiten, in wahlfreiem Zugriff auf einen Sektor oder eine Seite zuzugreifen.
Zum Befriedigen der ansteigenden Bedürfnisse portabler elektronischer Vorrichtungen wäre es erforderlich, in demselben Speicher sowohl eine hervorragende Zugriffszeit bei wahlfreiem Zugriff zu haben als auch den Code auszuführen oder das Starten des Betriebssystems oder von den Programmen ohne die beschwerliche Hilfe eines RAM durchzuführen.
Kürzlich sind weitere neue Bedürfnisse aufgekommen, die mit dem Spiele- und Mobiltelefonmarkt in Verbindung stehen, welche von der Verfügbarkeit von Speichern hoher Kapazität abhängen, um jegliche Art von Daten, aber auch ein Betriebssystem, Videos, Programme, Ergebnisse, etc. zu speichern.
Um diese Bedürfnisse zu befriedigen, hat die bekannte Technik kürzlich als MCP (Mehrchip-Baugruppe [Multi Chip Package]) definierte Vorrichtungen vorgeschlagen, die in einem einzigen Gehäuse unterschiedliche integrierte Schaltungen verkörpern, wie etwa zum Beispiel verschiedene Typen von Speicherschaltungen, beispielsweise einen Flash-Speicher des NAND-Typs, einen des NOR-Typs sowie einen RAM-Speicher.
Alle diese Speicher sind assembliert und werden in einem einzigen Gehäuse geliefert, um so eine einzige Vorrichtung vorzusehen, die gleichzeitig alle die Vorteile aller der auf dem Markt vorhandenen Speicher aufweist, beispielsweise Dichte und Speicherkapazität im Hinblick auf den NAND-Teil oder Zugriffsgeschwindigkeit und XIP-Möglichkeit hinsichtlich des NOR-Teils, wahlfreier Zugriff im Hinblick auf den RAM-Teil.
Eine dieser Vorrichtungen ist kommerziell unter den Akronym OneNAND bekannt und wird durch Samsung hergestellt; ein anderes Beispiel dieser Art von Multichip-Baugruppe ist der ”DiskOnChip” von M-System.
Obgleich diese Vorrichtungen hinsichtlich verschiedener Aspekte vorteilhaft sind und die Aufgaben im Wesentlichen erfüllen, sind sie nicht frei von Nachteilen.
Zuerst ist zu bemerken, dass die verschiedenen, in ein einziges Gehäuse zusammenzubauenden Speicherschaltungen mit unterschiedlichen Technologien realisiert sind, welche es erzwingen, Kompatibilitätsprobleme bei den Versorgungen in einer einzelnen Baugruppe und bei der Handhabung der Eingangs-/Ausgangs-Signale zu lösen.
Zweitens können sich die Kosten der resultierenden Baugruppe nicht sehr von den globalen Kosten der verschiedenen Komponenten lösen, da sie nicht die Massenfertigung bei der Realisierung von aus voneinander unterschiedlichen Bauteilen montierten Vorrichtungen ausbeuten können.
Dann gibt es eine Reihe von Problemen, denen sich die vorliegende Erfindung zu stellen beabsichtigt, ausgehend von der Annahme, dass lediglich eine detaillierte Einsicht der Phänomene, die für das Speichern der Daten innerhalb der Speicherzellen geeignet sind, es ermöglichen kann, die innewohnenden Beschränkungen der angewendeten Technologie zu verstehen.
Beispielsweise ist in der hiermit beigefügten 1 die Struktur einer nichtflüchtigen Speichervorrichtung 1 gezeigt, die auf einem Halbleiter integriert ist und eine NAND-Speichermatrix 2 des herkömmlichen nichtflüchtigen Typs umfasst, welche aus einer Mehrzahl von Blöcken oder physikalischen Sektoren hergestellt ist, die in Zellenreihen und -Spalten organisiert sind.
Dieser Typ von Architektur liefert eine sehr geordnete Struktur von Speicherzellen, geteilt in zwei Untermatrizen 3 und 4, links L und rechts R, Bezug nehmend auf einen einzelnen Reihendekodierblock 5, der zentral in der Vorrichtung 1 angeordnet ist.
Jeder Untermatrix L, R entspricht eine Bank von Registern der Lese- oder Abtastverstärker 6 und 7.
In 1A ist die Matrix 2 ausschließlich zur Veranschaulichung mit zwei Blöcken i und j zu lediglich vier Reihen gezeigt, welche in der Praxis jedoch aus mindestens 16 Reihen und vier Spalten aufgebaut werden.
Jede Reihen- oder Wortleitung ROW <0:3> eines gegebenen n-ten Blockes der Matrix entspricht einem entsprechenden Reihentreiber.
Es kann auch verstanden werden, dass die Zellen eines gegebenen Blockes oder eines Sektors i, j ... eine gemeinsame Source-Leitung aufweisen und mit einer entsprechenden Bit-Leitung und mit der gemeinsamem Source-Leitung mittels entsprechender Drain-(DSL) und Source-(SSL)Ansteuerleitungen verbunden sind.
Kurz gefasst, in der Architektur des traditionellen Typs sind die Wortleitungen einer Matrix sowohl beim NOR-Typ als auch bei dem NAND-Typ unabhängig voneinander, und das Potenzial zum Selektieren der zu lesenden oder zu programmierenden Zelle wird an eine und nur eine Matrixreihe angelegt.
Dieser Ansatz impliziert notwendigerweise dedizierte Dekodierungsnetzwerke für jeden Sektor mit einem Anwachsen hinsichtlich der Zahl von Leitungen und von Transistoren.
Dieses Feld leidet an der Länge der Speicherzellenanordnung, welche große Ausbreitungszeiten beim Leseschritt zum Erlauben des Erreichens auch der am weitesten von dem Knoten entfernt liegenden Zellen benötigt, an welche das Lesepotenzial angelegt wird.
Darüber hinaus ist im Bereich der vorliegenden Erfindung auch festzuhalten, dass die lithografischen Größen für das Herstellen nichtflüchtiger Speicher Grenzen kleiner als ungefähr 65 nm oder sogar kleiner als 32 nm erreicht haben, was nicht nur die Herstellung des Interfaces zwischen der Dekodierungsschaltung und der Matrix der Zellen als solcher schwierig macht, sondern auch zu einem enormen Anwachsen der Ausbreitungszeiten der Signale durch die Länge der Leitungen führt.
In dieser Hinsicht spielt die Reihendekodierung eine wichtige Rolle, deren Architektur einen enormen Einfluss sowohl auf die Größe als auch auf die Zugriffszeiten des Speichers aufweist. Dies ist insbesondere zutreffend, wobei hauptsächlich beim Flash des NAND-Typs das Problem extrem und die Implementation in einem derartigen Maß komplex wird, wenn die Reihenleitungen die extremen Grade an Kompaktheit erreichen, so dass die Flächenbelegung ineffizient wird.
Die Programmier- und Löschoperationen geschehen durch Ausbeutung des Fowler-Nordheim-Phänomens, wohingegen das Auslesen einer Operation des dynamischen Typs ist.
Nun, sogar der Leseschritt wird hierdurch erheblich verlangsamt.
Es muss daran erinnert werden, dass in einem Sektor des NAND-Typs die kleinste Löschungseinheit aus einer Gruppe von Wortleitungen gleich der Anzahl von Zellen des zwischen den SSL- und DSL-Leitungen eingeschlossenen Stapels besteht, die sie abfangen, das heißt, 16 oder 32 entsprechend den Speichergrößen.
Dies impliziert, dass eine Stapel-Elementarstruktur eine stark verminderte Leitfähigkeit aufweist, die eine erhebliche Beschränkung für die Lesegeschwindigkeit darstellt. Die herkömmlichen Stapelstruktur (16, 32 Zellen) ist daher bekanntlich langsam, da sie wenig leitfähig ist.
Schließlich muss angezeigt werden, dass die gegenwärtigen NAND-Speicher die Ausführung eines operativen Codes beispielsweise des XIP-Typs nicht erlauben, da die für diese Architekturen typische Zugriffszeit im wahlfreien Zugriff in der Größenordnung von 10 bis 20 μsec liegt.
Der Grund für eine derartige Langsamkeit liegt in der speziellen Organisation der Matrix, welche normalerweise Gruppen von 16/32 Zellen in Reihen aufweist, was deren Leitfähigkeit stark vermindert, miteinander durch lange Ansteuerleitungen verbunden, welche bemerkenswerterweise ihre Ausbreitungen mit langen Bitleitungen vermindern, welche die Last stark beanspruchen.
Der Lastanstieg infolge der BL ist ganz erheblich größer als bei dem entsprechenden NOR-Flash, da bei dem NAND-Flash die generische BL die Kapazitäten aller Stapelstrukturen aufsammelt, die, kombiniert mit den großem Kapazitäten des Speichers, deren Wert bemerkenswert erhöhen. Die Erfindung bezweckt ebenso, diesen Nachteil durch Aneignen einer Lösung, die im Folgenden beschrieben werden wird, zu überwinden.
Das der vorliegenden Erfindung zugrunde liegende technische Problem ist dasjenige des Vorsehens einer neuen Matrix-Architektur für eine nichtflüchtige elektronische Speichervorrichtung des monolithisch integrierten Typs, das heißt, auf einem einzelnen Chip realisiert, mit derartigen strukturellen und funktionalen Merkmalen, um eine Speichermatrix zu verkörpern, die in mindestens ein Paar von Teilen aufgeteilt ist, welche eine unterschiedliche Datenspeicherkapazität und eine unterschiedliche Zugriffsgeschwindigkeit aufweisen.
Ein weiteres Ziel der Erfindung besteht in dem Vorsehen einer Speichervorrichtung des angegebenen Typs mit strukturellen und funktionalen Merkmalen größerer Kompaktheit, um so die Modi des Speicherzugriffes zu vereinfachen, die die Grenzen und die Nachteile der durch die bekannte Technik vorgeschlagenen Lösungen überwinden.
Ein weiteres Ziel der vorliegenden Erfindung ist das Vorsehen eines neuen Typs von elektronischer Speichervorrichtung mit derartigen strukturellen und funktionalen Merkmalen, um die gleiche Leistungsfähigkeit wie eine Mehrchip-Baugruppe aufzuweisen, jedoch die Grenzen und die Nachteile jenes Typs von Lösung überwindend.
Ein weiteres Ziel der vorliegenden Erfindung ist das Vorsehen eines neuen Typs von elektronischer Speichervorrichtung, bei der zwei Teile der Speichermatrix mit unterschiedlicher Datenspeicherkapazität und unterschiedlicher Zugriffsgeschwindigkeit die strukturellen Quellen ausbeuten können, welche aber gemäß den Betriebsbedürfnissen durch den Benutzer entkoppelt werden können.
Ein darüber noch hinausgehendes weiteres Ziel der Erfindung besteht darin, vorzusehen, im Hinblick auf die traditionellen Verfahren eine Selektion der Matrixreihen einzuführen, um so das Zellennetzwerk zu minimieren und die Realisierung desselben zu vereinfachen.
Die Erfindung in Kürze
Die Erfindung ist definiert durch die Patentansprüche 1 und 31.
Die der vorliegenden Erfindung zugrunde liegende Lösungsidee ist diejenige des Realisierens einer integrierten Speicher-Architektur mit mindestens zwei Bereichen oder Teilen mit unterschiedlicher Datenspeicherkapazität und unterschiedlicher Zugriffsgeschwindigkeit, welche zwischen den Bitleitungsstrukturen Kontinuität zeigen und sowohl die Lese- als auch Programmierressourcen gemeinsam nutzen, welche dasselbe Protokoll und operative Verwaltungsprozeduren aufrechterhalten, welche unterschiedliche Propagations- und Leitfähigkeitszeiten in den beiden Sektionen tolerieren.
Genauer gesagt, sieht die Erfindung vor, eine integrierte Speicher-Architektur zu realisieren, deren schnellster Abschnitt Maßnahmen beinhaltet, die geeignet sind, dessen Leitfähigkeit zu verbessern, die Propagationen zu vermindern, die Last zu minimieren.
Weiter im Detail impliziert der schnellste Abschnitt miteinander in Vielfachen von zwei, vier, etc. miteinander verschmolzene physikalische Sektoren, die Paare von Wortleitungen miteinander kurzschließen, zum Beispiel eine Reihe eines physikalischen Sektors mit einer entsprechenden Reihe eines benachbarten physikalischen Sektors kurzschliessen, dadurch einen logischen Sektor erzielend, der die kleinste durch die neue Architektur komplett löschbare Einheit wird. In jedem Fall wird die Eindeutigkeit der Daten in jeder Anordnungszelle aufrechterhalten, unterdessen die Funktionalität der Struktur sicherstellend, wobei die Entsprechung zwischen den Reihen darüber hinaus gemäß den Bedürfnissen des Vorrichtungslayoutes festgelegt werden kann.
Die Merkmale und Vorzüge der elektronischen Speichervorrichtung und des entsprechenden Programmierverfahrens gemäß der Erfindung werden aus der nachfolgenden Beschreibung einer Ausführungsform derselben deutlich, die mittels eines anzeigenden und nicht beschränkenden Beispiels unter Bezugnahme auf die beigefügten Zeichnungen gegeben wird.
Kurzbeschreibung der Zeichnungen
1 zeigt eine schematische Ansicht einer elektronischen Speichervorrichtung, insbesondere eines EEPROM-Speichers mit NAND-Architektur, verwirklicht gemäß dem Stand der Technik;
1A zeigt eine schematische Ansicht eines Teiles einer elektronischen Speichervorrichtung, insbesondere eines EEPROM-Speichers mit NAND-Architektur, realisiert gemäß dem Stand der Technik;
2 zeigt eine schematische Ansicht einer elektronischen Speichervorrichtung, insbesondere eines EEPROM-Speichers in NAND-Architektur, realisiert gemäß der vorliegenden Erfindung;
3 zeigt eine schematische Ansicht der elektronischen Speichervorrichtung gemäß der vorliegenden Erfindung, wobei eine Maßnahme zum Entkoppeln der durch zwei Teile der Zellenmatrix gemeinsam benutzten Bitleitungen hervorgehoben ist;
4 zeigt eine weitere schematische Ansicht der Vorrichtung aus 3;
4A zeigt eine schematische Ansicht einer Einzelheit der elektronischen Speichervorrichtung gemäß der Erfindung;
5 zeigt eine schematische und stärker detaillierte Blockansicht eines Teilbereiches der Vorrichtung aus 3;
6 zeigt eine schematische Ansicht eines Teilbereiches der elektronischen Speichervorrichtung, insbesondere eines EEPROM-Spei chers in NAND-Architektur, realisiert gemäß der vorliegenden Erfindung;
7 zeigt einen weiteren Weg zum Illustrieren desselben Speicherteilbereiches gemäß der vorliegenden Erfindung, der bereits in 6 gezeigt ist, und hebt die Vorspannwerte der Bitleitungen in dem Programmierschritt hervor;
8 zeigt eine schematische Ansicht eines Teiles einer elektronischen Speichervorrichtung, die gemäß dem besten Realisierungsmodus der vorliegenden Erfindung mittels einer unterschiedlichen Kopplung von Wortleitungen hinsichtlich des Beispieles aus 7 realisiert ist;
9 zeigt eine Vergleichstabelle, die die Vorspannwerte der Reihen- und Spaltenselektoren der Wannen-Region vergleicht, wobei die Speicherzellen für einen Matrixteil des herkömmlichen Typs bzw. für den Matrixteil gemäß der Erfindung entsprechend realisiert sind;
10 zeigt eine schematische Ansicht des Teilbereiches von 7 während des Leseschritts einer Speicherzelle;
11 zeigt eine schematische Ansicht des Teilbereiches aus 7 während des Löschschrittes eines Sektors der Speichermatrix;
12 zeigt eine schematische Ansicht des Teilbereiches aus 7 während des Programmierschrittes des Inhaltes einer Speicherzelle;
13 zeigt den Trend einer Gruppe von Signalen des Programmierschrittes des Speichermatrixteilbereiches gemäß der Erfindung in einem Diagramm mit derselben Zeitbasis zum Optimieren dessen Funktionalität;
14 zeigt eine schematische Ansicht eines Teiles der Speichervorrichtung gemäß der Erfindung, wobei ein einzelner Selektorblock für zwei Wortleitungsgruppen vorgesehen ist;
15 zeigt eine schematische Ansicht der Vorrichtung nach 3, wobei die Fluidifikations-Technik der Propagationen gemäß der WL mittels de Metallkontaktbrücke auf den Wortleitungen der schnellsten Speicherbereiche hervorgehoben ist;
16, 17A und 17B zeigen entsprechende schematische Ansichten einer Ausführungsform der Kontaktbrückentechniken für die Vorrichtung gemäß der Erfindung;
18A zeigt eine schematische Ansicht einer möglichen Kanten-Kontaktbrückentechnik für die Vorrichtung gemäß der vorliegenden Erfindung;
18B zeigt eine schematische Ansicht einer möglichen Kantenkontaktbrücke und einer Voll-Mitten-Kontaktbrückentechnik für die Vorrichtung gemäß der vorliegenden Erfindung;
19 und 20 zeigen entsprechende schematische Ansichten weiterer Ausführungsformen von Kontaktbrückentechniken für die Vorrichtung gemäß der Erfindung;
21 zeigt eine schematische Ansicht der Vorrichtung aus 3, wobei Teile von Teilen geringer, schneller und mittlerer Geschwindigkeit zwischen den beiden gemäß den Prinzipien der vorliegenden Erfindung realisierten Teilen hervorgehoben sind;
22 zeigt eine schematische Ansicht einer der Speichervorrichtung aus 2 innewohnenden Halbleiterbaugruppe, wobei die Haupteingangs-/Ausgangs-Pins hervorgehoben sind;
23 zeigt eine detailliertere schematische Ansicht einer Ausführungsform des schnellen Matrixteilbereiches;
24 zeigt ein schematisches Beispiel, wie eine Zunahme der Leitfähigkeit der elementaren AND-Strukturen des schnellen Matrixteilbereiches durch Betriebsparallelisierungen von Wortleitungen auf der Basis von zwei oder auf der Basis von vier erzielt wird.
Detaillierte Beschreibung
Unter Bezugnahme auf die Figuren und insbesondere auf das Beispiel aus 2 ist eine gemäß der vorliegenden Erfindung realisierte und auf [einem] Halbleiter monolithisch integrierte elektronische Speichervorrichtung global und schematisch bei 20 angegeben.
Die Vorrichtung 20 verkörpert mindestens eine Matrix 21 aus Speicherzellen, die in Reihen oder Wortleitungen WL und Spalten oder Bitleitungen BL organisiert sind.
In der hier durch das hinweisende und nicht beschränkende Beispiel beschriebenen Ausführungsform ist die Vorrichtung 20 ein Speicher des Flash-EE-PROM-Typs mit einer Architektur des NAND-Typs.
Es steht jedoch dem nichts entgegen, dass die Prinzipien der vorliegenden Erfindung auf einen Flash-NOR-Speicher oder auf ein EPROM oder sogar auf ein Flotox-EEPROM angewendet werden können.
Die einzige Besonderheit ist durch die Tatsache gegeben, dass die den Gegenstand der vorliegenden Erfindung bildende Speichermatrix eine Bitleitung aufweist, die mehrere physikalische Sektoren der Matrix gemeinsam haben; insbesondere kann eine derartige Bitleitung, wie schematisch in 4A gezeigt, eine MAIN-Bitleitung sein, die in LOCAL-Bitleitungen zum Beitreten zu den Speicherzellen jedes physikalischen Abschnittes (in 4A nicht dargestellt) lokal dekodiert wird. Die 6 und 8 zeigen anstelle dessen zwei mögliche Im plementationen der Anordnung bezüglich der schnellen Abschnitte 23a sowie 24a des Flash-EEPROM-Speichers mit NAND-Architektur der Vorrichtung 20.
Die Erfindung ermöglicht es, zu den Kosten einer kleinen Modifikation der Anordnung eines NAND-Speichers eine Gruppe von Funktionen in einem einzigen Chip und daher mit einer einzigen Technologie zu realisieren, die bis jetzt nur mittels Vorrichtungen unterschiedlicher Natur und Struktur erzielt werden konnten.
Mit anderen Worten, die Vorrichtung 20 wird auf einem einzigen Chip realisiert, der sowohl die ”Festplatte” als auch Boot-ROM-Funktionen integriert, dadurch den Einsatz der Montage verschiedener Komponenten vermeidend, welche aus unterschiedlichen Technologien stammen, selbst wenn sie in derselben Baugruppe angeordnet werden.
Wie bereits vorher gesehen, zeigt 1 eine schematische Ansicht einer elektronischen Speichervorrichtung 1, insbesondere eines EEPROM-Speichers mit einer NAND-Architektur, realisiert gemäß dem Stand der Technik. Dieser Typ vom Architektur liefert eine sehr geordnete Struktur von Speicherzellen, die in zwei Untermatrizen 3 und 4 geteilt sind, links L und rechts R, sich auf einen einzigen Reihendekodierungsblock 5 beziehend, der in der Vorrichtung 1 zentral angeordnet ist.
Jede der Untermatrizen 3 und 4 entspricht einer Bank von Registern der Lese- oder Abtastverstärker 6 und 7.
Es sollte festgehalten werden, dass sowohl die WI als auch die BI kontinuierliche und globale Leitungen ohne jegliche Fragmentierung sind.
Dank dieser besonders geordneten Struktur ist der Flächenverbrauch der Anordnung vermindert und bemerkenswerte Speicherkapazitäten können leicht erzielt werden, selbst wenn sie 1 Gigabit oder bis zu 2 Gigabit und mehr betragen.
Mit diesem Vorteil sind jedoch auch verschiedene Nachteile verknüpft:

– Die WI sind sehr lang: Daher haben sie einen hohen Widerstand, sind kapazitativ schwer und definitiv langsam, um das Signal bis zu den Kanten der Anordnung fortzuleiten;
– die BI sind wiederum sehr lang, sie sammeln eine sehr große Anzahl von Knoten, welche, eine enorme Kapazität aufsummierend, eine Last erzeugen, die extrem lange Zeiten in den Lesetransistoren verursacht;
– die elementare Struktur jedes Sektors zeigt eine große Anzahl von Vorrichtungen in einer AND-Konfiguration (16, 32, wie in 26 berichtet), die drastisch die Leitfähigkeit vermindert und die demzufolge im Verifikationsschritt keine schnelle Dynamik auferlegen wird.

Gemäß der vorliegenden Erfindung wird eine neue Architektur einer elektronischen NAND-Speichervorrichtung 20 vorgeschlagen, wobei innerhalb derselben Untermatrix 23, 24, L oder R, ein kleinerer oder jedoch verminderter Untermatrixteil 23a, 24a erzielt worden ist, beispielsweise von 32 Megabit oder 64 Megabit aus global 1 Gigabit.
Die Konsequenz dieser Unterteilung ist die Realisierung von zwei Teilbereichen, deren Bitleitungen BL bemerkenswert unterschiedliche Größen und kapazitative Gewichtungen aufweisen, beispielsweise: Kurz und leicht für den schnellen Teilbereich, lang und schwer für den langsamen Teilbereich. Der Einfluss dieser Auswahl auf die Evaluationszeiten wird überhaupt nicht zu vernachlässigen sein.
Darüber hinaus ist ein derartiger Teilbereich 23a oder 24a bevorzugterweise unmittelbar nahe am Register und den Lesestrukturen platziert, dank geeigneter Abmaße der Anordnung (23, 6 und 7), von WI-Merkmalen (15) und Techniken zur Erleichterung der Last (3, 4, 15) bei einer definitiv höheren Geschwindigkeit funktionsfähig als die klassischen NANDs, das heißt, mit Zugriffszeiten, die mit den leistungsfähigsten Architekturen des NOR-Typs vergleichbar sind.
Im Folgenden wird oft nur auf eine der beiden Untermatrizen L, R Bezug genommen werden, beispielsweise auf diejenige, die mit 23a bezeichnet ist, für die der Ausdruck Matrix verwendet wird.
Wie es an Hand des Beispiels von 2 verstanden werden kann, ist der Matrixteilbereich 23a, im Folgenden ”schnell” genannt, einstückig mit einem Hauptmatrixteilbereich 23, genannt ”langsam”, welcher dessen höherer Teil ist mit weiteren Verbindungsfunktionen mit den Lese- und Modifizierungsinterfaces.
Diese Besonderheit erlaubt, dass zwei wichtige Vorteile erzielt werden: Sie stellt Größenkompatibilität und Kontinuität der die unterschiedlichen Matrixteilbereiche kreuzenden Leitungen sicher und sie erlaubt eine perfekte ”Erleichterung” der Last für den schnellen Teilbereich mit der wirklich wertvollen Konsequenz des Beschleunigens der Vorlade- und Verifikationsoperationen.
Es ist wichtig zu bemerken, dass wir, wenn wir über Größenkompatibilität und Kontinuität der Leitungen sprechen, meinen, dass die beiden schnellen bzw. langsamen Sektionen die gleiche Anzahl von BI zeigen und dass jede BI der einen die Fortsetzung des gleichnamigen der anderen ist, die die Teilbereichs-BI ist, welche lediglich durch einen Vorrichtungsschalter [device switch] 29 abgetrennt ist, das heißt, durch einen Durchgangstransistor oder durch einen einfachen Transistorschalter.
Der Vorrichtungsschalter [device switch] 29 hat eine fundamentale Funktion bei der Festlegung der Arbeitsleistung der beiden Teilbereiche.
In der Tat sieht er vor, die BI des schnellen Teilbereiches (kurz und leicht) von der BI des langsamen Teilbereiches (lang und kapazitativ schwer) ”kapazitativ zu entkoppeln”, was demzufolge die Geschwindigkeit des ersten Teilbereiches fördert.
Daher ist bei der vorliegenden Erfindung der Vorrichtungsschalter 29 [device_switch] zu jeder Zeit, in welcher man den schnellen Teilbereich betreibt, mit dem Ziel des Minimierens der Last und des Erlaubens von dessen maximaler Geschwindigkeit auf ”AUS” gestellt.
Im gegenteiligen Fall wird, wenn man den langsamen Teilbereich betreibt, der Vorrichtungsschalter [device switch] auf ”EIN” belassen, somit die Kontinuität zwischen den BI der beiden Abschnitte herstellend, und Auslesevorgänge die darin begonnen werden, werden Antwortzeiten haben, die jenen eines herkömmlichen NAND-Flash angeglichen sind.
Für die Zwecke der vorliegenden Erfindung ist die Tatsache, dass die MAIN-Bitleitungen unterbrochen werden können, wichtig, beispielsweise zwischen einem der Spaltendekodierung benachbarten ersten und einem zweiten physikalischen oder logischen Abschnitt.
Der Schalter 29 entkoppelt die kapazitativen Lasten der MAIN-Bitleitung BL, eine funktionale Separation der Hauptbitleitung erzielend.
Eine weitere Maßnahme, die den schnellen Teilbereich 23a unterscheidet und dessen Leistung verbessert, ist der Einsatz von ”WI Kontaktbrückentechniken [Streifentechniken, strap techniques]”, die, im Folgenden ausführlich beschrieben, die grundlegende Verminderung der Propagationszeiten der Selektionssignale ermöglicht.
Die Durchführbarkeit dieser Verbesserung wird möglich gemacht durch die besondere Verwaltung der WI des schnellen Teilbereiches, wie durch die 6, 8, 14 berichtet, zusammen mit den erfinderischen Betriebsmodi, gezeigt in den 10, 11, 12, 13 und zusammengefasst in Tabelle 1 von 9.
Vorteilhafterweise ist der Teilbereich 23 angemessen für die Datenspeicherung, und er umfasst Blöcke, die kompatibel mit den Merkmalen eines nichtflüchtigen Speichers des Flash-Typs sind, welcher, obgleich langsam, eine bemerkenswerte Verminderung der Belegung von Schaltkreisfläche erlaubt. Mit anderen Worten, der Teilbereich 23 ist von hoher Dichte an Speicherzellen.
Dem Datenspeicherteilbereich 23a ist ein entsprechender Reihendekoder 25, der zentral in der Vorrichtung 20 zwischen den beiden Untermatrizen 23 und 24 angeordnet ist, zugeordnet.
In ähnlicher Weise ist dem Kodespeicherteilbereich 23a ein entsprechender Spaltendekoder 25a verknüpft, der in der Vorrichtung 20 zentral zwischen den beiden Untermatrizen 23a und 24a angeordnet ist.
Die Zellen, aus denen der Teilbereich 23a des schnellen Typs aufgebaut ist, haben dieselben elektrischen Kennwerte wie diejenigen der Zellen des Teilbereiches 23 des ”langsamen” Typs, das heißt, sie werden programmiert und gelöscht gemäß identischen Modi, aber sie sind in einer Art und Weise organisiert, um mit einem größeren Lesestrom betrieben zu werden. Der Leitfähigkeitszuwachs der elementaren AND-Strukturen des schnellen Teilbereiches wird vorzugsweise einfach durch Vermindern der Anzahl der Vorrichtungen erzielt: 4 anstelle von 16 oder 32 (6, 8, 23), aber er kann ebenso auf eine andere Art und Weise durch Betriebsparallelisierung auf der Basis von 2 oder auf der Basis von 4, wie in 24 gezeigt, gedacht werden.
Ein großer, sich aus der durch die vorliegende Erfindung vorgeschlagenen Lösung ableitender Vorteil liegt in der Verwaltung der unterschiedlichen Funktionen (Pg, Er, Rd) des schnellen Teilbereiches 23a, die gemeinsam mit dem langsamen Teilbereich 23 genutzt werden.
Diese Besonderheit ist zu dem Zweck entwickelt worden, um Hinzufügungen und/oder Modifikationen zu einer herkömmlichen NAND-Architektur zu vermeiden, wodurch der niedrige Stromverbrauch und die Philosophie der hohen Schreib-Löschgeschwindigkeit erhalten bleiben.
Zusammenfassend sieht die Erfindung eine neue Struktur einer elektronischen Speichervorrichtung 20 vor, die monolithisch auf einem Halbleiter integriert und von dem Flash-EEPROM-Typ mit einer NAND-Architektur ist, umfassend mindestens eine Speichermatrix 21, die in Reihen und Spalten von Speicherzellen organisiert ist, aber die Besonderheit aufweist, dass die Matrix in mindestens einen ersten 23 und in einen zweiten Teilbereich 23a mit unterschiedlicher Datenspeicherkapazität und mit unterschiedlichen Zugriffsgeschwindigkeiten aufgeteilt ist, obgleich sie dieselben Bitleitungs-Strukturen gemeinsam nutzen.
Der zweite Matrixteilbereich 23a ist kleiner und weist kleinere Größen im Hinblick auf den ersten Matrixteilbereich 23 auf.
Beispielsweise kann der zweite Teilbereich 23a 32 Megabit oder 64 Megabit von insgesamt einem Gigabit des Teilbereiches 23 ausmachen, wie in 5 gezeigt.
Darüber hinaus arbeitet der zweite Teilbereich 23a mit Zugriffszeiten, die vergleichbar mit denen der NOR-Speicher-Architekturen sind, sogar wenn die Zellen, aus denen der zweite Teilbereich 23a aufgebaut ist, dieselben elektrischen Kennwerte aufweisen wie diejenigen Zellen aus dem ersten Teilbereich 23.
Mit anderen Worten, die Speicherzellen, aus denen der zweite Teilbereich 23 aufgebaut ist, werden programmiert und gelöscht gemäß identischen Modi im Hinblick auf die Zellen des ersten Teilbereiches 23, aber sie sind auf eine Art und Weise organisiert, um mit einem größeren Lesestrom betrieben zu werden.
Vorteilhafterweise umfasst der zweite Teilbereich 23a darüber hinaus Gruppen von lediglich vier Zellen in Reihe mit den entsprechenden Ansteuerleitungen.
Gegenwärtige NAND-Speicher erlauben nicht, Befehlscode beispielsweise des XIP-Typs laufen zu lassen, da die Zugriffszeit im wahlfreien Zugriff, die typisch für diese Architekturen sind, in der Größenordnung von 10 bis 30 μsec liegen.
Der Grund für eine derartige Langsamkeit liegt in der besonderen Organisation der Matrix, die normalerweise Gruppen von 32 Zellen in Reihen aufweist, welche bemerkenswerterweise deren Leitfähigkeit vermindern, die miteinander mittels langer Leitungen von Ansteuerleitungen verbunden sind, die durch eine bemerkenswerte Langsamkeit hinsichtlich der Signalpropagation beeinflusst werden.
Darüber hinausbezieht sich jeder physikalische Sektor (und es gibt eine enorme Anzahl davon) mit seiner eigenen elementaren Struktur auf eine generische BI, die daher einen bemerkenswerten Kapazitätswert aufsammelt.
Eine derartige große Kapazität, kombiniert mit der sehr geringen Leitfähigkeit der elementaren Strukturen eines herkömmlichen NAND-Flash, verursacht sehr lange Verifikationszeiten. Die Idee einer einzigen BI, die die Knoten aller sich kreuzenden Sektoren schneidet, antwortet perfekt auf die Kompaktheit der BI und Minimierungskriterien, aber es zeigt sich, dass dies desaströs und begrenzend für den dynamischen Aspekt ist, der im Ergebnis extrem langsam ist.
Die Langsamkeit wird gut toleriert für den sich auf Aktivitäten der ”Datenspeicherung” beziehenden Teil der Anwendung; sie kann aber nicht toleriert werden, und sie kann nicht vorgeschlagen werden, wo eine schnelle Antwort erforderlich ist, wie es bei Anwendungen ausführbarer Codes: ”Datencode” erforderlich ist.
Normalerweise ist die Zellenmatrix nur in die beiden Untermatrizen 3 und 4, L und R, unterteilt, wie in 1 gezeigt.
Gemäß der vorliegenden Erfindung ist Teilbereich 23a, der in seiner Größe begrenzt und von dem größten Teil der Last erleichtert ist, schnell und geeignet, Befehlscodes zu leisten.
In der Tat kann die mit den beiden langsamen 23 bzw. schnellen 23a Teilbereichen strukturierte Zellenmatrix oder Untermatrix zum Speichern von Daten unterschiedlichen Typs in diesen Teilbereichen verwendet werden, beispielsweise kann ein Teilbereich 23a für Codespeicher-Aktivitäten vorgesehen werden, und der andere Teilbereich 23 kann für Datenspeicher-Aktivitäten vorgesehen sein.
Der für die Datenspeicherung geeignete Teilbereich 23 weist eine Größe von 1 Gigabit auf und folgt der herkömmlichen Organisation der NAND-Zellen mit Gruppen von 16/32 Zellen mit dazugehörenden Ansteuerleitungen, und er kann sehr gut eine Kapazität einer Bitleitung von ungefähr ~5pF tolerieren.
Der zum Speichern von Code geeignete Teilbereich 23a kann stattdessen, gemäß den Bedürfnissen der Benutzer, von geeigneter Größe sein; eine Größe von 8 bis 16 Megabit scheint für einen Programm- oder System-Speicher genug zu sein.
Beispielsweise zeigt 5 schematisch die verschiedenen logischen Sektorenen des schnellen Teilbereiches 23a, wobei jeder Sektor aus acht Reihen (4 + 4 verdrahtet) und 16 k Spalten für eine Gesamtheit von 32 Sektoren aufgebaut ist, geeignet, um ein 8 Megabit-Speicher pro Codespeicher zu bilden. Indessen sind in dem zweiten Teilbereich 1024 Sektoren zu 16 Reihen und 16 k Spalten für eine Gesamtheit von 1 Gigabit an Datenspeicher gezeigt.
Es verbietet jedoch nichts, hinsichtlich des Teilbereiches 23a eine Größe von ebenfalls 32 Megabit oder 64 Megabit vorzusehen, was offensichtlich die erzielbare Leistung vermindert.
Darüber hinaus ist die Bitleitung dieses Teilbereiches 23a, obgleich sie die direkte Verbindung mit dem darunter liegenden Teil aufrechterhält, vorteilhafterweise von der entsprechenden Bitleitung des Teilbereiches 23, der für die Datenspeicherung geeignet ist (aus diesem Grund ist sie als Abschlusssektion angeordnet), mittels Durchgangstransistoren, die im Folgenden Datenbankselektoren genannt werden, die sich aber nicht ausdrücklich auf die vorliegende Erfindung beziehen, entkoppelt.
Die Entkopplung wird jedes Mal aktiviert, wenn eine Zelle des Teilbereiches 23a ausgelesen wird (sie kann aber auch die Modifizierungsoperationen betreffen).
Die Entkopplung wird durch Platzieren der Durchgangstransistoren 29 in den ”AUS”-Zustand ausgelöst, beispielsweise durch Erzwingen eines Massepotentials auf die Bank-Auswählleitung.
Dort, wo anstelle dessen auf dem langsamen Teilbereich (erster Teilbereich 23) gearbeitet werden soll, wird die Entkopplung durch Aufrechterhalten der Durchgangstransistoren in dem ”EIN”-Zustand verhindert, beispielsweise durch Erzwingen eines Logikwertes ”1” zu jedem Zeitpunkt auf der Bank-Auswählleitung.
In diesem Zusammenhang agiert der Teilbereich 23a als eine Kommunikationsbrücke zwischen dem Teilbereich 23 und den Lese-Modifikations-Registern: Daher passieren Konfigurationen von BI und Verifikationen desselben mittels des Teilbereiches 23a.
Genauer gesagt, wie es klar in 4 gezeigt ist, weisen die Bitleitungen der beiden Speichermatrixteilbereiche 23 und 23a, langsam und schnell, im Wesentlichen dieselbe Struktur auf, und diese kann als für die beiden Teilbereiche 23 und 23a als gemeinsam angenommen werden.
Das Vorhandensein des in die Bitleitung entsprechend der Separation zwischen den beiden Matrixteilbereichen 23 und 23a eingefügten Durchgangstransistors 29 ermöglicht es jedoch, eine lange Kapazität von Bitleitungen zu entkoppeln und mindestens einen Matrixteilbereich 23a mit einer Bitleitung geringerer Ausdehnung zu erhalten. Durch den Aufbau ist die BI daher sehr viel weniger kapazitativ und daher kann diese, gleich in jedem anderen Parameter, wesentlich leichter beherrscht werden und eine schnellere Dynamik realisieren.
Die Entkopplungsoperation, die in herkömmlichen Speichern nicht vorkommt, kann erlaubt werden, da es für die Aufrechterhaltung der Funktionalität des Teilbereiches 23a nicht erforderlich ist, den gesamten nachgeordneten Signalfluss desselben weiterzuleiten.
Vorteilhafterweise sind die verschiedenen Durchgangstransistoren 29, von denen jeder in eine entsprechende Bitleitung zwischen dem langsamen Matrixteilbereich 23 und dem schnellen Matrixteilbereich 23a eingefügt ist, miteinander parallelgeschaltet, und sie beziehen sich auf einen zentral in der Vorrichtung 20 zwischen den Reihendekodern 25 und 25a angeordneten Aktivierungsblock 28.
Zusammenfassend ist die Vorrichtung 21 gemäß der Erfindung gekennzeichnet dadurch, dass die Bitleitung des zweiten Teilbereiches 23a im Hinblick auf die entsprechende Bitleitung des ersten Teilbereiches 23 mittels eines Durchgangstransistors oder Bankselektors entkoppelt ist.
Andererseits wird die Kapazität der Bitleitung des Teilbereiches 23a in der hier anhand des Beispieles zu 32 und 64 Megabit beschriebenen Ausführungsform durch Entkoppeln der Bitleitungen auf einen Wert gleich 1/32 und 1/16 hinsichtlich der Gesamtheit entsprechend der beiden Teilbereiche 23 und 23a vermindert.
Wie bereits gesagt, umfasst ein derartiger Teilbereich 23a bevorzugterweise Gruppen von lediglich vier Zellen in Reihe mit den entsprechenden Ansteuerleitungen. Diese Gruppen sind mit verdrahteten Wortleitungen organisiert, wie es im Folgenden in der Beschreibung unter Bezugnahme auf die 6 bis 13 gezeigt werden wird.
Die Verminderung der Anzahl der in Reihe geschalteten Transistoren ermöglicht einen bemerkenswerten Zuwachs an Arbeitsstrom.
Mit dieser Maßnahme und unter der vernünftigen Annahme eines Betriebs im linearen Bereich wächst der Strom der Speicherzellen des Teilbereiches 23a an, bis er sicherlich den theoretischen Wert gleich mindestens dem Achtfachen des Stromes der Speicherzellen des Teilbereiches 23, der für die Datenspeicherung geeignet ist, erreicht.
Es sollte festgehalten werden, dass es mittels eines einfachen Systems von zwei Gleichungen mit zwei Unbekannten gezeigt werden kann, dass die Entladungszeit der Bitleitung des Teilbereiches 23a gleich 1/256 oder 1/128 der Entladungszeit der Bitleitungssumme der beiden Teilbereiche 23 und 23a ist.
Daher wird die Zugriffszeit des Teilbereiches 23a, soweit es die einzige BI betrifft, drastisch vermindert, auch wenn es noch nicht genug ist, um sie wiederum auf eine Zugriffszeit im wahlfreien Zugriff zu bringen, die für die Speicher typisch ist, die zum Ausführen einer Software ohne den Gebrauch von RAM (XIP Flash) verwendet werden.
Zum Erreichen des Zieles eines Auslesens in dem schnellen Speicherbereich 23a mit Zugriffszeiten, welche mit jenen eines Flash-NOR vergleichbar sind, beinhaltet die Erfindung sowohl auf den Wortleitungen als auch auf der DSL (Drain Select-Leitung) und der SSL (Source Select-Leitung) die Implementation von ”mit Kontaktbrücken versehenen” Lösungen, wie im Folgenden unter Bezugnahme auf die 14 bis 20 beschrieben werden wird.
Aus diesem Grund sind die Wortleitungen in einem verdrahteten Modus gehandhabt worden, da dank dieser Maßnahme die Implementation von Kontaktbrückentechniken möglich gemacht worden ist, die die bemerkenswerte Verminderung der Ausbreitungen erlauben, welche unverzichtbar für das Erzielen der hohen Leistungen sind. Das Verdrahten der WI wird jedoch nicht unmittelbar vorgenommen, zum Aufrechterhalten sowohl der Funktionalität als auch der ”Einheit der Information” für jede Zelle muss mehr als ein Problem gelöst werden: Die vorgeschlagenen Lösungen zum Möglichmachen der Verdrahtung werden in größerem Detail im Folgenden in einem gesonderten Abschnitt beschrieben werden.
Offensichtlich ist die vorhergehende Anordnungsbemaßung in der Figur nur als Beispiel für die vorgeschlagene Idee angegeben worden und erschöpft nicht alle möglichen Kombinationen innerhalb der vorliegenden Erfindung.
Im Kern erlaubt die vorgeschlagene Architektur einem Benutzer der Festkörper-Speichervorrichtung, diese sowohl als ein Datenspeicher als auch als einen Programm- und/oder Betriebssystemspeicher zu nutzen.
Dieses letztgenannte Merkmal kann infolge der hohen Zugriffszeit im wahlfreien Zugriff (> 10 μsec) nicht durch gegenwärtige Flash-NAND-Speicher angeboten werden.
Wie bereits vorstehend hervorgehoben, ist dieser Mangel bislang durch Verwendung von Speichern des RAM-Typs, in welchem der Programmcode oder das Betriebssystem beim Start jeglicher elektronischer Vorrichtungen abgespeichert wird, umgangen worden.
Ein weiterer Vorteil ist durch die Tatsache gegeben, dass die vorgeschlagene Architektur es erlaubt, dass eine Bank löschbaren Speichers mit höherer Granularität verfügbar ist, beispielsweise 4 kB im Hinblick auf 32 kB, da der schnelle Speicherteilbereich 23a mit logischen Sektorenen organisiert ist, welche Gruppen von lediglich 4 + 4 Zellen anstelle von 32 Zellen aufweisen, wie es hinsichtlich des langsamen Teilbereiches 23 zutrifft.
Für ein besseres Verständnis der Vorzüge der Erfindung berichten wir im Folgenden eine Reihe von Merkmalen, welche die elektronische Speichervorrichtung 21 der neuen Flash-NAND-Architektur zu erzielen erlaubt:

a) Eine Struktur mit mindestens zwei Speicherbereichen oder Teilbereichen mit einer großen Geschwindigkeitsdifferenz;
b) das Vorhandensein eines Subsystems mit Leistungsdaten, die mit denen eines Datenspeichers vergleichbar sind;
c) das Vorhandensein von einem Speicherteilbereich oder mehreren Speicherteilbereichen mit sehr schnellem wahlfreien Zugriff und vergleichbar mit dem Speicher des NOR-Typs;
d) das gemeinsame Benutzen der funktionalen Struktur zum Minimieren der Schaltungsflächenbelegung;
e) dieselbe Länge der Wortleitung (sogar dann, wenn mit bemerkenswert unterschiedlichen Ausbreitungszeiten) und unterdessen dieselbe Anzahl an Bitleitungen;
f) die Größen sind äquivalent zu einem Speicher, welcher spezifisch für die Datenspeicherfunktion geeignet ist;
g) die Merkmale eines herkömmlichen Datenspeichers in Begriffen von: Protokollkompatibel mit denjenigen eines herkömmlichen Datenspeichers und Anordnungseffizienz (Matrix/Chip-Verhältnis [Array/Die Ratio]) eines herkömmlichen Datenspeichers;
h) die Anzahl der in dem Herstellungsprozess der integrierten Schaltung eingesetzten Masken ist gleich derjenigen, die typischerweise für den Prozess des NAND-Typs eingesetzt Werder, mit dem Vorzug des Einsatzes einer leichter reproduzierbaren Technologie im Hinblick auf ein Flash-NOR und daher eine größere Ausbeute sicherstellend;
k) einen niedrigeren Siliziumverbrauch im Hinblick auf die durch die bekannte Technik in Begriffen von MCP vorgeschlagenen Lösungen;
l) ein niedrigerer Stromverbrauch;
m) die Möglichkeit des Programmierens des Speichers in dem Seitenmodus mit mindestens 512 Byte.

Diese Menge von Vorzügen wird im Ergebnis dank der neuen NAND-Speicherarchitektur erhalten, die ebenso von dem Multigeschwindigkeitstyp bestimmt werden wird, wie es aus der folgenden Beschreibung deutlich werden wird.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung, welcher nunmehr unter Bezugnahme auf die 1A und die Fign. von 6 bis 13 gezeigt werden wird, wird die Architektur der elektronischen NAND-Speichervorrichtung im Detail gemäß der Erfindung beschrieben, wobei innerhalb der Zellenmatrix die Wortleitungen paarweise kurzgeschlossen und mit einer einzelnen Source-Ansteuerleitung verknüpft sind.
Offensichtlich ist die vorstehende Anordnungsbemaßung aus 6 lediglich als Beispiel für die vorgeschlagene Lösung berichtet worden und erschöpft nicht alle möglichen Kombinationen innerhalb der vorliegenden Erfindung.
Erfindungsgemäß wird eine Auswahl der Matrixreihen vorgesehen, um so das Dekodierungs-Netzwerk zu minimieren und die Realisierung der Speichervorrichtung zu erleichtern.
Bekanntlich sind bei den herkömmlichen Architekturen die Wortleitungen einer Matrix voneinander unabhängig und unterschiedlich gegenüber jenen von irgendeinem anderen physikalischen Sektor, das heißt, das Potenzial zum Selektieren der auszulesenden Zelle wird an eine und nur eine Matrixreihe angelegt.
Im Gegensatz dazu verkörpert erfindungsgemäß in der Speichervorrichtung 21 jeder einzelne Sektor, der im Folgenden ”logischer Sektor” genannt werden wird, Gruppen von verdrahteten WI, die durch miteinander Kurzschließen von Paaren von ”homologen” WI erhalten werden. Zwei und vier sind die vorteilhaftesten vielfachen Verdrahtungen, die man sich vorstellen kann, aber auch härtere vielfache von acht mehr können angenommen werden.
Beispielsweise zeigt 6 eine Lösung einer Verdrahtung von zwei Wortleitungen WI, wobei die erste Reihe eines physikalischen Sektors mit der letzten Reihe eines benachbarten physikalischen Sektors kurzgeschlossen ist, wodurch ein logischer Sektor erzielt wird, der bei dieser Architektur die kleinste Einheit wird, die zur Gänze löschbar ist.
Offensichtlich steht dem nichts entgegen, dass diese Kopplung mit unterschiedlichen Verknüpfungsmodi zwischen Paaren von Wortleitungen auftreten kann. Beispielsweise kann die n-te Reihe von einem physikalischen Sektor mit der n-ten Reihe des benachbarten physikalischen Sektors kurzgeschlossen werden, das heißt, mit der Reihe, die die gleiche Position innerhalb des benachbarten physikalischen Sektors hat.
Es wird daher verstanden, wie es kommt, dass die möglichen Kopplungskombinationen zahlreich sind.
Darüber hinaus sind diese Beispiele in dem Fall gültig, bei dem ein Vielfaches von zwei als für die Kopplung der Wortleitungen eines gegebenen logischen Sektorens ausgewählt worden sind, somit mit paarweise gekoppelten Wortleitungen.
Der Verknüpfungsprozess kann auf alle physikalischen Sektoren und mit der gewünschten Vielfachheit erweitert werden.
Es sollte festgehalten werden, dass in der erfindungsgemäßen Architektur nur ein Sektor SSL_ij der Source-Leitung SI_ für jedes Paar benachbarter physikalischer Sektoren vorgesehen ist, das heißt, eine einzelne SSL für jeden logischen Sektor. Demgegenüber werden mehrere Drain-Ansteuerleitungen (DSL) gemäß der implementierten Verdrahtungsvielheit vorgesehen.
Mit dieser Maßnahme, wie im Folgenden deutlicher werden wird, umfasst der einzelne logische Sektor (der funktional als solcher definiert werden kann) alle die Gruppen, die die verdrahtete WI aufweisen. In einem herkömmlichen NAND-Speicher beinhaltet der physikalische Sektor lediglich eine SSL, eine DSL und die WI, die zu der durch die Auswählleitung bestimmten Gruppe gehört.
Daher gibt es einen fundamentalen Unterschied zwischen der Definition des logischen Sektors gemäß der vorliegenden Erfindung und dem physikalischen Sektor einer herkömmlichen Matrix.
Eine Folge dieses Merkmales ist, dass die Größen des logischen Sektors zwischen den beiden Teilbereichen 23a und 23 unterschiedlich sein können, da die elementare Struktur dieser Teilbereiche unterschiedlich ist.
Insbesondere gibt es für eine niedrige Verdrahtungsvielfachheit für den schnellen Teilbereich (23a) logische Sektoren, die kleiner sind als die entsprechenden langsamen Teilbereiche (beispielsweise: für eine Vielfachheit von zwei gibt es eine Sektorengröße von 4 + 4 Reihen gegenüber einer Größe von 16/32 Bereichen für den langsamen Teilbereich).
Der Teilbereich 23a ist im Allgemeinen gekennzeichnet durch kleinere logische Sektoren: Die Granularität im Hinblick auf das Löschen ist daher größer, und dies ist ein weiterer Vorteil der vorliegenden Erfindung.
Die Eindeutigkeit der Selektion einer gegebenen Zelle wird somit durch die Drain-Ansteuerleitung sichergestellt, die zum Bewahren der Eindeutigkeit der Reihendekodierungsoperation unterschiedlich bleiben muss, in 6 ist das Vorhandensein der oberen Drain-Ansteuerleitung SEL_i und der unteren Drain-Ansteuerleitung SEL_j festzuhalten.
Mit dieser Technik werden die Matrixreihen mindestens paarweise oder in Gruppen von 4, 8, etc. gemäß der Vielfachheit der Verknüpfung und Gruppierung der Wortleitungen vorgespannt.
8 zeigt schematisch eine Verdrahtungsumgebung zwischen vier WI, welche in einer herkömmlichen Matrix vier physikalische Sektoren betreffen würde, und welche stattdessen gemäß der Erfindung in einem einzelnen logischen Sektor mit einer einzelnen Source-Auswählleitung SSL und vier entsprechenden Drain-Ansteuerleitungen verkörpert worden sind.
Es sollte hervorgehoben werden, dass die Verdrahtung zwischen mehreren WI es ermöglicht, die Anzahl der für die Stimulation der Auswahl der unterschiedlichen Selektionsleitungen erforderlichen Treiber zu vermindern. In der Tat werden in einem herkömmlichen Flash-NAND-Speicher unter Berücksichtigung eines generischen physikalischen Sektors genauso viele Selektionsnetzwerke benötigt, wie es WI (16, 32, ...) SSL (1) und DSL (1)) gibt, mit der großen Schwierigkeit, diese Netzwerke in einem Bereich zu realisieren, dessen Höhe diejenige einer einzelnen elementaren NAND-Struktur ist.
Dies resultiert in einem hochgradig leidenden und unvorteilhafterweise sperrigen Layout infolge des sehr verminderten verfügbaren Platzes.
Die außerdem eine Modifikation des Dekodiernetzwerkes, welche im Folgenden beschrieben werden wird, erfordernde Verdrahtung ermöglicht sowohl die Komplexität derselben zu reduzieren als auch die Anzahl der erforderlichen Netzwerke selber zu vermindern; nicht nur: die verfügbare Höhe für ihre Ausführung ist gleich der Anzahl der elementaren Strukturen, welche durch die Vielfachheit des Verdrahtens (2, 4, 8) erinnert werden. Eine sehr vorteilhafte Ausführungsbedingung leitet ab, worin vereinfachte Netzwerke in großzügigen Räumen implementiert werden können, entspannte Layouts herstellend, entfernt von technologisch problematischen Passagen und, als Tatsache, definitiv kleinere Bereiche belegend.
Offensichtlich ist die Erleichterung der Strukturen, die ein Interface mit der Matrix bilden, um so breiter, je höher die Anzahl der Verdrahtung der Wortleitungen ist.
Demzufolge wird mit diesem Verdrahtungsverfahren die durch die kleinste Größe der Wortleitungen auferlegte Kritikalität vollständig ausgeschaltet, was, wie bereits vorstehend gesagt, eine hohe Anzahl von Verbindungen und die Fragmentierung desselben Dekodierungsnetzwerkes impliziert.
Erfindungsgemäß ist auch eine Reihendekodierung vorgesehen, welche geeignet ist, eine unterschiedliche Organisation der verdrahteten WI zu verwalten, um es so funktional zu gestalten und gleichzeitig um dessen Netzwerk zu vereinfachen und dessen Gesamtzahl an Transistoren zu vermindern.
In der Tat kann das typische Eins-zu-eins-Dekodierungsschema der herkömmlichen NAND-Speicher nicht auf dem schnellen Matrixteilbereich 23a wie derjenige der 6 oder 8 mit Wortleitungen des verdrahteten Typs angewendet werden.
14 zeigt die Aktualisierung der Reihendekodierung in Bezug auf die Verdrahtung von zwei WI. Wie es ersehen werden kann, involviert das Dekodierungsschema die Leitungen von zwei Elementarstrukturen (wo bei zwei die Vielfachheit der Verdrahtung betrachtet wird), sie liegen auf einem einzelnen Selektionsblock (Block_ki
j), der die Freigabe/das Sperren der einzelnen Verwaltungs-MUXs für die Stimulation der WI (4 Leitungen), der DSL (2 Leitungen) und der SSL (1 Leitung) vorgesehenen Sektors steuert. Die Eingänge des MUX sind mit dem Bus der Reihen (4 Leitungen) verbunden, wohingegen die Ausgänge mit ebenso vielen Paaren verdrahteter WI verbunden sind. Darüber hinaus steuert derselbe MUX die Kommunikation zwischen dem Bus der Drain-Auswahlleitungen (DSL_Up
DSL_Dw, welche im Falle der Vielfachheit von vier verdoppelt sind) und der 4 Source-Auswählleitungen (SSL), die immer einzeln ist, ohne Rücksicht darauf, wie hoch die Vielfachheit ist. In größerem Detail verknüpft der Selektionsbus der Drain-Leitungen die DSL_Up mit der Auswahl der elementaren Gruppe i (SeI_i), wohingegen DSL_Dw die Selektion der ele mentaren Gruppe j (SeI_j) verknüpft. Die eindeutige Lösung des Blockes i
j ist durch die Steuerung des Block_bus sichergestellt.
Das vorliegende Schema setzt, verglichen mit einem analogen Dekodieren eines herkömmlichen NAND gegen zwei elementare Strukturen, einen einzelnen Steuerungsblock und einen einzelnen MUX ein (2 Blöcke und 2 MUXs für das herkömmliche Schema), mit einer bemerkenswerten Einsparung von Vorrichtungen (4 Transistoren für die Reihen, lediglich einer für die SSL). Die Kombination dieser Vereinfachung mit der doppelten Höhe infolge des Paares betroffener elementarer Strukturen macht die größere Realisierung und das Einsparen von Fläche bei der vorliegenden Erfindung einleuchtend.
Daher hat die Verdrahtung der WI letztendlich eine vorteilhafte Vereinfachung und eine bessere Implementation der Stimulus-Strukturen inspiriert, die jedoch nicht die einzig begrüßenswerten Aspekte der Erfindung präsentieren. In der Tat sind durch Verbessern der Parallelisierung der WI und durch Vermindern der Anzahl von SSL die Grundlagen für eine günstige Kontaktbrückenpolitik gelegt, die es brillant ermöglicht, sie Signalausbreitungen der WI zu vermindern und somit jene Verbesserung der Parameter, welche die Lesedynamik bestimmen, zu vervollständigen.
Die beschriebene Verdrahtung erhöht in geeigneter Weise den Raum, in denen die Nebenschluss-Verbindungen mit besser leitfähigen, aber unglücklicherweise sperrigeren und kritischeren Schichten hergestellt werden können, schnellere Ausbreitungen erlaubend. Die möglichen Kontaktbrückenlösungen werden im Folgenden in größerem Detail beschrieben werden.
Die bis jetzt unter Bezugnahme auf die vorliegende Erfindung dargelegten Neuheiten erfordern eine ausreichende theoretische Unterstützung, sodass die industrielle Machbarkeit derselben pragmatisch vorgeschlagen werden kann.
In der Tat haben die eingeführten Neuigkeiten in der Unterbrechung des herkömmlichen Betriebsmodus eines herkömmlichen Flash-NAND-Speichers geendet.
In dem ersten Teil der Tabelle 1 (TAB_1) aus 9 werden die Vorspannungszustände eines herkömmlichen Flash-NAND-Speichers bei seinen funktionalen Aktivitäten im Detail berichtet. Derartige Funktionen können beschreibend wie folgend zusammengefasst werden:
Lesen: In dem ausgewählten Sektor werden alle die WI auf dem Logikpegel ”1” gehalten (V_read) mit Ausnahme derjenigen WI, welche die Zelle identifiziert, welche auszulesen ist, welche auf dem Logikpegel ”0” gehalten wird. Alle die BI gradzahlig oder ungradzahlig werden gelesen, somit eine große Seite lesend (von 512_bytes bis 2 k_bytes). Die Bank, welche nicht Gegenstand des Auslesens ist, wird zum Eliminieren von Effekten (Störungen) der Nachbarschaft zwischen BI auf Masse gezwungen.
Löschen: In dem ausgewählten Sektor sind alle die WI auf Masse gezwungen, die BI lässt man schwimmen, wohingegen das Wannensubstrat auf die Löschspannung (20 V) hochgezogen wird. Alle die zu dem aus einer einzelnen Kontaktbrücke von NAND-Strukturen gebildeten Sektor gehörenden Zellen werden gelöscht.
Programmierung: In dem ausgewählten Sektor werden alle die WI auf 10 V vorgespannt, wohingegen die WI, welche die zu programmierenden Zellen identifiziert, nachfolgend auf die Programmierspannung (18 V) hochgezogen wird; das Muster wird auf die BI gezwungen: Jene, welche auf Masse gezwungen sind, werden programmiert; jene, welche hoch bleiben, werden nicht programmiert; das Programmieren betrifft die gesamte Bank gradzahlig oder ungradzahlig; die BI der nicht Gegenstand der Programrierung bildenden Bank werden auf einen hohen Pegel gezwungen, um sie gegen störende Programmierungen zu schützen.
Alle Leitungen sind von einem in einer eindeutigen und unabhängigen Art und Weise gehandhabten generischen logischen Sektor, keine besondere Aufmerksamkeit muss walten.
Bei der vorliegenden Erfindung erfordern einige funktionale Aktivitäten geeignete Anpassungen, sodass die Funktionsfähigkeit sogar beim Vorhandensein signifikanter, in der Anordnung vorgenommener Modifikationen sichergestellt ist (Verdrahten der WI, neue Struktur des Sektors). Zum Lesen und zum Löschen bleiben die anstehenden Funktionen jedoch identisch. Für das alleinige Löschen muss spezifiziert werden, dass die gesamte Vielfachheit an Strukturen gelöscht werden wird, wobei der Sektor eine Vielzahl elementarer Strukturen gleich der Vielfachheit der Verdrahtung einbezieht. Es ist gut, das Augenmerk auch auf die verminderte Größe des logischen Sektors gemäß der Erfindung in Erinnerung zu rufen, welche vorteilhafterweise es ermöglicht, die Löschungs-Granularität zu verbessern.
10 hilft zu verstehen, was in der erfindungsgemäßen Matrix während des Leseschrittes eines Zelleninhaltes geschieht. Im Wesentlichen kann der Leseschritt wie in einem NAND-Speicher des herkömmlichen Typs ausgeführt werden.
In diesem Fall wird ein angepasster Spannungswert V_reg sowohl an die Drain-Ansteuerleitung des im Auslesen interessierten Teilbereiches als auch an die Wortleitungen der zu lesenden Zelle angelegt. Der Ausschluss der Zelle, die auf der kurzgeschlossenen Wortleitung liegt, wird durch den niedrigen Potenzialwert (0 V) auf der Ansteuerleitung SEL_j sichergestellt, welcher eine derartige kurzgeschlossene Wortleitung betrifft.
Auf eine vollständig analoge Art und Weise ist es möglich, grafisch dem zu folgen, was in dem Lösch-Schritt geschieht, wobei auf das Beispiel aus 11 Bezug genommen wird.
In diesem Fall ist es, wie bei den herkömmlichen Ansätzen, möglich, die Zelleninhalte eines gesamten logischen Sektors der Matrix durch Aufrechterhalten des auf den Bitleitungen schwimmenden Potenzials und durch Anwenden eines vorspannenden Spannungswertes gleich 0 V auf alle Wortleitungen des logischen Sektors und durch Erhöhen des Potenziales der P-Wanne, die physikalisch die Zellen in dem Halbleitersubstrat enthält, zu löschen. Die Reihen der anderen logischen Sektoren werden statt dessen schwimmend belassen.
Es ist wichtig, daran zu erinnern, dass in der Architektur der vorliegenden Erfindung ein logischer Sektor alle die Zellen in der Verdrahtung beinhaltet und nicht nur jene, die zu einem einzelnen physikalischen Sektor einer NAND-Struktur gehören, wie es statt dessen in herkömmlichen Kontexten auftritt. Mit anderen Worten, ein logischer Sektor involviert 2, 4 ... oder andere Vielfache auf der Basis von zwei an Baugruppen oder physikalischen NAND-Sektoren, trotz einer einzelnen Baugruppe.
Die Programmierungsaktivität ist demgegenüber empfindlicher. Es ist in der Tat bekannt, dass die Programmierungsaktivität ein bemerkenswertes Maß an Störungen induziert und Zellen, die nicht modifiziert werden sollen, unbeabsichtigterweise korrumpiert werden. Die Felder während des Programmierens sind groß, und dort, wo Programmierung nicht gewünscht ist, können die elektrischen Spannungen hoch sein und unerwünschte Abweichungen hervorrufen.
Aus diesem Grunde wird die Bank, welche nicht Gegenstand des Programmierens ist, im Allgemeinen auf eine geeignete Spannung vorgeladen. Eine derartige Maßnahme, die die Dynamik des ”auto_boosting” in den vorgeladenen Strukturen erleichtert, erlaubt es, die Wirkungen der Störungen einzugrenzen und zu begrenzen: In der Tat werden die Felder durch das auto_boosting vermindert, und sie verkleinern die Wirksamkeit der Störungen.
Das Problem der Programmierstörungen wäre in der vorliegenden Erfindung infolge der mehrfachen Selektion der Wortleitung sogar noch belastender, die die zu programmierende Zelle schneidet, und wegen des Bedürfnisses, jene welche, obgleich sie mit derselben Wortleitung verbunden sind, nicht programmiert werden sollen, auszuschließen.
Zu einem derartigen Zweck um so gefährliche Betriebszusammenhänge zu vermeiden, muss eine Programmierungsverhinderungsbedingung vor dem Fortschreiten zu dem echten Programmierschritt, dem Beispiel der normalen Programmierung folgend, durch Aktivieren aller DSL_Leitungen, die die in der Programmierung interessierte Wortleitung beinhalten, und durch Erzwingen eines kontextuellen Vorladens aller der NAND-Strukturen des logischen Sektors eingestellt werden. Auf diese Weise wird eine Konfiguration mit inaktiven Zustän den der Knoten erzielt, die nicht zu der Modifikationsaktivität gehören, wie im Folgenden deutlich werden wird.
In dem zweiten Schritt werden alle DSL-Leitungen, die nicht mit der Baugruppe verknüpft sind, welche die Zelle beinhaltet, in dem Modifikationsschritt deselektiert, und das zu programmierende Muster wird gleichzeitig durch Erzwingen eines Potenziales von 0 V auf den Bitleitungen BI der zu programmierenden Zellen und stattdessen durch Belassen des Vorladungspotenzials auf den Zellen, deren Inhalt nicht modifiziert werden sollen, konfiguriert.
Während der gesamten Programmieroperation wird die SSL-Leitung auf 0 V gehalten, um auf diese Weise jeglichen Pfad in Richtung auf Masse zu vermeiden.
Nunmehr auf das Beispiel aus 12 Bezug nehmend, wird angenommen, dass die zu programmierende Zelle in der zweiten Reihe ROW_2 und in der in dem Programmierimpuls Pg interessierten Spalte oder Bitleitung angeordnet ist.
Wie in 12 gut hervorgehoben ist, liefert der Programmierimpuls ein Potenzial von 0 V auf der Bitleitung der zu programmierenden Zelle, wohingegen die benachbarten Bitleitungen an einer Vorspannung bei der Versorgungsspannung Vcc interessiert sind, die die Möglichkeit von deren Programmierung ausschließt.
Über die durch die vorliegende Erfindung vorgesehene strukturelle Modifikation hinaus werden die Reihen des logischen Matrixsektors mit der Programmierspannung von relativ hohem Wert (18 V) vorgespannt.
Die mit der Reihe ROW_2, die zu programmieren ist, verknüpfte untere Reihe wird jedoch einfach durch Aufrechterhalten eines Potenzials von 0 V auf der relevanten Drain-Ansteuerleitung SEL_j ausgeschlossen. Damit werden die entsprechenden abgefangenen und vorgeladenen Sektoren in dem Sperrzustand belassen.
Dies tritt ebenso für die Ansteuerleitungen SEL_h sowie SEL_k des logischen Sektors, der nicht programmiert werden soll, ein.
In dem Diagramm der hinsichtlich ihrer Zeit dargestellten Signale aus 13 ist es wert, bemerkt zu werden, dass der tatsächliche Programmierungsschritt in zwei Stufen oder zwei Schritten passiert.
Ein erster Schritt liefert die Programmiersperre, wobei das Drain-Selektionssignal bis zu dem Versorgungsspannungswert Vcc sowohl für die höhere Ansteuerleitung als auch für die niedrigere ansteigt, und wobei das entsprechenden Kanal-Vorladen geschieht.
In einer zweiten Stufe wird die Vorspannung der oberen Ansteuerleitung auf dem Logikpegel ”1” aufrechterhalten, wohingegen diejenige der unteren Ansteuerleitung auf den Logikpegel ”0”, der die Vorladung der darunter liegenden Struktur schützt, gebracht wird. Gleichzeitig wird die Wortleitung auf 18 V gesteigert, wodurch das tatsächliche Programmieren verwirklicht wird.
Diese Tatsache erlaubt das Abgleichen der Zeitsteuerung des Programmierens, so dass trotz der Tatsache, dass die Wortleitungen kurzgeschlossen sind, das Auftreten der Störungen trotzdem begrenzt wird.
Die Vorspannungswerte der verschiedenen Knoten unter den verschiedenen Betriebsbedingungen sind in 9 für den herkömmlichen Ansatz auf eine vergleichende Art und Weise gesammelt. In derselben Tabelle aus 9 sind ebenfalls die Handhabungsbedingungen bezüglich lediglich der Verdrahtung der SSL-Leitungen gezeigt.
Daher betrifft die vorliegende Erfindung auch ein Programmierverfahren der Speichervorrichtung 20, welches vorsieht, dass jedem Programmierschritt von einer Zelle oder von mehreren Zellen parallel ein durch Aktivieren aller der die Wortleitung oder die Wortleitungen, die an der Programmierung Anteil nehmen, enthaltenden Drain-Selektionsleitungen DSL und durch Erzeugen einer gleichzeitigen Vorladung aller Kanäle der Zellen eines logischen Sektors erzielter Programmierungs-Blockierschritt vorangeht.
Ein nachfolgender Programmierschritt sorgt dafür, dass alle die Drain-Selektionsleitungen DSL deselektiert werden, die nicht mit dem Paket verknüpft sind, welches die Zelle in dem Modifizierungsschritt enthält.
Darüber hinaus wird das zu programmierende Muster gleichzeitig durch Erzwingen eines Potenzials von 0 V auf der Bitleitung BL der zu programmierenden Zellen konfiguriert, das vorgeladene Potenzial auf den Kanälen der Zellen, deren Inhalt nicht modifiziert werden sollte, aufrechterhaltend.
Paare von Drain-Ansteuerleitungen sind gemäß der Vielfachheit für jeden logischen Sektor vorgesehen. Davon abweichend ist nur ein Steuerungsanschluss für die unterschiedlichen Source-Ansteuerleitungen eines generischen logischen Sektors erforderlich, da derselbe, verdrahtet, gleichzeitig ohne Fehlfunktionen zu verursachen, stimuliert wird. Unter den unterschiedlichen stimulierten Source-Ansteuerleitungen werden nur diejenigen, die mit dem ausgewählten Drain ausgerichtet sind, aktiv sein.
Die Source-Ansteuerleitung eines logischen Sektors ist unterschiedlich von den entsprechenden Source-Ansteuerleitungen anderer logischer Sektoren.
Bei gleichen Speichergrößen entspricht ein logischer Sektor der erfindungsgemäßen Matrix mindestens einem Paar physikalischer Sektoren einer Matrix mit NAND-Architektur des herkömmlichen Typs.
Bei der Architektur der vorliegenden Erfindung ist die Anordnung leichter zurückverfolgbar und gleich funktional im Hinblick auf eine herkömmliche NAND-Architektur.
Es ist ebenso wichtig festzuhalten, dass zur Verminderung der Zugriffszeit der Wortleitung, welche eine der Hauptparameter der Lese- und Programmierungsleistung des Speichers ist, daran gedacht worden ist, eine Kontaktbrückentechnik zu implementieren. Bereits in anderen Typen nichtflüchtiger Speicher benutzt, würde die Kontaktbrückentechnik eine ausgezeichnete Lösung zum Vermindern der Ausbreitungszeiten auf der WI darstellen, aber gegenwärtig ist es unmöglich, diese in einem herkömmlichen Flash-NAND-Speicher zu implementieren: Der für das technische Ausführen zur Verfügung stehende Platz ist zu klein.
In der Tat sind bei einem herkömmlichen NAND-Speicher die Zellen von derart verminderter Größe, dass es den Wortleitungen nur zugestanden wird, einen Minimalabstand aufzuweisen, der so klein ist, dass er die Implementation einer technologisch komplexen Technik, wie etwa den Kontaktbrücken physikalisch unmöglich macht. Um eine Kontaktbrücke zu realisieren, ist es in der Tat erforderlich, ausreichend Räume zur Verfügung zu haben, um Kontakte zu bewirken und Nebenleitungspfade mit weniger Widerstand aufweisenden Schichten, wie etwa Metall, vorzubereiten. Die letztgenannten sind jedoch technologisch mühsam, und sie erfordern breite ”Korridore”, um sich zu entwickeln: Die Beabstandung der WI weithin überschreitend (sehr viel reduzierter), ist deren Implementation im Wesentlichen unmöglich.
Darüberhinaus weist ein herkömmliches Flash-NAND die Besonderheit auf, alle Steuerleitungen (WI, DSL und SSL) unabhängig aufzuweisen, deren hohe Anzahl dieselbe große Anzahl von zur Ausführung einer Kontaktbrücke erforderlichen Nebenschlüssen nach sich ziehen würde. Die Anzahl reizt weiter deren Schwierigkeit als Tatsache. Die Kombination der beiden Merkmale (größerer Raum für jede Leitung und große Anzahl derselben) ist eine unüberschreitbare Bastion gegen jeglichen Kontaktbrückenmodus.
Dank der Einführung des innovativen Verfahrens der Reihenselektion, wie vorstehend in dem Beschreibungsteil betreffend die verdrahteten Wortleitungen gezeigt, somit dank der Möglichkeit des gleichzeitigen Selektierens von zwei oder mehreren Reihen und dem koordinierten Verschmelzen der SSL in eine einzelne Leitung, kann die Implementation der Kontaktbrücke jedoch nicht nur wie in 15 gezeigt realisiert werden, sondern führt auch zu Wortleitungs-Propagationsverzögerungen, die vergleichbar, wenn nicht sogar niedriger als die einer herkömmlichen NOR-Architektur sind. Eine Verdrahtungsmultiplizität von 2 erwägend, ist es gesagt worden, dass zwei elementare Strukturen involviert sind, von denen jede 4 Zellen NV involviert. In diesem Zusammenhang werden gegenüber einer Anzahl von 12 notwendigen unabhängigen Leitungen bei einer herkömmlichen Handhabung lediglich 7 (4 WI + 2 DSL + 1 SSL) bei der Verdrahtungstechnik (6) benötigt.
In ähnlicher Weise werden beim Erwägen einer Verdrahtung einer Multiplizität von 4 anstelle der 24 herkömmlichen Leitungen lediglich 9 benötigt (4 WI + 4 DSL + 1 SSL) (8), eine bemerkenswert niedrigere Nummer, welche einen Raum befreit, der mehr als ausreichend zur Ausführung der Kontaktbrücke ist. Daher ist es durch Agieren auf drei Basiselementen möglich gewesen, eine vorteilhafte Kontaktbrückentechnik vorzusehen:
Verkörperung von mehreren elementaren Strukturen in einem einzelnen Sektor;
Verdrahten aller der homonymen Leitungen der elementaren Strukturen;
Kombination in einer einzelnen Selektionsleitung für die SSL für jeden logischen Sektor.
Die Kraft dieser drei Konzepte, erlaubt durch die neue funktionale Strategie, ist somit in einer erheblichen Verminderung der Anzahl erforderlicher unabhängiger Leitungen zur Handhabung der einzelnen logischen Sektoren ausgedrückt worden. Daher wird die Anzahl der Nebenschlussleitungen, die die Kontaktbrücken machen, definitiv vermindert, die Möglichkeit derselben sanktionierend, ohne die Minimalgröße der Zellen zu verlieren (unverzichtbare Bedingung, um die größte Kompaktheit des Speichers aufrechtzuerhalten).
Die Orchestrierung der drei ausgestellten Konzepte, welche, wie gezeigt worden ist, die funktionalen Merkmale des Speichers nicht verändert haben, hat die Verarbeitung der unterschiedlichen Kontaktbrücken-Typologien möglich gemacht:

1. Kanten-Kontaktbrücken (Beispiel 16, 17A)
2. Vollständige Mitten-Kontaktbrücke (Beispiel 17B, 18B, 20B)
3. Partielle Mitten-Kontaktbrücke (Beispiel 20A)
4. Verteilte Mitten-Kontaktbrücke (Beispiel 19)

Im Folgenden werden die unterschiedlichen Typen von Kontaktbrücken spezifi ziert und in den beigeschlossenen Figuren gezeigt, die auf die Realisierung von Kontaktbrücken in Sektoren Bezug nehmen, die hauptsächlich die Vielfachheit der Verdrahtung 2 o 4 aufweisen;
”Kanten-Kontaktbrücke”: Er ist eine Kantenverdrahtung, gekennzeichnet durch Kontaktbrückenkontakte zwischen homonymen Leitungen, die mit einer ”skalaren” Technik ausgeführt sind; dies ist so, um den erforderlichen Platz für ihre Ausführung zu haben. Die Kurzschlüsse zwischen den homonymen Leitungen sind in metal_1 realisiert, wohingegen die Kontaktbrücken in metal_2 realisiert sind.
”Vollständige Mitten-Kontaktbrücke”: Er ist eine ”vollständige Verdrahtung” innerhalb einer Anordnung, die den Kontaktbrücken realisiert, die Kontinuität zwischen homonymen Leitungen aufeinanderfolgender Blöcke sicherstellend. Die Kurzschlüsse zwischen den homonymen Leitungen, die zu unterschiedlichen Elementarstrukturen gehören, sind in metal_1 realisiert, wohingegen die Kontaktbrücken in metal_2 realisiert, und der Anschluss zwischen den Leitungen benachbarter Blöcke wird über poly_2 aufrechterhalten.
”Partielle Mitten-Kontaktbrücke” ist eine auf einige Leitungen beschränkter Mitten-Kontaktbrücke, ausgeführt in unterschiedlicheren Kombinationen: Weniger sperrig als das entsprechende ”vollständig” hat er die Aufgabe, ”transparent” wie der innerhalb der Anordnung belegte Platz zu sein.
”Verteilte Mitten-Kontaktbrücke” ist die Summe aller der ”partiellen Mitten-Kontaktbrücken”, welche, aufeinanderfolgend und auf eine verteilte Art und Weise, einen oder mehrere Kontaktbrücken realisieren mit dem Merkmal einer schnellen und transparenten Propagation als belegtem Platz.
Für jedes Paar von Blöcken ist das gemeinsame Benutzen derselben Drain-Kontakt-gemeinsamen-Wortleitungen in metal_2 in der Mitte jeder Untermatrix vorgesehen.
In der Substanz sind gemeinsame Wortleitungen für Paare von denselben Drain-Kontakt gemeinsam benutzenden Matrixabschnitten mit entsprechenden Metallisierungs-Nebenschlüssen in der Mitte von jeder Untermatrix versehen.
Die gleichen Source-SSL-Ansteuerleitungen sind kurzgeschlossen, wohingegen die effektive Selektion der Zelle ausschließlich mittels einer Drain-Ansteuerleitung geschieht, wie zum Beispiel in 18 im ”vollständige Mitten-Kontaktbrücke”-Modus gezeigt.
Als eine generelle Regel könnte eine Kontaktbrücke pro Untermatrix ausreichend sein; beim Analysieren der Struktur einer typischen NAND-Anordnung in größerem Detail wird festgestellt, dass vertikale Masseleitungen in metal_1 alle 128 Bitleitungen und vertikale Vorspannungen der P-Wanne alle 512 Bitleitungen vorgesehen werden.
Mit anderen Worten, vertikale Masseleitungen in der Metallisierung der ersten Ebene sind alle 128 Bitleitungen und vertikale Vorspannungen der P-Wanne alle 512 Bitleitungen vorgesehen.
Bei Berücksichtigung der großen Anzahl von in einer typischen NAND-Anordnung existierenden p-Wannen-Vorspannungen und daher der Möglichkeit des Hinzufügens unterschiedlicher Kontaktbrückenpunkte werden die Propagationszeiten derart reduziert, sodass sie kompatibel, wenn nicht sogar kleiner sind als diejenigen eines entsprechenden Flash-NOR (das heißt <20 nsec). Diese Lösung wird in den Beispielen der 19 und 20 betrachtet.
Eine vollständige Kontaktbrücke würde einen größeren Raum implizieren als die verteilte Kontaktbrücke, und sie wäre nur in dem Fall vorteilhaft, wenn sie an den Extremen realisiert ist, das heißt, mit dem Kontakten an den Kanten der Vorrichtung.
Eine verteilte Kontaktbrücke kann stattdessen ohne Kosten häufiger wiederholt werden, und sie erlaubt auch eine drastische Verminderung der Wortleitungs-Propagationen.
Die in der vorliegenden Erfindung vorgesehene Kontaktbrücke ist mit allen den Speicher-Benutzermodusoperationen kompatibel, insbesondere mit den Lese- und Programmierschritten, die die gleichen sind im Hinblick auf eine Struktur ohne Kontaktbrücken.
Was stattdessen die Löschoperation betrifft, verdoppelt sich die Ausführungs-Granularität derselben im Hinblick auf die Elementarstrukturen, da es nicht möglich ist, eine Struktur innerhalb eines Paares zu unterscheiden. Dieses benachteiligt jedoch nicht die allgemeine Leistungsfähigkeit des Speichers, da sie sich ausschließlich auf den Codeteil bezieht, der ganz genau eine größere Granularität im Hinblick auf den Datenabschnitt aufweist.
Es ist möglich, den Abstand der Kontaktbrückenleitungen in metal2 durch Wiederholen des ausgestellten Verfahrens auf zwei oder mehrere Paare von Blöcken zu wiederholen, beispielsweise wie in den 17A, 17B, 21 für den Fall von zwei Paaren gezeigt.
Wenn, in dieser Hinsicht ist es hervorzuheben, dass die beschriebene Kontaktbrückentechnik leicht auf den Datenspeicher-Teilbereich (>= Zellen, wie in 22 und 23 gezeigt) anwendbar ist. 23 zeigt in der Tat eine vorteilhafte Realisierung von border_strap, die leicht an den Matrixkanten implementiert werden kann (aber sie könnte auch nur an der ”Front” gedacht werden): Hiermit vermindert sich die Propagation auf 1/4 der herkömmlichen [Wertes]. Diese Kontaktierung leidet nicht unter speziellen Problemen, da mit dem skalarem Ansatz die Ausbuchtungen der Kontakte nicht Schwierigkeiten begegnen, ausgeführt zu werden, und die Kontaktbrückenleitungen sind perfekt durchführbar: Lediglich 19 Leitungen (16 Reihen + 2 DSL + 1 SSL) anstelle von 36.
Die Zugriffszeit des Code-Teilbereiches betrifft eine Zugriffszeit im wahlfreien Zugriff, die typisch für die zum Laufenlassen einer Software ohne Gebrauch von RAM (XIP-Flash) verwendeten Speicher ist, das heißt <100 nsec.
Die hier angenommene Lösung ermöglicht es, die teilweise für die begrenze Leistungsfähigkeit der NAND-Architekturen beim Lesen verantwortlichen Wortleitungsverzögerung auf eine signifikante Art und Weise zu vermindern.
Darüber hinaus ist dank dieser Maßnahme die Implementation von Kontaktbrückentechniken möglich, wobei derartige Techniken die bemerkenswerte Verminderung der Propagationen erlauben, die für das Erzielen der hohen Leistungen unverzichtbar sind.
Offensichtlich ist das vorstehende Beispiel einer Anordnungsdimensionierung in der Figur lediglich als Beispiel der vorgeschlagenen Idee berichtet worden und erschöpft nicht alle möglichen Kombinationen innerhalb der vorliegenden Erfindung.
Unter den anderen Vorzügen, die durch die Lösung der verdrahteten Wortleitungen angeboten werden, gibt es jenen des Erlaubens der Freisetzung breiter Räume für die Implementation der Reihendekodierung eines nichtflüchtigen Speichers mit Submikrometer-Lithografie; insbesondere ist es besonders geeignet zum Gebrauch in NAND-Architekturen, die Kritikalität oder extreme Fragmentierungen des Reihendekodierungsnetzwerkes eliminierend.
Die Prinzipien der vorliegenden Erfindung können leicht auf den Fall erweitert werden, in welchem es erforderlich ist, mehrere Speicher-Teilbereiche vorzusehen, die unterschiedliche Zugriffsgeschwindigkeiten und Datenspeicherkapazitäten aufweisen, die alle jedoch Teil einer integrierten elektronischen Vorrichtung sind.
Beispielsweise zeigt 24 schematisch, wie eine erfindungsgemäße Vorrichtung mit einem langsamen Matrixteilbereich, einem schnellen Teilbereich und einem mittleren Teilbereich organisiert werden kann, eine Geschwindigkeit aufweisend, die wiederum zwischen den beiden vorgenannten liegt.
In diesem Fall ist es ausreichend, zwei funktionale Unterbrechungen der Bitleitungen mit Einfügung entsprechender Durchgangstransistoren vorzusehen.
Vorteilhafterweise kommunizieren die Teilbereiche 23 und 23a bzw. langsam und schnell der Zellenmatrix 22 des nichtflüchtigen Speichers über die entsprechenden Interfaces mittels eines Kommunikationsprotokolls, welches die ge samte Speichervorrichtung 20, die die ”Festplatten” und Boot-Code-ROM-Funktionen integriert, handhabt.
Die Vorrichtung dachte zeigt sehr unterschiedliche funktionale/Leistungs-Aspekte hinsichtlich der Produkte des herkömmlichen Flash-NAND-Typs. In der Tat verkörpert der neue Speicher langsame funktionale Teile, andere schnelle und sowohl durch weitere Verbesserungen aufgewertete, die sowohl Flexibilitätsaspekte (Adressierungs-Vielfachheit) als auch Unmittelbarkeit (Möglichkeit des wahlfreien Zugriffes sowohl auf den gesamten Speicher als auch in irgendwelche Datenanordnungen) einbeziehen.
Diese neuen Möglichkeiten haben, um diese besser zu erhöhen, im Hinblick auf ein herkömmliches Flash-NAND ein angereichertes Stimulus-Interface (Pin_Out) mit einem weiteren Adressbus und einem entsprechenden Freigabeanschluss PA (parallel_Address) vorgeschlagen. Diese neue Adressierungsstruktur, die benachbart zu derjenigen ist, die typisch für herkömmliche Flash-NAND ist, hat ein neues Kommunikationsprotokoll hervorgebracht.
Ein derartiges Protokoll ist auf eine Weise entwickelt worden, um diese Merkmale zu respektieren, die die Leistung der Vorrichtung hinsichtlich der Flexibiltät und Kompatibilität optimieren, insbesondere:

# Kompatibilität mit dem herkömmlichen NAND-Protokoll für die Lese- und Modifikationsoperationen (Programmieren und Löschen);
# wahlfreier Zugriff des NOR-ähnlichen Typs für jeden hinreichend breiten Teilbereich des Speichers;
# Geschwindigkeit bei den Auffrischungsoperationen in dem gesamten Speicher;
# binäre Anzahl der Adressanschlussstifte;
# Adressregister wird in einen einzelnen Taktimpuls geladen;
# Invarianz des Adresssystems/Bus im Hinblick auf die Speichergrößen;
# synchrones Lesen in dem wahlfreien Modus;
# Adressierungsmodus des ”Adressbus-frei”-Typs;
# Umschaltungen zwischen den verschiedenen Betriebsmodi des ”Kommando-frei”-Typs;
# Steuerungssignale des NAND-Protokolls;
# ein einzelnes Steuerungssignal zum Umschalten zwischen den verschiedenen Modi;
# der einzige nicht-parallele Lesemodus ist standardmäßig derjenige des NAND.

Zum vollständigen Ausbeuten der innewohnenden Möglichkeiten der erfindungsgemäßen Architektur muss ein geeignetes Leseverfahren festgelegt werden, das so flexibel sein kann, sodass es von einem Operationsmodus in den anderen übergehen kann, ohne zu beschwerlichen und langsamen Kommandos Zuflucht nehmen zu müssen.
Auf diese Weise agiert die Speichervorrichtung 20 für einen Prozessor, mit dem sie normalerweise interagiert, wirklich als ein einziges komplexes und integriertes System von Daten, Codes, Informationen und Basiskommandos für den Speicher des Betriebssystems.
Die verschiedenen Speicher-Teilbereiche 23, 24 und 23a, 24a sind erdacht und organisiert worden, um unabhängig von allen Modi gelesen zu werden, offensichtlich mit Ausnahme der unterschiedlichen Betriebsgeschwindigkeit, die stattdessen von dem Matrix-Teilbereich abhängt, der zu adressieren ist.
Die vorstehend erwähnten Merkmale werden aus der folgenden Beschreibung deutlicher.
Durch Vergleichen der Lösung der vorliegenden Erfindung mit bekannten Lösungen, beispielsweise mit dem NAND-Speicher aus 1 kann es eingesehen werden, wie eine derartige bekannte Speichervorrichtung eine bestimmte Anzahl (16) von Adress-Anschlussstiften und Ausgängen (16) aufweist.
Sowohl NAND-Architekturen, beispielsweise: CL, AL, PR, etc. ..., und NOR (W) Architekturen sind ebenfalls mit herkömmlichen gemeinsamen Steuerungsanschlussstiften versehen.
Das Adressierungsfenster gleich 16 ist herkömmlicherweise eingeführt worden, um eine effektive Partitionierung des Speichers nach Blöcken, Sektoren und Subsektoren zu erzielen und auf eine Art und Weise, so dass Signale innerhalb des Speichers mit einfachen und ”identifizierbaren” Ladungen der Adressregister entsprechend übereinstimmend mit dem Block sich zu dem Sektor und zu dem selektierten Subsektor bewegen können.
Die erfindungsgemäße Speichervorrichtung 20 ist fähig, Leistungen beim Lesen von ungefähr ~100 nsec zu erreichen, die typisch für einen NOR-Speicher sind.
Darüber hinaus hält eine derartige Vorrichtung 20 die Leistungen eines typischen NAND-Speichers für das Speichern von Daten hinsichtlich des Schreibens/Lesens und, im Allgemeinen, des Modifizierens, aufrecht.
Um diese mannigfaltigen Bedürfnisse zu erfüllen, ist ein spezieller Steuerungs-Anschlussstift vorgesehen worden, in 25 gezeigt und mit dem Akronym PA bezeichnet, welcher es erlaubt, von einem Modus des Datenspeicherungstyps in eine Modus des XIP-Typs mit einem simplen Umschaltvorgang ”0 -> 1” oder ”1 -> 0” im umgekehrten Fall überzugehen.
All dies ohne die Notwendigkeit, zusätzliche Takt- und Wartezyklen des Mikroprozessors, welcher mit dem Speicher in Interaktion steht, hinzuzufügen.
Es lohnt sich festzuhalten, dass der Datenspeicherungsmodus nur von dem herkömmlichen NAND-Protokoll des synchronen Typs Gebrauch macht und dass er im Wesentlichen den Gebrauch des Speichers als Daten/Datei-Speicher adressiert.
In diesem Fall wird der Steuerungs-Anschlussstift PA auf dem Logikpegel ”0” gehalten.
Die Vorrichtung 20 kann jedoch auch in dem Parallelzugriffsmodus betrieben werden.
Diese Modi betreffen alle den Betrieb der Vorrichtung, bei dem der Anschlussstift PA auf dem Logikpegel ”1” gehalten ist.
Drei Haupt-Modi können identifiziert werden, deren Wellenformen bezüglich der an die entsprechenden Vorrichtungs-Anschlussstifte angelegten Signale in 26 berichtet werden.
Wie leicht festgestellt werden kann, erfordern die ersten beiden Modi keinerlei Multiplex-Vorgänge der Adressen in den Ausgangs-Anschlussstiften, wie es stattdessen bei den herkömmlichen NAND-Architekturen auftritt.
Das erste dieser beiden Protokolle ist vom asynchronen Typ und entspricht im Wesentlichen einem klassischen asynchronen Protokoll, welches es erlaubt, bis zu 1 Mbit an Speicher bei einer von den Merkmalen des selektierten Anordnungs-Speicherbereiches abhängigen Geschwindigkeit zu adressieren, beispielsweise 100 nsec für den Teil des NOR-ähnlichen Typs und 20 μsec für den NAND-Teil.
Das zweite Protokoll ist von dem erweiterten Typ, und mit dem Hinzufügen eines einzigen Taktimpulses erlaubt es, bis zu 64 Gbit mittels des Ladens eines Adressregisters mit 32 Bit in zwei aufeinanderfolgenden Instanzen (16 + 16) zu adressieren, somit das Lesen eines generischen Datums bei einer Geschwindigkeit, die von dem Anordnungsbereich abhängt, in welchem es ist, beispielsweise 100 nsec + Takt für den NOR-ähnlichen Teil äquivalent zu ~120 nsec.
In beiden der ersten beiden Protokolle sind die Ausgänge frei, in den Zustand entsprechend der gewünschten Operation und/oder Zelle umzuschalten.
Ein drittes Protokoll, ”maxi” genannt, macht mittels einer Multiplexer-Operation Gebrauch von den Ausgangs-Anschlussstiften, die auch bei dem NAND-Protokoll zum Adressieren von bis zu einem Maximum von 16 Tbit verwendet werden.
In zwei aufeinanderfolgenden Instanzen werden der m-Teil (Mitte) und der M-Teil (höchstens, mit 8 Bit) entsprechend mittels des Adresspuffers und mittels der ersten Ausgangs-Anschlussstifte <0:7> geladen, danach wird, mit einem Taktimpuls auf dem AL-Anschlussstift das Register I (niedrigstwertigst, mit 16 Bit) mittels der Adress-Anschlussstifte geladen, und das Starten des Lesens wird mit einer Geschwindigkeit gleich derjenigen bei dem zweiten Protokoll durchgeführt.
Das dritte Protokoll ist funktional unterschiedlich von den ersten beiden genau im Hinblick auf den Gebrauch des Anschlussstiftes A, der für die Bestimmung der Verriegelungsoperation der Adressen mittels der Ausgangs-Anschlussstifte beabsichtigt ist.
Im Folgenden werden die Hauptmerkmale des Leseschrittes zusammengefasst:
Teilbereich 23a NOR-ähnliche tacc: max 100 nsec wahlfrei, ohne Beschränkungen; 30 nsec Impulsfolge
wahlfrei (in Seite).
Teilbereich 23 NAND tacc: max 20 μsec wahlfrei, ohne Beschränkungen; 30 nsec Impulsfolge
wahlfrei (in Seite).
Alle die Speichermodifikationsoperationen machen von dem herkömmlichen, in den NAND-Architekturen verwendeten Protokoll Gebrauch, und sie sind daher in der Beschreibung der vorliegenden Erfindung nicht näher erläutert.
Nunmehr wollen wir ein Beispiel des Betriebes der erfindungsgemäßen Vorrichtung ansehen.
Nehmen wir an, dass bei dem Einschaltschritt einer elektronischen Mobilvorrichtung (Mobiltelefon, Palmtop, Kamera, etc.), welche die erfindungsgemäße Speichervorrichtung beinhaltet, der Inhalt eines IPL (Initial Program Loader) Teils und eines zweiten SPL (Secondary Program Loader) Teils des BIOS in einen ersten 1 Mbit-Teil der nichtflüchtigen Speichermatrix, die Gegenstand der vorliegenden Erfindung ist, geladen werden soll.
Ein derartiger erster 1 Mbit-Bereich von Programminstruktionen weist die Besonderheit auf, einen schnellen Zugriff auf die Zellen zu erlauben.
Beim Hochfahren der Mobilvorrichtung wird ein Lesen des Speichers daher in den Speicherorten des ersten 1 Mbit (5) durchgeführt. Da die Adressregister (32 oder 40 gemäß der Architektur) sind: Was den niedrigstwertigsten Teil betrifft, direkt verbunden mit den 16 externen Adress-Anschlussstiften, was den mittelwertigen (und höchstwertigen) Teil betrifft, auf 0 und zurückgesetzt durch das Einschalt-Rücksetzsignal.
Das Lesen dieser Zellen geschieht bei einer Geschwindigkeit von 100 nsec.
Die Antwortgeschwindigkeit der erfindungsgemäßen Vorrichtung ist daher ähnlich zu derjenigen, die durch diese Boot-Operationen benötigt wird, und sie benötigt daher keinerlei RAM-Ladung.
Im Gegensatz zu den am höchsten entwickelten existierenden Speichervorrichtungen von Funkgeräten benötigen alle Ausleseoperationen, die mit dem in der vorliegenden Erfindung verwendeten Protokoll durchgeführt werden, zusätzliche Kommandos wie etwa zum Beispiel das ”Laden” eines RAM von normalerweise kleineren Größen als der kleinste im wahlfreien Zugriff stehende Teilbereich der vorliegenden Erfindung (32 Kbit hinsichtlich 1 Mbit).
Ein weiterer wichtiger Vorzug des beschriebenen Protokolls ist seine Flexibilität, da sie das Auslesen des Speichers sowohl mit einem herkömmlichen Ansatz des NAND-Typs als auch mit einem effizienten wahlfreien Ansatz erlaubt, um so die Antworten der schnellsten Teilbereiche zu beschleunigen (Teilbereich 23a NOR-ähnlich, Seitenpuffer).
Darüber hinaus geschieht der Übergang von einem Modus in den anderen ohne komplizierte Wartezyklen, sondern als Funktion eines einzigen Steuerungsanschlussstiftes (PA), und ist daher somit unmittelbar wirksam.
Zusammenfassend erlaubt es die Speichervorrichtung gemäß der vorliegenden Erfindung es in einem einzigen, daher unter Verwendung einer einzigen Technologie, eine Gruppe von Funktionen zu realisieren, die bis jetzt lediglich durch Verknüpfen von Speicherzellen erzielt sind, die mit unterschiedlichen Technologien realisiert und strukturiert sind.
Alles wird mit einer leichten Modifikation der NAND-Speichermatrix erzielt und erlaubt den Gebrauch einer Flash-NAND-Struktur, die im Wesentlichen ein RAM oder ein ROM beim Hochfahrschritt ersetzt.
Aus einem anderen Blickwinkel ermöglicht die Erfindung es, eine vertraut langsame NAND-Struktur mit wahlfreiem Zugriff herzustellen.
Insgesamt erlangen die Vorrichtung und das Verfahren gemäß der vorliegenden Erfindung eine reichhaltige Serie von im Folgenden aufgelisteten Vorzügen.

– Verminderte Kosten und geringe Schaltungskomplexität;
– Speicherbereiche (größer oder gleich zwei) bei unterschiedlichen Betriebsgeschwindigkeiten, die mittels Reihendekodierung selektiert werden können;
– Speicherbereiche mit mindestens einem mit vollständigem wahlfreien Zugriff, im Wesentlichen mit NOR-Modi;
– ein Speicher-Teilbereich, der als Datenspeicher größerer Kapazität im Hinblick auf den für das Speichern von Code geeigneten Teilbereich verwendet werden kann;
– NAND-Protokoll für die Sektoren, welches für die Daten und vollständig wahlfreiem Zugriff für den Code-XIP angemessenen Teil verwendet wird;
– es macht ein RAM unnötig, um den Code auszuführen;
– geringe Assemblierungskosten im Hinblick auf bekannte Lösungen Toshiba/Samsung;
– geringe Kosten für den Benutzer im Fall des Gebrauches eines zusätzlichen RAM-Chips;
– vollständige technologische Kompatibilität mit anderen verknüpften NAND-Schaltungen, beispielsweise für die Realisierung von Speicherbereichen mit NOR-wahlfreiem Zugriff;
– Verminderung des kapazitiven Gewichtes der Bitleitungen mittels Entkopplern;
– ununterbrochener Zusammenhang und gemeinsames Benutzen der Strukturen der NAND-Bereiche bei unterschiedlichen Geschwindigkeiten.

Claims

Auf einem Halbleiter integrierte nichtflüchtige elektronische Speichervorrichtung (20) mit einer mindestens eine Speichermatrix (21), die in Reihen oder Wortleitungen (WL) und Spalten oder Bitleitungen (BL) von Speicherzellen organisiert ist, umfassenden Architektur, dadurch gekennzeichnet, dass die Matrix in mindestens einen ersten Speicherbereich (23) und einen zweiten Speicherbereich (23a) mit unterschiedlicher Zugriffsgeschwindigkeit aufgeteilt ist, wobei der erste Speicherbereich (23) und der zweite Speicherbereich (23a) die Strukturen der Bitleitungen (BL), die einander und eine nach der anderen entsprechen und die elektrisch durch gesteuerte Schalter (29), die zwischen dem ersten Speicherbereich (23) und dem zweiten Speicherbereich (23a) platziert sind, unterbrochen werden, gemeinsam nutzen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zellenanordnungen des ersten Speicherbereiches (23) im Hinblick auf die Zellenanordnungen des zweiten Speicherbereiches (23a) eine unterschiedliche Leitfähigkeit aufweisen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Speicherbereich (23) und der zweite Speicherbereich (23a) unabhängig voneinander und jeweils mit einem entsprechenden Zugriffsmodus ausgewählt werden können.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Speicherbereich (23) und der zweite Speicherbereich (23a) auch die zugeordneten Lese-, Programm- und Löschschaltungsteile gemeinsam nutzen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Speicherbereich (23) und der zweiten Speicherbereich (23a) dasselbe Protokoll und dieselben operativen Verwaltungsprozeduren aufrechterhalten, obgleich sie unterschiedliche Ausbreitungs- und Leitfähigkeitszeiten in den beiden Bereichen (23, 23a) tolerieren.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass dem ersten Speicherbereich (23) und dem zweiten Speicherbereich (23a) entsprechende Dekoderschaltungsstrukturen zugeordnet sind.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Speicherbereich (23a) unmittelbar nahe an den Modifizier- und Lese-Strukturen der Vorrichtung (20) angeordnet ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Strukturen der Bitleitungen (BL), die zu dem ersten Speicherbereich (23) bzw. zu dem zweiten Speicherbereich (23a) gehören, unterschiedliche Größen und kapazitative Lasten aufweisen.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Strukturen von Bitleitungen (BL) des ersten Speicherbereiches (23) länger sind als die Strukturen von Bitleitungen (BL) des zweiten Speicherbereiches (23a) und eine größere Kapazität im Hinblick auf die Strukturen der Bitleitungen (BL) des zweiten Speicherbereiches (23a) aufweisen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Bereich (23a) kleiner als der erste Bereich (23) ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Matrix vom Flash-EEPROM-Typ mit NAND-Architektur ist und dass der zweite Bereich (23) ein Bereich mit schnellem Zugriff ist und mit Zugriffszeiten arbeitet, die vergleichbar mit Speicherarchitekturen des NOR-Typs sind.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Entkopplung mittels Längstransistoren (29) des N-Kanal-Typs oder mittels Bank-Ansteuerleitungen erzielt wird.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zellen, aus denen der zweite Bereich (23a) aufgebaut ist, dieselben elektrischen Charakteristika aufweisen wie diejenigen der Zellen des ersten Bereiches (23).
Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die gesteuerten Schalter (29) durch Erzwingen eines hohen logischen Wertes (”1”) auf ihren Steuerungsanschlüssen aktiviert und durch Erzwingen eines niedrigen logischen Wertes (”0”) an ihren Steuerungsanschlüssen deaktiviert werden.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die gesteuerten Schalter (29) parallel aktiviert oder deaktiviert werden.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass nur der zweite Speicherbereich (23a) die Verbindung mit den Lese- und Modifizierungs-Strukturen aufrecht erhält, wenn die gesteuerten Schalter (29) deaktiviert sind.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Last einer gewöhnlichen Bitleitung aus der Kapazität relativ zu der einzigen Bitleitung des zweiten Speicherbereiches (23a) besteht, wenn die gesteuerten Schalter (29) deaktiviert sind.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede in dem zweiten Bereich (23a) ausgeführte Lese- oder Modifizierungs-Operation eine Deaktivierung der gesteuerten Schalter (29) impliziert [und] umgekehrt jede auf dem ersten Bereich (23) ausgeführte Lese- oder Modifizierungs-Operation eine Aktivierung der gesteuerten Schalter (29) impliziert.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zellen beider Bereiche (23, 23a) in derselben Technologie realisiert sind.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zellen, aus denen der zweite Bereich (23a) aufgebaut ist, in denselben Modi wie die Zellen des ersten Bereiches (23) gelesen, programmiert und gelöscht werden.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Zellenanordnungen des zweiten Bereiches (23a) im Hinblick auf die Anzahl von Zellenanordnungen des ersten Bereiches (23) eine verminderte Anzahl von Zellen des NAND-Typs beinhalten.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Zellenanordnungen des zweiten Bereiches (23a) es ermöglichen, den Betrieb mit einem größeren Lesestrom im Hinblick auf denjenigen der Zellen des entsprechenden Bereiches (23) durchzuführen.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Bereich (23a) bevorzugterweise Grundeinheiten aus lediglich vier Zellen in Reihe mit den entsprechenden Ansteuerleitungen beinhaltet.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass der erste Bereich (23) Grundeinheiten von mindestens 16 Zellen in Reihe mit den entsprechenden Ansteuerleitungen umfasst.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Grundstrukturen des zweiten Speicherbereiches (23a) in einer Art und Weise organisiert sind, so dass sie die Implementation von Kontaktbrücken-Techniken erlauben.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass im zweiten Bereich (23a) nach Art einer ”Kontaktbrücke” ausgeführte Verbindungen sowohl auf den Wortleitungen, auf den Drain-Auswahl-Leitungen (DSL), als auch auf den Source-Auswählleitungen (SSL) vorgesehen sind.
Vorrichtung nach Anspruch 25, dadurch gekennzeichnet, dass eine nach Art einer ”Kontaktbrücke” ausgeführte Verbindung auch auf der Steuerungsleitung der gesteuerten Schalter (29) vorgesehen ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Ausbreitungszeiten aller Auswählleitungen in dem zweiten Bereich (23a) außergewöhnlich niedriger sind als entsprechende Ausbreitungszeiten in dem ersten Bereich (23).
Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass die zwei Speicherbereiche (23, 23a) beim Lesen mit einem parallelen Adressierungsmodus ausgewählt und verwaltet werden können, der durch Erzwingen eines hohen Logikwertes auf einem Steuerungsanschluss (PA) der Speichervorrichtung ausgewählt werden kann.
Vorrichtung nach Anspruch 29, dadurch gekennzeichnet, dass der parallele Adressierungs-Modus während der Modifizierungs-Operationen deaktiviert ist.
Verfahren zum Lesen einer auf einem Halbleiter integrierten nichtflüchtigen elektronischen Speichervorrichtung (20) mit einer mindestens eine Speichermatrix (21), die in Reihen oder Wortleitungen (WL) und Spalten oder Bitleitungen (BL) von Speicherzellen organisiert ist, umfassenden Architektur, dadurch gekennzeichnet, dass es eine Speichermatrix vorsieht, die mindestens in einen ersten Speicherbereich (23) und einen zweiten Speicherbereich (23a) mit unterschiedlicher Datenspeicherkapazität und unterschiedlichen Zugriffsgeschwindigkeiten aufgeteilt ist und die die Strukturen der Bitleitungen (BL) gemeinsam nutzt, wobei der erste Speicherbereich (23) und der zweite Speicherbereich (23a) unabhängig voneinander durch Deaktivieren von zwischen dem ersten Bereich (23) und dem zweiten Bereich (23a) angeordneten gesteuerten Schaltern (29) und durch Vermindern der kapazitativen Last von mindestens einer mit der Leseschaltung verbundenen Bitleitung auswählbar sind.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass nur der zweite Speicherbereich (23a) die Verbindung mit den Lese- und Modifiziererstrukturen aufrechterhält, wenn die gesteuerten Schalter (29) deaktiviert sind.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass jede in dem zweiten Bereich (23a) durchgeführte Lese- oder Modifizierungs-Operation eine Deaktivierung der gesteuerten Schalter (29) impliziert [und] umgekehrt jede im ersten Bereich (23) ausgeführte Lese- oder Modifizierungsoperation eine Aktivierung der gesteuerten Schalter (29) impliziert.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die elementaren Strukturen von Zellen des zweiten Bereiches (23a) es erlauben, im Hinblick auf die Zellen des ersten Bereiches (23) mit einem größeren Lesestrom betrieben zu werden.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Matrix vom Flash-EEPROM-Typ mit NAND-Architektur ist.