DE102008003637A1

DE102008003637A1 - Integrierter Schaltkreis, Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, und Speichermodul

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Publication number: DE102008003637A1
Application number: DE102008003637A
Authority: DE
Inventors: Josef Dr. Willer; Gert Koebernik
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2008-01-09
Filing date: 2008-01-09
Publication date: 2009-08-06
Anticipated expiration: 2028-01-10
Also published as: US20090201740A1; US7796449B2; DE102008003637B4

Abstract

Ein integrierter Schaltkreis weist eine Speicherzellen-Anordnung auf. Die Speicherzellen-Anordnung weist auf ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen, und eine Speicherzellen-Anordnung-Steuerung. Die Speicherzellen-Anordnung-Steuerung ist derart eingerichtet, dass in einem ersten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird, und in einem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.

Description

Die Erfindung betrifft einen Integrierten Schaltkreis, ein Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, und ein Speichermodul.
Ein herkömmliches Speichersystem weist ein Speicherzellenfeld mit einer Vielzahl von Flash-EEPROM (Electrically Erasable Programmable Read Only Memory; elektrisch löschbare programmierbare Nur-Lese-Speicher)-Speicherzellen auf. Weiterhin kann es in einem herkömmlichen Speichersystem vorgesehen sein, die Flash-EEPROM-Speicherzellen in einem ersten Betriebsmodus derart zu programmieren, dass jeweils nur ein Bit in einer jeweiligen Flash-EEPROM-Speicherzelle gespeichert wird und somit das Speicherzellenfeld anschaulich als ein Cache-Speicher fungiert. Später werden in einer Hintergrund-Operation des Speichersystems die gespeicherten Daten ausgelesen und erneut in die Flash-EEPROM-Speicherzellen eingeschrieben, diesmal jedoch in einem zweiten Betriebsmodus derart, dass jeweils mehrere Bits in einer jeweiligen Flash-EEPROM-Speicherzelle gespeichert werden.
In einem herkömmlichen Verfahren zum Speichern eines Zustands in einen ferroelektrischen Transistor einer Speicherzelle in einer Speichermatrix wird mindestens ein weiterer ferroelektrischer Transistor der Speichermatrix derart angesteuert, dass er in dessen Verarmungsbereich betrieben wird.
Gemäß verschiedenen Ausführungsbeispielen der Erfindung wird erreicht, dass auf sehr einfache Weise anwendungsabhängig ein schnelles Speichern von Information in einem Speicherzellenfeld ermöglicht wird.
Gemäß einem Ausführungsbeispiel der Erfindung wird ein Integrierter Schaltkreis mit einer Speicherzellen-Anordnung bereitgestellt. Die Speicherzellen-Anordnung kann aufweisen ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen, und eine Speicherzellen-Anordnung-Steuerung, die derart eingerichtet ist, dass in einem ersten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird, und in einem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises bereitgestellt. Die Speicherzellen-Anordnung weist ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen auf. Gemäß dem Verfahren wird in einem ersten Programmiermodus mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, wird zur Abschirmung der mindestens einen zu programmierenden Speicherzellen angesteuert, und in einem zweiten Programmiermodus wird mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, wird nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Speichermodul bereitgestellt, das aufweist eine Vielzahl von integrierten Schaltkreisen, wobei zumindest ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellen-Anordnung aufweist, wobei die Speicherzellen-Anordnung aufweist ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen, und eine Speicherzellen-Anordnung-Steuerung. Die Speicherzellen-Anordnung-Steuerung ist derart eingerichtet, dass in einem ersten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird, und in einem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Die beschriebenen Ausgestaltungen der Erfindung gelten sinngemäß für den Integrierten Schaltkreis als auch für das Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, und das Speichermodul.
In dem zweiten Programmiermodus kann beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen vorgesehen sein, dass keine der zu programmierenden Speicherzelle benachbart angeordneten Speicherzellen zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Die mindestens eine zu programmierende Speicherzelle kann mit einer ersten Ansteuerleitung elektrisch gekoppelt sein und die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ist mit einer zweiten Ansteuerleitung elektrisch gekoppelt, die zumindest teilweise neben der ersten Ansteuerleitung angeordnet ist.
In einer Ausgestaltung der Erfindung kann ein Steuer-Anschluss der mindestens einen zu programmierenden Speicherzelle mit der ersten Ansteuerleitung elektrisch gekoppelt sein, und ein Steuer-Anschluss der mindestens einen Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, kann mit der zweiten Ansteuerleitung elektrisch gekoppelt sein.
Ferner kann die erste Ansteuerleitung eine erste Wortleitung sein und die zweite Ansteuerleitung kann eine zweite Wortleitung sein, die neben der ersten Wortleitung angeordnet ist.
Die Speicherzellen können in dem Speicherzellenfeld matrixförmig in Zeilen und Spalten oder zickzackförmig angeordnet sein.
In verschiedenen Ausführungsbeispielen der Erfindung sind die Speicherzellen nicht-flüchtige Speicherzellen.
Eine "nichtflüchtige Speicherzelle" kann als Speicherzelle verstanden werden, die Daten speichert, selbst wenn sie nicht aktiv ist. In einer Ausführungsform der Erfindung kann eine_ Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel gegenwärtig der Zugriff auf den Inhalt der Speicherzelle inaktiv ist. In einer anderen Ausführungsform kann eine Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel die Energieversorgung inaktiv ist. Ferner können die gespeicherten Daten in regelmäßigen zeitlichen Abständen aktualisiert werden, jedoch nicht wie bei einer "flüchtigen Speicherzelle" alle paar Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten. Alternativ kann es in manchen Ausführungen auch überhaupt nicht erforderlich sein, die Daten zu aktualisieren.
Die nicht-flüchtigen Speicherzellen können Speicherzellen sein ausgewählt aus einer Gruppe von Speicherzellen bestehend beispielsweise aus:

• ferroelektrische Vielfachzugriffsspeicher-Speicherzellen (ferroelectric random access memory, FeRAM, FRAM);
• magnetoresistive Vielfachzugriffsspeicher-Speicherzellen (magnetoresistive random access memory, MRAM);
• Phasenänderungs-Vielfachzugriffsspeicher-Speicherzellen (phase change random access memory, PCRAM, beispielsweise so genannte Ovonic Unified Memory (OUM)-Speicherzellen);
• Chalkogenid-Vielfachzugriffsspeicher-Speicherzellen (chalcogenide random access memory, C-RAM);
• Leitfähiges-Filament-Vielfachzugriffsspeicher-Speicherzellen (beispielsweise Leitfähige-Überbrückungs-Vielfachzugriffsspeicher-Speicherzellen, conductive bridging random access memory, CBRAM, auch bezeichnet als programmierbare Metallisierungszelle, programmable metallization cell, PMC);
• organische Vielfachzugriffsspeicher-Speicherzellen (organic random access memory, ORAM);
• Nanoröhren-Vielfachzugriffsspeicher-Speicherzellen (nanotube random access memory, NRAM).

In alternativen Ausführungsformen der Erfindung können auch andere Arten nicht-flüchtiger Speicherzellen verwendet werden.
In verschiedenen Ausführungsformen der Erfindung sind die Speicherzellen resistive Speicherzellen.
Ferner können die Speicherzellen elektrisch löschbare Nur-Lese-Speicher-Speicherzellen (electrically erasable programmable read only memory, EEPROM) sein.
In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen Flash-Speicherzellen, beispielsweise Ladungsspeicher-Speicherzellen wie beispielsweise Floating Gate-Speicherzellen oder Ladungsfänger-Speicherzellen.
Ladungsfänger-Speicherzellen können eine Ladungsfänger-Schicht-Struktur zum Einfangen von elektrischen Ladungsträgern aufweisen, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist. In einer Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine dielektrische Schicht auf, die aus einem Material hergestellt ist, das aus einer Gruppe ausgewählt ist, bestehend aus Silizium-Nitrid (Si₃N₄), Aluminium-Oxid (Al₂O₃), Hafnium-Oxid (HfO₂), Zirkonoxid (ZrO₂), Yttriumoxid (Y₂O₃), Lanthanoxid (LaO₂), amorphem Silizium, Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und einem Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Bestandteilen Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer alternativen Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine, zwei, drei, vier oder sogar mehr dielektrische Schichten auf, die über einander gebildet sind. Ferner weist die Ladungsfänger-Schicht-Struktur in einer alternativen Ausführungsform der Erfindung eine Nitrid-Oxid-Schicht-Struktur auf, wodurch eine ONO-Struktur zusammen mit der Gate-Isolations-Schicht gebildet wird, die aus einem Oxid hergestellt sein kann.
Die Speicherzellen-Anordnung-Steuerung kann derart eingerichtet sein, dass zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an diese ein elektrisches Potential angelegt wird. In einem Ausführungsbeispiel beträgt das elektrische Potential im Wesentlichen Null Volt. In einem alternativen Ausführungsbeispiel ist das elektrische Potential ein elektrisches Potential, dessen Polarität entgegengesetzt ist zu dem zum Programmieren der mindestens einen zu programmierenden Speicherzelle verwendeten elektrischen Potential.
Weiterhin kann das Speicherzellenfeld der Speicherzellen-Anordnung mindestens eine zusätzliche Speicherzelle aufweisen, die neben der zu programmierenden Speicherzelle angeordnet ist. Die mindestens eine zusätzliche Speicherzelle kann mit einer dritten Ansteuerleitung elektrisch gekoppelt sein, die zumindest teilweise neben der ersten Ansteuerleitung und zumindest teilweise auf der anderen Seite der ersten Ansteuerleitung als die zweite Ansteuerleitung angeordnet ist. Die Speicherzellen-Anordnung-Steuerung kann in diesem Fall derart eingerichtet sein, dass die mindestens eine zusätzliche Speicherzelle zur Abschirmung der mindestens einen zu programmierenden Speicherzellen angesteuert wird.
In einer anderen Ausgestaltung der Erfindung ist die Speicherzellen-Anordnung-Steuerung derart eingerichtet, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn keine Speicherzellen-Anordnungexterne Programmieranforderung bearbeitet wird. In diesem Fall stellt der zweite Programmiermodus beispielsweise einen Hintergrund-Betriebsmodus dar, d. h. anders ausgedrückt werden gemäß dieser Ausgestaltung beispielsweise die Speicherzellen gemäß dem ersten Betriebsmodus schnell mit geringerer Speicherdichte programmiert und später, wenn die Speicherzellen-Anordnung keine externen Schreib-Operationen, Lese-Operationen oder Lösch-Operationen auszuführen hat und somit aus Anwendersicht inaktiv ist (sich im Ruhe-Zustand befindet), werden die gemäß dem ersten Betriebsmodus gespeicherten Daten aus den Speicherzellen ausgelesen und gemäß dem zweiten Betriebsmodus wieder in das Speicherzellenfeld hineingeschrieben, beispielsweise mit einer höheren Speicherdichte (beispielsweise mit einer höheren Anzahl von Bits/Speicherzelle als gemäß dem ersten Betriebsmodus). Somit erfolgt gemäß einem Ausführungsbeispiel der Erfindung eine hochdichte Speicherung von Daten für den Anwender nicht erkennbar. Der Anwender würde in diesem Fall lediglich eine sehr schnelle Speicherung der Daten gemäß dem ersten Betriebsmodus wahrnehmen, was die Benutzerfreundlichkeit erhöht.
In einem Ausführungsbeispiel der Erfindung kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn ein vordefiniertes Kriterium erfüllt ist.
Das vordefinierte Kriterium kann ein vorgegebener Füllstand des Speicherzellenfeldes sein. In diesem Fall kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn der Füllstand des Speicherzellenfeldes größer ist als der vorgegebene Füllstand. Alternativ kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus in einer höheren Speicherdichte programmiert werden als gemäß dem ersten Programmiermodus. Ferner kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus mit mehr Programmier-Spannungspulsen und/oder mit Programmier-Spannungspulsen längerer Zeitdauer (beispielsweise mit geringerer Spannung) und/oder mit Programmier-Spannungspulsen geringerer Spannung programmiert werden als gemäß dem ersten Programmiermodus. Insbesondere kann das Programmieren zumindest in der letzten Phase (beispielsweise in den letzten ein, zwei, drei, vier oder fünf Programmier-Spannungspulsen) in kleineren oder auch zunehmend kleiner werdenden Inkrementen der Einsatzspannungs-Trimmung, vorzugsweise Einsatzspannungs-Erhöhung in Richtung des Zielwertes der Einsatzspannung erfolgen.
In einem Ausführungsbeispiel der Erfindung ist das Speichermodul ein stapelbares Speichermodul, wobei mindestens einige der integrierten Schaltkreise übereinander gestapelt angeordnet sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1 ein Computersystem mit einer Speicherzellen-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
2 ein Speicherzellenfeld gemäß einem Ausführungsbeispiel der Erfindung aus 1 in größerem Detail;
3 eine Speicherzellen-Anordnung des Speicherzellenfeldes aus 2 gemäß einem Ausführungsbeispiel der Erfindung;
4 einen Ausschnitt der Speicherzellen-Anordnung aus
3 gemäß einem Ausführungsbeispiel der Erfindung;
5 einen Ausschnitt der Speicherzellen-Anordnung aus
3 gemäß einem Ausführungsbeispiel der Erfindung, wobei eine Abschirmung von programmierten Speicherzellen mittels benachbarter Wortleitungen dargestellt ist;
6 ein Ablaufdiagramm, in dem ein Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist; und
7A und 7B ein Speichermodul (7A) und ein stapelbares Speichermodul (7B) gemäß einem Ausführungsbeispiel der Erfindung.
Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen, Bezugszeichen versehen, soweit dies zweckmäßig ist.
1 zeigt ein Computersystem 100 mit einer Computer-Anordnung 102 und einer Speicherzellen-Anordnung 120 gemäß einem Ausführungsbeispiel der Erfindung.
Die Computer-Anordnung 102 kann in unterschiedlichen Ausführungsbeispielen der Erfindung eingerichtet sein als (alternativ kann die Computer-Anordnung 102 aufweisen) ein jedwedes Gerät mit einem Prozessor, beispielsweise mit einem programmierbaren Prozessor wie z. B. einem Mikroprozessor (beispielsweise ein CISC (Complex Instruction Set Computer) Mikroprozessor oder ein RISC (Reduced Instruction Set Computer) Mikroprozessor). In verschiedenen Ausführungsbeispielen der Erfindung ist die Computer-Anordnung 102 beispielsweise eingerichtet als (alternativ weist die Computer-Anordnung 102 auf) einen Personal Computer, eine Workstation, einen persönlichen digitalen Assistenten (Personal Digital Assistant, PDA), ein Funktelefon (beispielsweise ein Schnurlos-Funktelefon oder ein Mobilfunktelefon), eine Kamera (beispielsweise eine Analogkamera oder eine Digitalkamera), oder ein anderes Gerät mit einem Prozessor (wie beispielsweise ein Hausgerät (beispielsweise eine Waschmaschine, eine Spülmaschine, etc.).
In einem Ausführungsbeispiel der Erfindung weist die Computer-Anordnung 102 einen oder mehrere Computer- Anordnungs-interne Vielfachzugriffsspeicher (Random Access Memory) 104 auf, beispielsweise einen dynamischen Vielfachzugriffsspeicher (Dynamic Random Access Memory), in dem oder in denen beispielsweise zu verarbeitende Daten gespeichert werden können. Ferner kann die Computer-Anordnung 102 einen oder mehrere Computer-Anordnungs-interne Nur-Lese-Speicher (Read Only Memory, ROM) 106 aufweisen, in dem oder in denen beispielsweise der von einem ebenfalls in der Computer-Anordnung 102 vorgesehenen Prozessor 108 (beispielsweise einem Prozessor, wie er oben beschrieben worden ist) auszuführender Programm-Code gespeichert sein kann.
Ferner können in der Computer-Anordnung 102 in einem Ausführungsbeispiel der Erfindung eine oder mehrere Eingabe/Ausgabe-Schnittstellen 110, 112, 114 (in 1 sind drei Eingabe/Ausgabe-Schnittstellen gezeigt, in alternativen Ausführungsbeispielen der Erfindung können beispielsweise eine, zwei, vier oder sogar mehr als vier Eingabe/Ausgabe-Schnittstellen vorgesehen sein) zum Anschließen von einer oder mehreren Computer-Anordnungs-externen Einrichtungen (wie beispielsweise zusätzliche Speicher, eine oder mehrere Kommunikationseinrichtungen, einen oder mehrere zusätzlichen Prozessoren, etc.) an die Computer-Anordnung 102 vorgesehen sein.
Die Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als analoge Schnittstellen und/oder als digitale Schnittstellen realisiert sein. Die Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als serielle Schnittstellen und/oder als digitale Schnittstellen realisiert sein. Die Eingabe/Ausgabe-Schnittstellen 110, 112, 114 können als ein oder mehrere Schaltkreise implementiert sein, welcher oder welche einen jeweiligen Kommunikationsprotokollstapel in seiner Funktionalität realisiert gemäß dem zur Datenübertragung jeweils verwendeten Kommunikationsprotokoll. Jede der Eingabe/Ausgabe-Schnittstellen 110, 112, 114 kann gemäß einem beliebigen Kommunikationsprotokoll eingerichtet sein. In einem Ausführungsbeispiel der Erfindung kann jede der Eingabe/Ausgabe-Schnittstellen 110, 112, 114 gemäß einem der folgenden Kommunikationsprotokolle eingerichtet sein:

• einem Adhoc-Kommunikationsprotokoll wie beispielsweise Firewire oder Bluetooth;
• einem Kommunikationsprotokoll zur seriellen Datenübertragung wie beispielsweise RS-232, Universal Serial Bus (USB) (beispielsweise USB 1.0, USB 1.1, USB 2.0, USB 3.0);
• einem beliebigen anderen Kommunikationsprotokoll wie beispielsweise IrDA (Infrared Data Association).

In einem Ausführungsbeispiel der Erfindung ist die erste Eingabe/Ausgabe-Schnittstellen 110 eine USB-Schnittstelle (in alternativen Ausgestaltungen der Erfindung kann sie gemäß einem beliebigen anderen Kommunikationsprotokoll eingerichtet sein, beispielsweise gemäß einem oben beschriebenen).
In einem Ausführungsbeispiel der Erfindung weist die Computer-Anordnung 102 optional einen zusätzlichen digitalen Signalprozessor (DSP) 116 auf, der beispielsweise zur digitalen Signalverarbeitung vorgesehen sein kann. Weiterhin kann die Computer-Anordnung 102 zusätzliche Kommunikationsmodule (nicht gezeigt) aufweisen wie beispielsweise einen oder mehrere Sender, einen oder mehrere Empfänger, eine oder mehrere Antennen, usw.
Die Computer-Anordnung 102 kann ferner zusätzliche Komponenten (nicht gezeigt) aufweisen, die in der jeweiligen Anwendung erwünscht oder erforderlich sind.
In einem Ausführungsbeispiel der Erfindung können einige oder alle der in der Computer-Anordnung 102 vorgesehenen Schaltkreise oder Komponenten miteinander mittels einer oder mehrerer Computer-Anordnungs-interner Verbindungen 118 (beispielsweise mittels eines oder mehrerer Computerbusse) verbunden sein zum Übertragen von Daten und/oder Steuersignalen zwischen den jeweils miteinander verbundenen Schaltkreisen oder Komponenten.
Ferner weist das Computersystem 100, wie oben beschrieben worden ist, gemäß einem Ausführungsbeispiel der Erfindung die Speicherzellen-Anordnung 120 auf.
Die Speicherzellen-Anordnung 120 kann gemäß einem Ausführungsbeispiel der Erfindung als ein integrierter Schaltkreis eingerichtet sein. Die Speicherzellen-Anordnung 120 kann ferner in einem Speichermodul vorgesehen sein mit einer Vielzahl von integrierten Schaltkreisen, wobei zumindest ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellen-Anordnung 120 aufweist, wie im Folgenden noch näher erläutert wird. Das Speichermodul kann ein stapelbares Speichermodul sein, wobei mindestens einige der integrierten Schaltkreise übereinander gestapelt angeordnet sind. In einem Ausführungsbeispiel der Erfindung ist die Speicherzellen-Anordnung 120 in Form einer Speicherkarte ausgebildet.
In einem Ausführungsbeispiel der Erfindung kann die Speicherzellen-Anordnung 120 eine Speicherzellen-Anordnung-Steuerung 122 aufweisen (beispielsweise implementiert mittels hartverdrahteter Logik und/oder mittels eines oder mehrerer programmierbarer Prozessoren, beispielsweise mittels eines oder mehrerer programmierbarer Prozessoren wie z. B. eines oder mehrerer Mikroprozessoren (beispielsweise CISC (Complex Instruction Set Computer) Mikroprozessor(en) oder RISC (Reduced Instruction Set Computer) Mikroprozessor(en)).
Die Speicherzellen-Anordnung 120 kann ferner einen Speicher 124 aufweisen mit einer Vielzahl von Speicherzellen. Der Speicher 124 wird im Folgenden noch näher beschrieben.
In einem Ausführungsbeispiel der Erfindung kann die Speicherzellen-Anordnung-Steuerung 122 mittels unterschiedlicher Verbindungen mit dem Speicher 124 verbunden sein. Jede der Verbindungen kann eine oder mehrere Leitungen aufweisen und somit beispielsweise eine Busbreite von einem oder mehreren Bits. So kann beispielsweise ein Adressbus 126 vorgesehen sein, mittels dessen dem Speicher 124 eine oder mehrere Adressen einer oder mehrerer Speicherzellen von der Speicherzellen-Anordnung-Steuerung 122 bereitgestellt wird, auf der oder denen eine Operation (beispielsweise eine Lösch-Operation, eine Schreib-Operation, eine Lese-Operation, eine Lösch-Verifizier-Operation, oder eine Schreib-Verifizier-Operation, etc.) ausgeführt werden soll. Weiterhin kann eine Daten-Schreib-Verbindung 128 vorgesehen sein, mittels der die in die jeweils adressierte Speicherzelle zu schreibende Information von der Speicherzellen-Anordnung-Steuerung 122 dem Speicher 124 zugeführt werden kann. Ferner kann eine Daten-Lese-Verbindung 130 vorgesehen sein, mittels der die in der jeweils adressierten Speicherzelle gespeicherte Information aus dem Speicher 124 ausgelesen und der Speicherzellen-Anordnung-Steuerung 122 und darüber beispielsweise der Computer-Anordnung 102 oder alternativ direkt der Computer-Anordnung 102 (in welchem Fall die erste Eingabe/Ausgabe-Schnittstellen 110 direkt mit dem Speicher 124 verbunden wäre) zugeführt werden kann. Mittels einer bidirektionalen Steuer/Zustands-Verbindung 132 können dem Speicher 124 von der Speicherzellen-Anordnung-Steuerung 122 Steuersignale zugeführt werden oder es können der Speicherzellen-Anordnung-Steuerung 122 von dem Speicher 124 den Zustand des Speichers 124 repräsentierende Zustandssignale zugeführt werden.
In einem Ausführungsbeispiel der Erfindung ist die Speicherzellen-Anordnung-Steuerung 122 mit der ersten Eingabe/Ausgabe-Schnittstellen 110 mittels einer Kommunikationsverbindung 134 (beispielsweise einer USB-Kommunikationsverbindung) verbunden.
In einem Ausführungsbeispiel der Erfindung weist der Speicher 124 einen Chip oder mehrere Chips auf. Weiterhin kann die Speicherzellen-Anordnung-Steuerung 122 auf demselben Chip realisiert sein wie Komponenten des Speichers 124 oder auf einem separaten Chip.
2 zeigt einen Speicher 124 gemäß einem Ausführungsbeispiel der Erfindung in größerem Detail.
In einem Ausführungsbeispiel der Erfindung weist der Speicher 124 ein Speicherzellenfeld 202 mit einer Vielzahl von Speicherzellen auf. Die Speicherzellen können in dem Speicherzellenfeld 202 matrixförmig in Zeilen und Spalten oder alternativ beispielsweise zickzackförmig angeordnet sein. In anderen Ausführungsbeispielen können die Speicherzellen in dem Speicherzellenfeld 202 in beliebiger anderer Art angeordnet sein.
Allgemein ist beispielsweise jede Speicherzelle mindestens mit einer ersten Ansteuerleitung (beispielsweise einer Wortleitung) sowie mit einer zweiten Ansteuerleitung (beispielsweise einer Bitleitung) verbunden.
In einem Ausführungsbeispiel, in dem die Speicherzellen in dem Speicherzellenfeld 202 matrixförmig in Zeilen und Spalten angeordnet sind, können ein Zeilendekoder-Schaltkreis 204 zum Auswählen mindestens einer Zeilen-Ansteuerleitung (beispielsweise einer Wortleitung) einer Vielzahl von Zeilen-Ansteuerleitungen 206 in dem Speicherzellenfeld 202 vorgesehen sein sowie ein Spaltendekoder-Schaltkreis 208 zum Auswählen mindestens einer Spalten-Ansteuerleitung (beispielsweise einer Bitleitung) einer Vielzahl von Spalten-Ansteuerleitungen 210 in dem Speicherzellenfeld 202.
In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen nicht-flüchtige Speicherzellen.
Eine "nichtflüchtige Speicherzelle" kann als Speicherzelle verstanden werden, die Daten speichert, selbst wenn sie nicht aktiv ist. In einer Ausführungsform der Erfindung kann eine Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel gegenwärtig der Zugriff auf den Inhalt der Speicherzelle inaktiv ist. In einer anderen Ausführungsform kann eine Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel die Energieversorgung inaktiv ist. Ferner können die gespeicherten Daten in regelmäßigen zeitlichen Abständen aktualisiert werden, jedoch nicht wie bei einer "flüchtigen Speicherzelle" alle paar Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten. Alternativ kann es in manchen Ausführungen auch überhaupt nicht erforderlich sein, die Daten zu aktualisieren.
Die nicht-flüchtigen Speicherzellen können Speicherzellen sein ausgewählt aus einer Gruppe von Speicherzellen. bestehend beispielsweise aus:

In alternativen Ausführungsformen der Erfindung können auch andere Arten nicht-flüchtiger Speicherzellen verwendet werden.
In verschiedenen Ausführungsformen der Erfindung sind die Speicherzellen resistive Speicherzellen.
Ferner können die Speicherzellen elektrisch löschbare Nur-Lese-Speicher-Speicherzellen (electrically erasable programmable read only memory, EEPROM) sein.
In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen Flash-Speicherzellen, beispielsweise Ladungsspeicher-Speicherzellen wie beispielsweise Floating Gate-Speicherzellen oder Ladungsfänger-Speicherzellen.
Ladungsfänger-Speicherzellen können eine Ladungsfänger-Schicht-Struktur zum Einfangen von elektrischen Ladungsträgern aufweisen, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist. In einer Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine dielektrische Schicht auf, die aus einem Material hergestellt ist, das aus einer Gruppe ausgewählt ist, bestehend aus Silizium-Nitrid (Si₃N₄), Aluminium-Oxid (Al₂O₃), Hafnium-Oxid (HfO₂), Zirkonoxid (ZrO₂), Yttriumoxid (Y₂O₃), Lanthanoxid (LaO₂), amorphem Silizium, Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und einem Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Bestandteilen Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer alternativen Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine, zwei, drei, vier oder sogar mehr dielektrische Schichten auf, die über einander gebildet sind. Ferner weist die Ladungsfänger-Schicht-Struktur in einer alternativen Ausführungsform der Erfindung eine Nitrid-Oxid-Schicht-Struktur auf, wodurch eine ONO-Struktur zusammen mit der Gate-Isolations-Schicht gebildet wird, die aus einem Oxid hergestellt sein kann.
In einem Ausführungsbeispiel werden dem Zeilendekoder-Schaltkreis 204 und dem Spaltendekoder-Schaltkreis 208 mittels des mit diesen verbundenen Adressbusses 126 Adresssignale zugeführt, mit denen mindestens eine für eine Zugriffs-Operation (beispielsweise eine der oben beschriebenen Operationen) auszuwählende Speicherzelle eindeutig identifiziert wird. Der Zeilendekoder-Schaltkreis 204 wählt mindestens eine Zeile und damit mindestens eine Zeilen-Ansteuerleitung 206 gemäß dem zugeführten Adresssignal aus. Ferner wählt der Spaltendekoder-Schaltkreis 208 mindestens eine Spalte und damit mindestens eine Spalten-Ansteuerleitung 210 gemäß dem zugeführten Adresssignal aus.
An die ausgewählte mindestens eine Zeilen-Ansteuerleitung 206 und an die ausgewählte mindestens eine Spalten-Ansteuerleitung 210 werden die gemäß der ausgewählten Operation vorgesehenen elektrischen Spannungen angelegt, beispielsweise zum Lesen, Programmieren (beispielsweise Schreiben) oder Löschen einer oder mehrerer Speicherzellen.
In dem Fall, dass jede Speicherzelle in Form eines Feldeffekttransistors eingerichtet ist (beispielsweise bei einer Ladungsspeicher-Speicherzelle) ist gemäß einem Ausführungsbeispiel der Gate-Anschluss mit der Zeilen-Ansteuerleitung 206 verbunden und ein erster Source/Drain-Anschluss ist mit einer ersten Spalten-Ansteuerleitung 210 verbunden. Ein zweiter Source/Drain-Anschluss kann mit einer zweiten Spalten-Ansteuerleitung 210 verbunden sein, alternativ mit einem ersten Source/Drain-Anschluss einer benachbarten Speicherzelle, welche dann beispielsweise auch mit derselben Zeilen-Ansteuerleitung 206 verbunden sein kann (dies ist der Fall beispielsweise bei einer NAND-Anordnung der Speicherzellen in dem Speicherzellenfeld 202.
In einem Ausführungsbeispiel der Erfindung werden beispielsweise zum Lesen oder zum Programmieren zur gleichen Zeit jeweils eine einzige Zeilen-Ansteuerleitung 206 und eine einzige Spalten-Ansteuerleitung 210 ausgewählt und geeignet angesteuert zum Lesen bzw. Programmieren der auf diese Weise ausgewählten Speicherzelle. In einer alternativen Ausführungsform der Erfindung kann es vorgesehen sein, zum Lesen oder zum Programmieren zur gleichen Zeit jeweils eine einzige Zeilen-Ansteuerleitung 206 und mehrere Spalten-Ansteuerleitungen 210 auszuwählen, womit mehrere Speicherzellen gelesen bzw. programmiert werden können.
Weiterhin weist der Speicher 124 gemäß einem Ausführungsbeispiel der Erfindung mindestens einen Schreib-Pufferspeicher 212 und mindestens einen Lese-Pufferspeicher 214 auf. Der mindestens eine Schreib-Pufferspeicher 212 und der mindestens eine Lese-Pufferspeicher 214 sind mit dem Spaltendekoder-Schaltkreis 208 verbunden. Je nach Speicherzellentyp können zum Auslesen der Speicherzellen Referenz-Speicherzellen 216 vorgesehen sein. Zum Programmieren (beispielsweise Schreiben) einer Speicherzelle werden die zu programmierenden Daten mittels der Daten-Schreib-Verbindung 128 von einem mit der Daten-Schreib-Verbindung 128 verbundenen Datenregister 218 empfangen und in dem mindestens einen Schreib-Pufferspeicher 212 während der Schreib-Operation zwischengespeichert.
Zum Lesen einer Speicherzelle werden die in der adressierten Speicherzelle gelesenen Daten (repräsentiert beispielsweise mittels eines elektrischen Stroms, der durch die adressierte Speicherzelle und die entsprechende Spalten-Ansteuerleitung 210 fließt, der zum Erfassen des Inhalts der Speicherzelle verglichen wird mit einem Strom-Schwellenwert, der beispielsweise abhängig sein kann von den Referenzzellen 216) in dem Lese-Pufferspeicher 214 während der Lese-Operation zwischengespeichert. Das Vergleichsergebnis und damit der Logikzustand der Speicherzelle (wobei der Logikzustand der Speicherzelle den Speicherinhalt der Speicherzelle repräsentiert) wird in dem Datenregister 218 gespeichert und mittels der Daten-Lese-Verbindung 130, mit der das Datenregister 218 gekoppelt ist, bereitgestellt.
Die Zugriffs-Operationen (beispielsweise Schreib-Operationen, Lese-Operationen oder Lösch-Operationen) werden von einer Speicher-internen Steuerlogik 220 gesteuert, welche ihrerseits gesteuert wird von der Speicherzellen-Anordnung-Steuerung 122 mittels der bidirektionalen Steuer/Zustands-Verbindung 132.
In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen des Speicherzellenfeldes in Speicherblöcke oder Speichersektoren gruppiert, die beispielsweise in einer Lösch-Operation gemeinsam gelöscht werden. In einem Ausführungsbeispiel der Erfindung sind in einem Speicherblock oder Speichersektor so viele Speicherzellen enthalten, dass beispielsweise dieselbe Menge von Daten gespeichert werden kann wie in einem herkömmlichen Festplasttenspeicher-Sektor (beispielsweise 512 Byte), obwohl ein Speicherblock oder Speichersektor alternativ auch eine andere Datenmenge speichern kann.
Weiterhin können in dem Speicher 124 andere übliche Speicherkomponenten (beispielsweise Ladungspumpen-Schaltkreise, etc.) vorgesehen sein, sind aber aus Gründen der Übersichtlichkeit in 1 und 2 nicht dargestellt.
3 zeigt eine Speicherzellen-Anordnung 300 des Speicherzellenfeldes 202 gemäß einem Ausführungsbeispiel der Erfindung.
In einem Ausführungsbeispiel der Erfindung ist die Speicherzellen-Anordnung 300 in Form eines NAND-Speicherzellenfeldes angeordnet (obwohl eine andere Verbindungsarchitektur in einer alternativen Ausführungsform ohne weiteres vorgesehen sein kann). Das NAND-Speicherzellenfeld 300 weist Wortleitungen 302 auf (beispielsweise die Zeilen-Ansteuerleitungen 206), wobei im Allgemeinen eine beliebige Anzahl von Wortleitungen 302 vorgesehen sein kann, beispielsweise sind in einem Ausführungsbeispiel 1024 Wortleitungen 302 vorgesehen, sowie die Wortleitungen 302 kreuzende Bitleitungen 304 (beispielsweise die Spalten-Ansteuerleitungen 210), wobei im Allgemeinen eine beliebige Anzahl von Bitleitungen 304 vorgesehen sein kann, beispielsweise sind in einem Ausführungsbeispiel 512 Bitleitungen 304 vorgesehen.
Das NAND-Speicherzellenfeld 300 weist ferner in einem Ausführungsbeispiel der Erfindung NAND-Stränge 306 auf, wobei jeder NAND-Strang 306 eine Mehrzahl von Speicherzellen, beispielsweise eine Mehrzahl von Ladungsspeicher-Speicherzellen 308 (beispielsweise transistor-artige Floating-Gate-Speicherzellen oder Ladungsfänger-Speicherzellen) aufweist. Weiterhin kann eine beliebige Anzahl von Speicherzellen 308 in jedem NAND-Strang 306 gemäß einem Ausführungsbeispiel der Erfindung vorgesehen sein, beispielsweise 32 Speicherzellen 308, 64 Speicherzellen 308, 128 Speicherzellen 308, usw. Die Speicherzellen 308 können miteinander in Serie Source-zu-Drain gekoppelt sein zwischen einem Source-Auswähl-Gate 310, das als ein Feldeffekttransistor realisiert sein kann, und einem Drain-Auswähl-Gate, welches ebenfalls als ein Feldeffekttransistor realisiert sein kann. Jedes Source-Auswähl-Gate 310 ist an einem Kreuzungspunkt einer Bitleitung 304 und einer Source-Auswählleitung 314 angeordnet. Jedes Drain-Auswähl-Gate 312 ist an einem Kreuzungspunkt einer Bitleitung 304 und einer Drain-Auswählleitung 316 angeordnet. Das Drain eines jeden Source-Auswähl-Gates 310 ist mit dem Source-Anschluss der ersten Speicherzelle 308 des entsprechenden NAND-Strangs 306 verbunden. Die Source eines jeden Source-Auswähl-Gates 310 ist mit einer gemeinsamen Sourceleitung 318 verbunden. Ein Steuer-Gate 320 eines jeden Source-Auswähl-Gates 310 ist mit der Source-Auswählleitung 314 verbunden.
In einem Ausführungsbeispiel der Erfindung ist die gemeinsame Sourceleitung 318 gekoppelt zwischen Source-Auswähl-Gates 310 für NAND-Stränge 306 zweier unterschiedlicher NAND-Arrays. Somit teilen sich zwei NAND-Arrays die gemeinsame Sourceleitung 318.
In einem Ausführungsbeispiel der Erfindung ist das Drain eines jeden Drain-Auswähl-Gates 312 mit der Bitleitung 304 des entsprechenden NAND-Strangs 306 an einem Drain-Kontakt 322 verbunden. Die Source eines jeden Drain-Auswähl-Gates 312 mit dem Drain der letzten Speicherzelle 308 des jeweiligen NAND-Strangs 306 verbunden. In einem Ausführungsbeispiel der Erfindung teilen sich mindestens zwei NAND-Stränge 306 denselben Drain-Kontakt 322.
In einem Ausführungsbeispiel der Erfindung weist jede Speicherzelle 308 eine Source 324 (beispielsweise einen ersten Source/Drain-Bereich), ein Drain 326 (beispielsweise einen zweiten Source/Drain-Bereich), einen Ladungsspeicher-Bereich 328 (beispielsweise einen Floating Gate-Bereich oder einen Ladungsfänger-Bereich (beispielsweise einen dielektrischen Schichtenstapel)), und ein Steuer-Gate 330 (beispielsweise einen Gate-Bereich) auf. Das Steuer-Gate 330 einer jeden Speicherzelle 308 ist mit einer jeweiligen Wortleitung 302 verbunden. Eine Spalte des NAND-Speicherzellenfeldes 300 weist einen jeweiligen NAND-Strang 306 auf und eine Zeile des NAND-Speicherzellenfeldes 300 weist diejenigen Speicherzellen 308 auf, die gemeinsam mit einer jeweiligen Wortleitung 302 verbunden sind.
In einem alternativen Ausführungsbeispiel der Erfindung ist das Speicherzellenfeld 300 ein NOR-Speicherzellenfeld 300. In noch einem anderen Ausführungsbeispiel der Erfindung ist das Speicherzellenfeld 300 in einer beliebigen anderen geeigneten Architektur angeordnet.
4 zeigt einen Ausschnitt 400 der Speicherzellen-Anordnung 300 aus 3 gemäß einem Ausführungsbeispiel der Erfindung in größerem Detail.
Wie in 4 dargestellt ist, existieren beispielsweise bei Floating Gate-Speicherzellen 308 Interferenzen zwischen den Floating Gate-Bereichen nebeneinander angeordneter Floating Gate-Speicherzellen 308, in 4 symbolisiert mittels erster Kopplungskapazitäten C_x (für kapazitive Kopplungen zwischen nebeneinander entlang derselben Wortleitung 302 angeordnete Floating Gate-Speicherzellen 308), zweiter Kopplungskapazitäten C_y (für kapazitive Kopplungen zwischen nebeneinander entlang derselben Bitleitung 304 angeordnete Floating Gate-Speicherzellen 308), sowie dritter Kopplungskapazitäten C_xy (für kapazitive Kopplungen zwischen Floating Gate-Speicherzellen 308, die mit einer benachbarten Wortleitung 302 und einer benachbarten Bitleitung 304 gekoppelt sind).
Diese Interferenzen können auf elektrische Felder zurückzuführen sein, die nach den Gesetzen der Elektrostatik zwischen benachbarten Speicherstrukturen auftreten können. Sie werden umso stärker, je näher die Speicherzellen im Zuge der Strukturverkleinerung aneinander rücken. Dieses Phänomen tritt deshalb bei den heute üblichen Strukturfeinheiten von 50 nm und weniger in immer stärkerem Maße in Erscheinung.
Diese Interferenzen bewirken eine Verbreiterung der Schellenspannungs-Verteilungen der Floating Gate-Speicherzellen 308 in einem Speicherzellenfeld 300, wobei die zweiten Kopplungskapazitäten C_y, den größten Wert annehmen.
Üblicherweise werden eine Vielzahl von Spannungspulsen im Rahmen einer Schreib-Operation benötigt, um ausreichend enge Schellenspannungs-Verteilungen der Floating Gate-Speicherzellen 308 in einem Speicherzellenfeld 300 zu erreichen. Dies führt zu einer relativ geringen Programmiergeschwindigkeit (beispielsweise üblicherweise in der Größenordnung von ungefähr 1 Mbyte/s). Dieses Phänomen tritt schon bei einer Einzel-Pegel-Speicherzelle auf, es gewinnt jedoch noch größere Bedeutung bei einer Mehrfach-Pegel-Speicherzelle.
Im Rahmen dieser Beschreibung wird unter dem Ausdruck "Mehrfach-Pegel-Speicherzelle" ("Multi-Level"-Speicherzelle") beispielsweise eine Speicherzelle verstanden, welche eingerichtet ist zum Speichern einer Mehrzahl von Bits mittels unterscheidbarer Schwellenspannungen der Speicherzelle, die abhängig sind von der Menge elektrischer Ladung, die in der Speicherzelle gespeichert ist, oder abhängig von der Menge des durch die Speicherzelle fließenden Stroms, womit eine Mehrzahl von logischen Zuständen repräsentiert wird.
In einem alternativen Ausführungsbeispiel der Erfindung können die Speicherzellen als "Mehrfach-Bit"-Speicherzellen eingerichtet sein.
Im Rahmen dieser Beschreibung wird unter dem Ausdruck "Mehrfach-Bit"-Speicherzelle ("Multi-Bit"-Speicherzelle) beispielsweise eine Speicherzelle verstanden, welche eingerichtet ist zum Speichern einer Mehrzahl von Bits mittels räumlich separater Elektrische-Ladung-Speicherbereiche oder mittels räumlich separater Elektrisch-Leitfähig-Bereiche, womit eine Mehrzahl von logischen Zuständen repräsentiert wird.
In einem Ausführungsbeispiel der Erfindung wird ein Kompromiss erreicht zwischen einer hohen Programmiergeschwindigkeit und einer hohen Speicherdichte in einer Speicherzellen-Anordnung (beispielsweise in einer Flash-Speicherzellen-Anordnung) mit starker Speicherzelle-zu-Speicherzelle-Interferenz.
In einem Ausführungsbeispiel der Erfindung wird eine Speicherzellen-Anordnung bereitgestellt mit einem Speicherzellenfeld beispielsweise mit Flash-Speicherzellen (z. B. in einem NAND-Speicher), wobei in jeder Speicherzelle mehr als ein Datenbit gespeichert werden kann, wobei jeder beliebige Bereich des Speicherzellenfeldes als ein schneller Schreib-Cache-Speicher oder als temporäres Speichermedium verwendet werden kann. In einem Ausführungsbeispiel der Erfindung werden die eingehenden zu speichernden Daten (zunächst) in einem Modus gespeichert mit einer Speicherdichte von kleiner als 1 Bit/Speicherzelle. In einem Ausführungsbeispiel der Erfindung kann die Speicherdichte in einem nachfolgenden Schritt erhöht werden und die zu speichernden Daten können dann mit höherer Speicherdichte (anders ausgedrückt verdichtet) in dem Speicherzellenfeld gespeichert werden.
In einem Ausführungsbeispiel der Erfindung stellt die Speicherzellen-Anordnung-Steuerung zwei unterschiedliche Programmiermodi bereit, beispielsweise einen ersten Programmiermodus, in dem beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird, und einen zweiten Programmiermodus, in dem beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Anders ausgedrückt werden in dem ersten Programmiermodus nicht alle Speicherzellen mit Daten beschrieben, sondern es werden in einem vorgegebenen Muster benachbarte Speicherzellen von zu programmierenden Speicherzellen als Abschirmelemente angesteuert, um somit die Interferenz zwischen den tatsächlich programmierten Speicherzellen zu reduzieren, womit beispielsweise die Programmiergeschwindigkeit erhöht werden kann. Je nach Anwendung kann jeweils nur jede zweite Speicherzelle entlang einer Ansteuerleitung (beispielsweise erste Ansteuerleitung und/oder zweite Ansteuerleitung) programmiert werden und die mit der jeweils dazwischenliegende Speicherzelle als Abschirmung verwendet werden, alternativ nur jede dritte, nur jede vierte, etc., also beispielsweise in einem regelmäßigen alternierenden Ansteuerungsmuster. Alternativ kann ein beliebiges anderes entsprechend der jeweiligen Architektur des Speicherzellenfeldes 300 und des Speicherzellentyps Ansteuerungsmuster für die zu programmierenden Speicherzellen und die als Abschirmung anzusteuernden Speicherzellen verwendet werden.
In dem zweiten Programmiermodus kann beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen vorgesehen sein, dass keine der zu programmierenden Speicherzelle benachbart angeordneten Speicherzellen zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Auf diese Weise ist in einem Ausführungsbeispiel der Erfindung ein schnelles Speichern in einem hochdichten Speicherzellenfeld ermöglicht.
In einem Ausführungsbeispiel der Erfindung ist es vorgesehen, dass in dem zweiten Programmiermodus keine Einschränkung hinsichtlich der Verwendbarkeit von Speicherzellen 308 mehr besteht und dass alle Speicherzellen 308 programmiert werden können, selbst die in dem ersten Programmiermodus als Abschirmelemente angesteuerten Speicherzellen 308.
In einem Ausführungsbeispiel ist die mindestens eine zu programmierende Speicherzelle mit einer ersten Ansteuerleitung elektrisch gekoppelt und die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ist mit einer zweiten Ansteuerleitung elektrisch gekoppelt, die zumindest teilweise neben der ersten Ansteuerleitung angeordnet ist. Weiterhin kann ein Steuer-Anschluss (beispielsweise der Gate-Anschluss) der mindestens einen zu programmierenden Speicherzelle mit der ersten Ansteuerleitung elektrisch gekoppelt sein, welche in diesem Fall eine erste Wortleitung sein kann und ein Steuer-Anschluss der mindestens einen Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, kann mit der zweiten Ansteuerleitung (beispielsweise eine zweite, der ersten Wortleitung (z. B. unmittelbar) benachbarte, Wortleitung) elektrisch gekoppelt ist. In diesem Beispiel wurde die Erkenntnis ausgenutzt, dass die zweiten Koppelkapazitäten C_y relativ große Werte annehmen und aus diesem Grund eine jeweilige Ansteuerung nur beispielsweise jeder zweiten Wortleitung zum Programmieren der Speicherzellen in dem ersten Programmiermodus einen relativ großen Einfluss auf die Reduktion der Interferenzen zwischen den Speicherzellen 308 in dem Speicherzellenfeld 300 hat. Auf diese Weise ist auf einfache Weise eine sehr effiziente und schnelle Programmierung der Speicherzellen 308 in dem ersten Programmiermodus ermöglicht. Somit werden anschaulich jeweils die Speicherzellen 308, die beispielsweise alle mit der oder den ersten Wortleitungen gekoppelt sind, programmiert, und diejenigen Speicherzellen 308, die mit den jeweils unmittelbar benachbart angeordneten Wortleitungen (z. B. den zweiten Wortleitungen) gekoppelt sind, werden als Abschirmung angesteuert, beispielsweise deaktiviert. In einem Ausführungsbeispiel der Erfindung wird die Abschirmung erreicht, indem die zur Abschirmung anzusteuernden Speicherzellen (beispielsweise mittels des jeweiligen Steuer-Anschlusses) auf ein vordefiniertes festgelegtes elektrisches Potential (welches in einer alternativen Ausführungsform jedoch abhängig von dem jeweiligen Programmierschema auch variabel gestaltet werden kann) gelegt werden.
So kann beispielsweise die Speicherzellen-Anordnung-Steuerung 122 derart eingerichtet sein, dass zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle (oder z. B. alle Speicherzellen, die an mit der benachbarten Wortleitung verbunden sind) angeordnet ist, ein elektrisches Potential von im Wesentlichen Null Volt angelegt wird, alternativ ein elektrisches Potential, dessen Polarität entgegengesetzt ist zu dem zum Programmieren der mindestens einen zu programmierenden Speicherzelle verwendeten elektrischen Potential.
5 zeigt einen Ausschnitt 500 der Speicherzellen-Anordnung 300 aus 3 gemäß einem Ausführungsbeispiel der Erfindung, wobei eine Abschirmung von programmierten Speicherzellen mittels benachbarter Wortleitungen dargestellt ist. In 5 sind die Wortleitungen, deren gekoppelte Speicherzellen 308 in dem ersten Programmiermodus zum Programmieren aktiviert sind, mit dem Bezugszeichen 502 versehen (in 5 die Wortleitungen WLi + 1 und WLi + 3). Die Wortleitungen, deren gekoppelte Speicherzellen 308 in dem ersten Programmiermodus zum Programmieren deaktiviert sind und als Abschirmung der zum Programmieren aktivierten Speicherzellen 308 angesteuert werden, sind mit dem Bezugszeichen 504 bezeichnet (in 5 die Wortleitungen WLi, WLi + 2 und WLi + 4).
In einem Ausführungsbeispiel ist die Speicherzellen-Anordnung-Steuerung 122 derart eingerichtet, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn keine Speicherzellen-Anordnung-externe Programmieranforderung bearbeitet wird, anschaulich beispielsweise als Hintergrund-Operation der Speicherzellen-Anordnung 124.
Beispielsweise wird in einer Ausführungsform ein Programmieren mit einer Speicherdichte von kleiner als 1 Bit/Speicherzelle mit einer hohen Programmiergeschwindigkeit (z. B. erster Programmiermodus) durchgeführt und dann, beispielsweise wenn die Speicherzellen-Anordnung keine externe Speicher-Anforderung zu bearbeiten hat, kann eine Verdichtung der gespeicherten Daten durchgeführt, beispielsweise indem die gemäß dem ersten Programmiermodus gespeicherten Daten ausgelesen werden und wieder in das Speicherzellenfeld eingeschrieben werden, jedoch mit einem beispielsweise langsameren Programmierschema (z. B. zweiter Programmiermodus.
In dem zweiten Programmiermodus können auch die in dem ersten Programmiermodus zur Abschirmung angesteuerten Speicherzellen 308 programmiert werden, so dass in dem zweiten Programmiermodus keine Abschirmung von Speicherzellen 308 vorgesehen sein kann.
So kann es vorgesehen sein, dass die Speicherzellen-Anordnung-Steuerung 122 derart eingerichtet ist, dass die Speicherzellen 308 in dem Speicherzellenfeld 202 gemäß dem zweiten Programmiermodus mit mehr Programmier-Spannungspulsen und/oder mit Programmier-Spannungspulsen längerer Zeitdauer (beispielsweise mit geringerer Spannung) und/oder mit Programmier-Spannungspulsen geringerer Spannung programmiert werden als gemäß dem ersten Programmiermodus.
Beispielsweise kann es vorgesehen sein, dass die Speicherzellen-Anordnung-Steuerung 122 derart eingerichtet ist, dass die Speicherzellen 308 in dem Speicherzellenfeld 202 gemäß dem zweiten Programmiermodus als Mehrfach-Pegel- Speicherzelle programmiert wird und gemäß dem ersten Programmiermodus als Einfach-Pegel-Speicherzelle programmiert wird.
Wie oben beschrieben wurde werden die Speicherzellen neben den programmierten Speicherzellen anschaulich als elektrostatisches Schild (beispielsweise die Speicherzellen, die mit einer jeden zweiten Wortleitung gekoppelt sind) verwendet, so dass beispielsweise gemäß dem ersten Programmiermodus ein Programmieren mit nur jeweils einem einzigen angelegten Spannungspuls erfolgen kann trotz eines hochdichten Speicherzellenfeldes.
Somit wird anschaulich gemäß einem Ausführungsbeispiel der Erfindung eine hohe Speicherdichte mit einer hohen Programmiergeschwindigkeit vereinigt. In einem Ausführungsbeispiel kann somit beispielsweise eine Programmiergeschwindigkeit in dem ersten Programmiermodus von größer oder gleich ungefähr 20 Mbyte/s erreicht werden.
In einem anderen Ausführungsbeispiel der Erfindung ist die Speicherzellen-Anordnung-Steuerung 122 derart eingerichtet, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn ein vordefiniertes Kriterium erfüllt ist.
Das vordefinierte Kriterium kann ein vorgegebener Füllstand des Speicherzellenfeldes 202 sein.
In diesem Beispiel erfolgt anschaulich das Programmieren gemäß dem ersten Programmiermodus (beispielsweise ein schnelles Programmieren der Speicherzellen 308) solange, bis eine vordefinierte Menge an Speicherzellen 308 in dem Speicherzellenfeld 202 programmiert sind, und ab dann erfolgt das Programmieren gemäß dem zweiten Programmiermodus (beispielsweise ein langsameres Programmieren mit höherer Speicherdichte der Speicherzellen 308). Anschaulich erfolgt ein schrittweises Füllen des Speichers in unterschiedlichen Programmiergeschwindigkeiten und unterschiedlichen Speicherdichten (zunächst mit höherer Programmiergeschwindigkeit, mit zunehmendem Füllstand gegebenenfalls mit niedrigerer Programmiergeschwindigkeit, jedoch mit höherer Speicherdichte).
In diesem Ausführungsbeispiel kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn der Füllstand des Speicherzellenfeldes größer ist als der vorgegebene Füllstand. Weiterhin kann die Speicherzellen-Anordnung-Steuerung derart eingerichtet sein, dass die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus in einer höheren Speicherdichte programmiert werden als gemäß dem ersten Programmiermodus.
In einem Ausführungsbeispiel der Erfindung kann durch Verwendung des zweiten Programmiermodus eine schmalere Lösch-Schwellenspannungs-Verteilung erreicht werden.
Alternativ kann das vordefinierte Kriterium sein, dass auf eine gemäß dem ersten Programmiermodus gespeicherte Datei eine vorgegebene Zeitdauer nicht zugegriffen worden ist.
Alternativ kann das vordefinierte Kriterium sein, dass ein Benutzer den zweiten Programmiermodus manuell aktiviert.
In einem alternativen Ausführungsbeispiel können die jeweils aktivierten Ansteuerleitungen bzw. die als Abschirmung angesteuerten Ansteuerleitungen vertauscht werden, so dass anschaulich ein Wear-Leveling implementiert werden kann, da statistisch alle Ansteuerleitungen einmal aktiviert sind und einmal deaktiviert (angesteuert als Abschirmung) sind.
6 ein Ablaufdiagramm 600, in dem ein Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In 602 wird in einem ersten Programmiermodus mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, wird zur Abschirmung der mindestens einen zu programmierenden Speicherzellen angesteuert.
In 604 wird in einem zweiten Programmiermodus mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert. Anders ausgedrückt wird in 604 die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht als elektrische Abschirmung der zu programmierenden Speicherzellen angesteuert (dies umfasst eine Art der Ansteuerung der mindestens einen Speicherzelle, die anders ist als eine Ansteuerung einer Speicherzelle in dem ersten Programmiermodus, bei dem die zu programmierenden Speicherzellen elektrisch abgeschirmt werden mittels der mindestens einen Speicherzelle).
Wie in den 7A und 7B dargestellt ist, können in einigen Ausführungsbeispielen Speichereinrichtungen, wie solche, wie sie hier beschrieben worden sind, in Modulen verwendet werden.
In 7A ist ein Speichermodul 700 dargestellt, auf welchem eine oder mehrere Speichereinrichtungen 704 auf einem Substrat 702 angeordnet sind. Die Speichereinrichtung 704 kann eine Mehrzahl von Speicherzellen aufweisen, wobei jede Speicherzelle ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung verwendet. Das Speichermodul 700 kann ferner eine oder mehrere elektronische Einrichtungen 706 aufweisen, welche einen oder mehrere Speicher enthalten können, einen oder mehre Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreis, einen oder mehrere Adressierungs-Schaltkreise, einen oder mehrere Bus-Verbindungs-Schaltkreise, oder einen oder mehrere andere Schaltkreise oder elektronische Einrichtungen, welche auf einem Modul mit einer Speichereinrichtung, wie beispielsweise der Speichereinrichtung 704, kombiniert werden können. Zusätzlich kann das Speichermodul 700 mehrere elektrische Verbindungen 708 aufweisen, welche verwendet werden können zum Verbinden des Speichermoduls 700 mit anderen elektronischen Komponenten, einschließlich anderer Module.
Wie in 7B dargestellt ist, können in einigen Ausführungsbeispielen der Erfindung diese Module stapelbar sein, so dass ein Stapel 750 gebildet werden kann. Beispielsweise kann ein stapelbares Speichermodul 752 eine oder mehrere Speichereinrichtungen 756 enthalten, welche auf einem stapelbaren Substrat 754 angeordnet sind. Die Speichereinrichtung 756 weist Speicherzellen auf, welche Speicherelemente gemäß einem Ausführungsbeispiel der Erfindung verwenden. Das stapelbare Speichermodul 752 kann ferner eine oder mehrer elektronische Einrichtungen 756 enthalten, welche enthalten können einen oder mehrere Speicher, einen oder mehrere Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreise, einen oder mehrere Adressier-Schaltkreise, einen oder mehrere Bus-Verbindungs-Schaltkreise, oder eine oder mehrere andere Schaltkreise oder elektronische Einrichtungen, welche kombiniert werden können auf einem Modul mit einer Speichereinrichtung, wie beispielsweise der Speichereinrichtung 756. Elektrische Verbindungen 760 sind vorgesehen zum Verbinden des stapelbaren Speichermoduls 752 mit anderen Modulen in dem Stapel 750, oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 750 können zusätzliche stapelbare Speichermodule enthalten, welche in gleicher Weise ausgebildet sein können wie das stapelbare Speichermodul 752, welches oben beschrieben worden ist, oder von anderen Arten von stapelbaren Modulen, wie beispielsweise stapelbare Verarbeitungs-Module, stapelbare Steuer-Module, stapelbare Kommunikations-Module oder andere Module, welche elektronische Komponenten enthalten.
Obwohl die Erfindung vor allem im Zusammenhang mit spezifischen Ausführungsbeispielen gezeigt und beschrieben worden ist, sollte es von denjenigen mit dem Fachgebiet vertrauten Personen verstanden werden, dass vielfältige Änderungen der Ausgestaltung und der Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Veränderungen, welche in Reichweite der Bedeutung und des Äquivalenzbereichs der Ansprüche liegen, von den Ansprüchen umfasst werden.

Claims

Integrierter Schaltkreis mit einer Speicherzellen-Anordnung, wobei die Speicherzellen-Anordnung aufweist: ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen; und eine Speicherzellen-Anordnung-Steuerung, die derart eingerichtet ist, dass • in einem ersten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird; und • in einem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Integrierter Schaltkreis gemäß Anspruch 1, wobei in dem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen keine der zu programmierenden Speicherzelle benachbart angeordneten Speicherzellen zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Integrierter Schaltkreis gemäß Anspruch 1 oder 2, • wobei die mindestens eine zu programmierende Speicherzelle mit einer ersten Ansteuerleitung elektrisch gekoppelt ist; und • wobei die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, mit einer zweiten Ansteuerleitung elektrisch gekoppelt ist, die zumindest teilweise neben der ersten Ansteuerleitung angeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 3, • wobei ein Steuer-Anschluss der mindestens einen zu programmierenden Speicherzelle mit der ersten Ansteuerleitung elektrisch gekoppelt ist; und • wobei ein Steuer-Anschluss der mindestens einen Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, mit der zweiten Ansteuerleitung elektrisch gekoppelt ist.
Integrierter Schaltkreis gemäß Anspruch 4, • wobei die erste Ansteuerleitung eine erste Wortleitung ist; und • wobei die zweite Ansteuerleitung eine zweite Wortleitung ist, die neben der ersten Wortleitung angeordnet ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 5, wobei die Speicherzellen in dem Speicherzellenfeld matrixförmig in Zeilen und Spalten oder zickzackförmig angeordnet sind.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, wobei die Speicherzellen nicht-flüchtige Speicherzellen sind.
Integrierter Schaltkreis gemäß Anspruch 7, wobei die nicht-flüchtigen Speicherzellen Speicherzellen sind ausgewählt aus einer Gruppe von Speicherzellen bestehend aus: • ferroelektrische Vielfachzugriffsspeicher-Speicherzellen; • magnetoresistive Vielfachzugriffsspeicher-Speicherzellen; • Phasenänderungs-Vielfachzugriffsspeicher-Speicherzellen; • Chalkogenid-Vielfachzugriffsspeicher-Speicherzellen; • Leitfähiges-Filament-Vielfachzugriffsspeicher-Speicherzellen; • organische Vielfachzugriffsspeicher-Speicherzellen; • Nanoröhren-Vielfachzugriffsspeicher-Speicherzellen.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 8, wobei die Speicherzellen resistive Speicherzellen sind.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 9, wobei die Speicherzellen elektrisch löschbare Nur-Lese-Speicher-Speicherzellen sind.
Integrierter Schaltkreis gemäß Anspruch 10, wobei die Speicherzellen Flash-Speicherzellen sind.
Integrierter Schaltkreis gemäß Anspruch 10 oder 11, wobei die Speicherzellen Ladungsspeicher-Speicherzellen sind.
Integrierter Schaltkreis gemäß Anspruch 12, wobei die Speicherzellen Floating Gate-Speicherzellen oder Ladungsfänger-Speicherzellen sind.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 13, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an diese ein elektrisches Potential angelegt wird.
Integrierter Schaltkreis gemäß Anspruch 14, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ein elektrisches Potential von im Wesentlichen Null Volt angelegt wird.
Integrierter Schaltkreis gemäß Anspruch 14, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ein elektrisches Potential angelegt wird, dessen Polarität entgegengesetzt ist zu dem zum Programmieren der mindestens einen zu programmierenden Speicherzelle verwendeten elektrischen Potential.
Integrierter Schaltkreis gemäß einem der Ansprüche 3 bis 16, • mit mindestens einer zusätzlichen Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist; • wobei die mindestens eine zusätzliche Speicherzelle mit einer dritten Ansteuerleitung elektrisch gekoppelt ist, die zumindest teilweise neben der ersten Ansteuerleitung und zumindest teilweise auf der anderen Seite der ersten Ansteuerleitung als die zweite Ansteuerleitung angeordnet ist; • wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass die mindestens eine zusätzliche Speicherzelle zur Abschirmung der mindestens einen zu programmierenden Speicherzellen angesteuert wird.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 17, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn keine Speicherzellen-Anordnung-externe Programmieranforderung bearbeitet wird.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 18, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn ein vordefiniertes Kriterium erfüllt ist.
Integrierter Schaltkreis gemäß Anspruch 19, • wobei das vordefinierte Kriterium ein vorgegebener Füllstand des Speicherzellenfeldes ist; • wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn der Füllstand des Speicherzellenfeldes größer ist als der vorgegebene Füllstand.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 20, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus in einer höheren Speicherdichte programmiert werden als gemäß dem ersten Programmiermodus.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 21, wobei die Speicherzellen-Anordnung-Steuerung derart eingerichtet ist, dass die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus mit mehr Programmier-Spannungspulsen und/oder mit Programmier-Spannungspulsen längerer Zeitdauer und/oder mit Programmier-Spannungspulsen geringerer Spannung programmiert werden als gemäß dem ersten Programmiermodus.
Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, wobei die Speicherzellen-Anordnung ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen aufweist; wobei gemäß dem Verfahren • in einem ersten Programmiermodus mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert wird, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzellen angesteuert wird; und • in einem zweiten Programmiermodus mindestens eine Speicherzelle der Vielzahl von Speicherzellen programmiert wird, und mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Verfahren gemäß Anspruch 23, wobei in dem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen keine der zu programmierenden Speicherzelle benachbart angeordneten Speicherzellen zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Verfahren gemäß Anspruch 23, • wobei die mindestens eine zu programmierende Speicherzelle mittels einer ersten Ansteuerleitung angesteuert wird, mit der die mindestens eine Speicherzelle elektrisch gekoppelt ist; und • wobei die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, mittels einer zweiten Ansteuerleitung angesteuert wird, mit der die mindestens eine Speicherzelle elektrisch gekoppelt ist, wobei die zweite Ansteuerleitung zumindest teilweise neben der ersten Ansteuerleitung angeordnet ist.
Verfahren gemäß Anspruch 25, • wobei die erste Ansteuerleitung mit einem Steuer-Anschluss der mindestens einen zu programmierenden Speicherzelle elektrisch gekoppelt ist; und • wobei die zweite Ansteuerleitung mit einem Steuer-Anschluss der mindestens einen Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, elektrisch gekoppelt ist.
Verfahren gemäß Anspruch 26, • wobei die erste Ansteuerleitung eine erste Wortleitung ist; und • wobei die zweite Ansteuerleitung eine zweite Wortleitung ist, die neben der ersten Wortleitung angeordnet ist.
Verfahren gemäß einem der Ansprüche 23 bis 27, wobei die Speicherzellen in dem Speicherzellenfeld matrixförmig in Zeilen und Spalten oder zickzackförmig angeordnet sind.
Verfahren gemäß einem der Ansprüche 23 bis 28, wobei die Speicherzellen nicht-flüchtige Speicherzellen sind.
Verfahren gemäß Anspruch 29, wobei die nicht-flüchtigen Speicherzellen Speicherzellen sind ausgewählt aus einer Gruppe von Speicherzellen bestehend aus: • ferroelektrische Vielfachzugriffsspeicher-Speicherzellen; • magnetoresistive Vielfachzugriffsspeicher-Speicherzellen; • Phasenänderungs-Vielfachzugriffsspeicher-Speicherzellen; • Chalkogenid-Vielfachzugriffsspeicher-Speicherzellen; • Leitfähiges-Filament-Vielfachzugriffsspeicher-Speicherzellen; • organische Vielfachzugriffsspeicher-Speicherzellen; • Nanoröhren-Vielfachzugriffsspeicher-Speicherzellen.
Verfahren gemäß einem der Ansprüche 23 bis 30, wobei die Speicherzellen resistive Speicherzellen sind.
Verfahren gemäß einem der Ansprüche 23 bis 31, wobei die Speicherzellen elektrisch löschbare Nur-Lese-Speicher-Speicherzellen sind.
Verfahren gemäß Anspruch 32, wobei die Speicherzellen Flash-Speicherzellen sind.
Verfahren gemäß Anspruch 32 oder 33, wobei die Speicherzellen Ladungsspeicher-Speicherzellen sind.
Verfahren gemäß Anspruch 34, wobei die Speicherzellen Floating Gate-Speicherzellen oder Ladungsfänger-Speicherzellen sind.
Verfahren gemäß einem der Ansprüche 23 bis 35, wobei zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an diese ein elektrisches Potential angelegt wird.
Verfahren gemäß Anspruch 36, wobei zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ein elektrisches Potential von im Wesentlichen Null Volt angelegt wird.
Verfahren gemäß Anspruch 36, wobei zur Abschirmung der mindestens einen zu programmierenden Speicherzellen an die mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, ein elektrisches Potential angelegt wird, dessen Polarität entgegengesetzt ist zu dem zum Programmieren der mindestens einen zu programmierenden Speicherzelle verwendeten elektrischen Potential.
Verfahren gemäß einem der Ansprüche 25 bis 38, • wobei das Speicherzellenfeld mindestens eine zusätzliche Speicherzelle aufweist, die neben der zu programmierenden Speicherzelle angeordnet ist; • wobei die mindestens eine zusätzliche Speicherzelle mittels einer dritten Ansteuerleitung zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird, wobei die dritte Ansteuerleitung mit der mindestens einen zusätzlichen Speicherzelle elektrisch gekoppelt ist, und wobei die dritte Ansteuerleitung zumindest teilweise neben der ersten Ansteuerleitung und zumindest teilweise auf der anderen Seite der ersten Ansteuerleitung als die zweite Ansteuerleitung angeordnet ist.
Verfahren gemäß einem der Ansprüche 23 bis 39, wobei das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn keine Speicherzellen-Anordnung-externe Programmieranforderung bearbeitet wird.
Verfahren gemäß einem der Ansprüche 23 bis 40, wobei das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn ein vordefiniertes Kriterium erfüllt ist.
Verfahren gemäß Anspruch 41, • wobei das vordefinierte Kriterium ein vorgegebener Füllstand des Speicherzellenfeldes ist; • wobei das Programmieren gemäß dem zweiten Programmiermodus durchgeführt wird, wenn der Füllstand des Speicherzellenfeldes größer ist als der vorgegebene Füllstand.
Verfahren gemäß einem der Ansprüche 23 bis 42, wobei die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus in einer höheren Speicherdichte programmiert werden als gemäß dem ersten Programmiermodus.
Verfahren gemäß einem der Ansprüche 23 bis 43, wobei die Speicherzellen in dem Speicherzellenfeld gemäß dem zweiten Programmiermodus mit mehr Programmier-Spannungspulsen und/oder mit Programmier-Spannungspulsen längerer Zeitdauer und/oder mit Programmier-Spannungspulsen geringerer Spannung programmiert werden als gemäß dem ersten Programmiermodus.
Speichermodul, aufweisend: eine Vielzahl von integrierten Schaltkreisen, wobei zumindest ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellen-Anordnung aufweist, wobei die Speicherzellen-Anordnung aufweist: ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen; und eine Speicherzellen-Anordnung-Steuerung, die derart eingerichtet ist, dass • in einem ersten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, zur Abschirmung der mindestens einen zu programmierenden Speicherzelle angesteuert wird; und • in einem zweiten Programmiermodus beim Programmieren mindestens einer Speicherzelle der Vielzahl von Speicherzellen mindestens eine Speicherzelle, die neben der zu programmierenden Speicherzelle angeordnet ist, nicht zur Abschirmung der zu programmierenden Speicherzellen angesteuert wird.
Speichermodul gemäß Anspruch 45, wobei das Speichermodul ein stapelbares Speichermodul ist, wobei mindestens einige der integrierten Schaltkreise übereinander gestapelt angeordnet sind.