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Die
vorliegende Erfindung betrifft allgemein Schaltarchitekturen von
RF(Funkfrequenz-)Schaltungen und insbesondere blockierungsfreie
N × M-Schaltmatrizen
bzw. -Koppelmatrizen.
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Eine
herkömmliche
Methode zur Realisierung einer blockierungsfreien N × M-Schaltmatrix
in RF-Frequenzanwendungen
ist in 1 der beigefügten
Zeichnungen gezeigt. Wie in 1 zu sehen
ist, ist jeder der Leistungsteiler D1, D2, D3 und DN so konfiguriert, daß ein entsprechendes RF-Signal
empfangen wird, das an Eingangsports eingegeben wird, die mit RFin1, RFin2, RFinN-1 bzw. RFinN
bezeichnet sind. In jedem Leistungsteiler wird das RF-Eingangssignal zu
Ausgangswegen 1-M geleitet. Diese Wege werden dann unter Verwendung
von 1 × N-Schaltern
ein- und ausgeschaltet, die allgemein mit S1,
S2, S3 und SN bezeichnet sind und die an den Ausgängen angeordnet
sind, die allgemein mit RFout1, RFout2; RFoutN-1 und
RFoutN bezeichnet sind.
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Ein
prinzipieller Nachteil der Anordnung, die in 1 gezeigt
ist, besteht darin, daß die
Leistungsteiler frequenzbegrenzt sind. Außerdem entstehen durch die
Lenkung jedes RF-Eingangssignals über mehrere Wege zur gleichzeitigen
Erreichung des entsprechenden Schalters mehrere Kriechwege für jeden
Eingang. Diese Möglichkeit
der Isolationsverschlechterung multipliziert sich folglich durch
die Anzahl der Verteilungen an jedem Eingang. Als Folge dieser mehrstufigen
Architektur müssen
außerdem die
Eingangswege derartig gelegt werden, daß zahlreiche Kreuzungspunkte
entstehen, wobei nur einige von diesen mit dem Bezugszeichen CO
in 1 bezeichnet sind. Die Unfähigkeit, eine angemessene Isolierung
zwischen den Eingangssignalleitungen bereitzustellen, hat die oben
beschriebene Methode ganz und gar unpraktisch und ungeeignet für eine Implementation
als diskreten IC (integrierter Schaltkreis) gemacht. Es könnte zwar
möglich
sein, eine mehrschichtige gedruckte Leiterplatte (PCB) mit abgeschirmten
Masseebenen zwischen den Schichten herzustellen, um das Nebensprechen
zu minimieren und eine akzeptable Isolierung zwischen Signalwegen
zu erreichen, wenn die Komplexität
der Verlegung der Wege in einem solchen Bauelement gegeben ist,
es ist jedoch gegenwärtig
nicht möglich,
zu simulieren oder vorherzusagen, welche Stufe der Isolierung erreicht
wird, bis ein solches Bauelement tatsächlich hergestellt und getestet
ist. Auf jeden Fall geht man davon aus, daß die Anpassung der oben beschriebenen
Matrixarchitektur an die ständig
steigende Anzahl von Eingängen
und Ausgängen,
die in modernen Anwendungen erforderlich sind, erhebliche Zuverlässigkeitsbedenken
auslösen
würde.
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US-A
5 510 757 offenbart eine blockierungsfreie 2 × 2-Schaltmatrixarchitektur
mit zwei SPDT-Schaltern
(einpolige Umschalter).
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Die
oben erwähnten
Mängel
werden angesprochen, und es gibt einen Fortschritt auf dem Gebiet
der Technik durch eine Schaltarchitektur mit den Vorteilen des Breitbandes,
der hohen Isolierung und der Möglichkeit,
auf der IC-Ebene implementiert zu werden, und zwar aufgrund einer
systematischen Methode, die angewendet wird, um die Isolierung sicherzustellen.
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Die
skalierbare N × M-Schaltmatrixarchitektur
gemäß der vorliegenden
Erfindung ist gekennzeichnet durch eine ohne weiteres berechenbare
Anzahl von Kreuzungsstellen, so daß Kriechverlust genau moduliert
und vorhergesagt werden kann. Eine skalierbare N × M-Schaltmatrixarchitektur
ist gekennzeichnet durch eine ohne weiteres berechenbare Anzahl
von Kreuzungsstellen und umfaßt
einen oder mehrere einpolige N-Wege-("SPNT"-)Umschalter und
für jeden
solchen Schalter ein N-ZustandsImpedanzwandler/Amplitudenkompensationsnetzwerk. Gemäß der vorliegenden
Erfindung wählt
jedes SPNT-Schalternetzwerk den Ausgang zu einem beliebigen der
N Eingänge
in einer beliebigen Kombination, wobei alle N Eingänge gewählt werden
können. Insgesamt
bilden die einzelnen 1 × N-Netzwerke, die aus
jeweils einer Kombination aus SPNT-Schalter und dessen entsprechenden
Impedanzwandler/Amplitudenkompensationsnetzwerk bestehen, das N × M-Netzwerk.
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In
allen Schalterzuständen
wird die Impedanz und die Einfügungsdämpfung jedes SPNT-Schalters
durch ein Impedanzwandler/Amplitudenkompensationsnetzwerk beibehalten.
Die Anzahl der Ausgangsports bestimmt die Anzahl(M) der 1 × N-Netzwerke
in der Matrix. Die Anzahl der Eingangsports wird durch die Anzahl
der Zweige (N) des SPNT-Schalters festgelegt. Wenn man den SPNT-Schalter
als letztes Element vor dem Ausgang anordnet, wird die Anzahl der
Kreuzungspunkte auf einer Zahl gehalten, die ohne weiteres auf der
Grundlage der Anzahl der Eingänge
und Ausgänge
berechnet werden kann.
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Der
Darstellung dienende Ausführungsformen
der Erfindung werden nachstehend anhand eines Beispiels mit Bezug
auf die beigefügten
Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche
Teile bezeichnen und die ferner folgendes zeigen:
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1 ist
ein Blockschaltbild, das eine herkömmliche blockierungsfreie N × M-Schaltmatrix
darstellt, die nur für
eine relativ kleine Anzahl von RF-Signaleingängen geeignet und für eine Implementierung
als integrierte Schaltung nicht anpassungsfähig ist;
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2 ist
ein schematisches Blockschaltbild eines neuartigen einzelnen 1 × N-Schalternetzwerkelements
zur Verwendung mit der vorliegenden Erfindung;
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3A – 3D sind
schematische Schaltungen, die verschiedene Topologien zur Erreichung der
Impedanz- und der Verstärkungskompensation gemäß der vorliegenden
Erfindung darstellen;
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4A – 4C sind
Blockschaltbilder, die jeweils der Darstellung dienende Konfigurationen von
blockierungsfreien 2 × 2-,
4 × 4-
und 4 × 6-Schaltmatrixarchitekturen
darstellen; und
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5 stellt
eine blockierungsfreie N × M-Schaltmatrixarchitektur
dar, die gemäß der vorliegenden
Erfindung aufgebaut ist und in der jedes Schalterelement so ausgerichtet
ist, daß die
Eingänge
aufeinander gerichtet sind und in Gitterform miteinander verbunden
sind.
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Zunächst wird
mit Bezug auf 2 ein 1 × N-Schalternetzwerk 10 gezeigt,
zur Verwendung in einer N × M-Schaltmatrixarchitektur
gemäß der vorliegenden
Erfindung, das nicht nur eine 1 × N-Schaltkonnektivität bereitstellt, sondern auch
eine Impedanz- und Verstärkungskompensation
unabhängig von
der Anzahl der Ports, die als Ausgang gewählt werden. Jeder Schalter
S1 bis SN wird direkt
von der eingebetteten Steuerlogik 12 gesteuert, die sich
auf dem gleichen integrierten Schaltungschip (IC) wie die anderen
Komponenten des Netzwerks 10 befindet. Impedanz- und/oder
Verstärkungskompensation,
die, wie in der dargestellten Ausführungsform, die in 2 – 3D dargestellt
ist, variabel sein kann, damit gleichzeitig mehrere Ports für einen
einzigen Ausgang gewählt
werden können,
erfolgt durch diskrete Impedanz- und Verstärkungskompensationsschaltungsmodule,
die allgemein mit Gin1 bis GinN
und Go ut bezeichnet
sind.
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Man
beachte anfänglich,
daß herkömmliche 1 × N-Schalter
mehrere Begrenzungen haben, die sie für die blockierungsfreie Architektur,
die die Erfinder hierin anstreben, ungeeignet machen. Erstens erfordern
solche Bauelemente viele Steuerleitungen, die zu komplexen Verlegungsanforderungen
und zu einer komplexen Anwenderschnittstelle führen. Wenn zweitens mehrere
Ports gleichzeitig auf den gleichen Port geschaltet werden, wird
die Impedanz, die an den Ports auftritt, immer geringer, und zwar
proportional zur Anzahl der gewählten
Ports. Dabei ändert sich
nicht nur die Portimpedanz dramatisch, sondern die Einfügungsdämpfung ändert sich
ebenso erheblich. Es versteht sich, daß es unerwünscht ist, solche Schwankungen
zu haben. Gegenwärtige
Schaltermatrixlösungen
erfordern auch aus mehreren Chips und Treibern bestehende integrierte
Schaltungen mit einem komplexen und kostspieligen Paket. Ebenso ist
ihre Fähigkeiten
begrenzt, konstante Einfügungsdämpfung und
Reflexionsdämpfung
durch verschiedene Schalterzustände
hindurch beizubehalten. Bis heute sind Schalter entwickelt worden,
die in einer Einzelsystemimpedanzumgebung arbeiten, was mehrere
Versionen der Schalter- und externen Komponenten erfordert, wenn
man mit der richtigen Impedanz in Systemen mit variabler Impedanz
arbeiten will.
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Die
vorliegende Erfindung benutzt dagegen eine Schaltimpedanz-Schaltungsanordnung,
um die Breitbandportimpedanz- und Einfügungsdämpfung konstant zu halten.
Eine externe Treiberschaltungsanordnung ist nicht notwendig, da
die gesamte Logik vorzugsweise auf einem einzigen IC angeordnet
ist. Vorteilhafterweise verwendet der IC verschiedene Kombinationen
interner Impedanzblöcke,
um die Anpassung und die Verstärkung
konstant zu halten. Mehrere der Darstellung dienenden Topologien,
in denen Impedanzblöcke
so angeordnet sind, daß die Flexibilität und Funktionalität erreicht
wird, die erforderlich ist, um eine blockierungsfreie N × M-Schaltermatrix
gemäß der vorliegenden
Erfindung zu implementieren, sind in 3A – 3D gezeigt.
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Vorzugsweise
verwendet jede dieser Topologien ein Parallelwegverfahren zur Erzeugung
der Dämpfungsschritte.
Das heißt,
anstatt mehrere Dämpfungsgliedern
in einer Prioritätsverkettung ("Daisy Chain") anzuordnen, wobei
jedes Glied mit einem Nebenschlußtransistor versehen ist, der
verwendet wird, wenn diese Stufe nicht gewünscht ist, wird eine "PI"-, "T"- oder andere äquivalente Struktur mit parallelen
Widerstandselementen hergestellt, wie in 3A – 3D gezeigt.
Dies führt
zu einer höhere
Reflexionsdämpfung
und niedrigeren Referenzeinfügungsdämpfung im
Vergleich zu herkömmlichen Lösungen mit
mehrstufigen Dämpfungsgliedausführungen.
Man beachte, daß ein
ideales mehrstufigen Dämpfungsglied
keine Referenzeinfügungsdämpfung hätte. Beispielsweise
würde ein
mehrstufiges 5-dB-Dämpfungsglied
erwartungsgemäß Stufen
zwischen 0 und 5 dB Dämpfung
haben. In Wirklichkeit gibt es in jeder Nebenschlußstufe Dämpfung,
so daß die
herkömmliche
Lösung,
die Nebenschlußtransistoren
verwendet, normalerweise durch eine Referenzeinfügungsdämpfung von 1,5 dB gekennzeichnet wäre. Das
Parallelverfahren ist daher besonders bevorzugt zur Verwendung in
Verbindung mit der Implementierung von 1 × N-Schalternetzwerken gemäß der vorliegenden
Erfindung, da die Referenzdämpfung
im Vergleich zu der Methode mit herkömmlichen Nebenschlußtransistoren
deutlich reduziert wird.
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Wie
der Fachmann ohne weiteres anerkennen wird, ist die Wirkung der
Parallel- oder Reihenschaltung von Mehrfachimpedanz eine veränderliche Gesamteingangs-
und -ausgangsimpedanz sowie eine veränderliche Einfügungsverstärkung. Die
einzelne Impedanz wird so gewählt,
daß die
entsprechende Teilimpedanz für
jeden gewünschten
Zustand erreicht wird. Dies kann eine beliebige Kombination aus
Widerstand, Kapazität
und Induktivität sein,
um die erforderlichen Werte zu erhalten. Durch Veränderung
dieser Impedanzen und Verstärkungen ist
es möglich,
die Veränderung
auszugleichen, die ansonsten in einem Schalter ohne diese Impedanz/Verstärkungssteuerung
bestehen würde.
Bei solchen Ausgleichungen kann das Bauelement eine konstante Eingangs-
und Ausgangsimpedanz und eine Port-Port-Gesamtverstärkung beibehalten.
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Auf
jeden Fall und weiterhin mit Bezug auf 3A – 3D wird
man anerkennen, daß die
der Darstellung dienenden Topologien einzeln oder in einer beliebigen
Kombination verwendet werden können,
wie es für
die spezifische Systemimpedanz einer bestimmten Anwendung erforderlich
ist. Das heißt,
die genaue Topologie, die verwendet wird, beruht auf den besonderen
Impedanz- und Dämpfungsanforderungen
jeder Anwendung. Für
jeden Port oder jede Kombination von Ports, die vom SPNT-Schalter
SW unter der Steuerung der eingebetteten Steuerungslogik 12 (2)
gewählt
wird, wird eine spezifische Impedanzkombination verwendet. Demzufolge
ermöglicht
die Erfindung den Betrieb mit mehr als einer Systemimpedanz ohne
Verschlechterung der Leistung. Ein externes Steuerungswort kann
verwendet werden, um die Systemimpedanz zu spezifizieren, so daß die eingebettete Steuerungslogik 12 (2)
mehrere Gruppen von Impedanzkombinationen implementieren kann. Daher
kann eine einzige Komponente als Netzwerk 10 verwendet
werden, um in vielen verschiedenen Impedanznetzwerken zu funktionieren.
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Vorzugsweise
wird eine serielle Steuerungsschnittstelle verwendet, um die Anzahl
der benötigten
Steuerleitungen zu reduzieren. Das Bauelement kann in einer adressierbaren
Konfiguration implementiert werden, so daß sich mehrere serielle Bauelemente
auf dem gleichen seriellen Bus befinden können, dennoch die Einzelbauelementsteuerung beibehalten,
wodurch der höhere
Montagegrad des IC stark vereinfacht wird.
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Auf
jeden Fall und mit weiterem Bezug auf 4A – 4C werden
mehrere blockierungsfreie Konfigurationen nachstehend beschrieben,
die das oben beschriebene 1 × N-Schaltnetzwerkelement 10 verwenden.
In 4A ist beispielsweise eine blockierungsfreie 2 × 2-Schaltermatrixarchitektur
mit zwei 1 × N-Schaltnetzwerken
dargestellt, die allgemein mit 10a und 10b bezeichnet
sind. Diese Ausführung
ist nicht in den Ansprüchen
definiert. In 4B ist eine blockierungsfreie
4 × 4-Schaltermatrixarchitektur
dargestellt, wobei die Struktur vier 1 × N-Schaltnetzwerke verwendet,
die insgesamt mit 10a, 10b, 10c und 10d bezeichnet
sind. In 4C ist noch ein weiteres Beispiel
einer blockierungsfreien Schaltermatrixarchitektur dargestellt,
die gemäß der vorliegenden
Erfindung aufgebaut ist, wobei diesmal sechs 1 × N-Schaltnetzwerke verwendet
werden, die insgesamt mit 10a, 10b, 10c, 10d, 10e und 10f bezeichnet
sind.
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Unter
der Steuerung der eingebetteten Steuerlogik 12 (2)
kann der SPNT-Schalter SW jedes 1 × N-Netzwerks als Netzwerk 10a den
Ausgang eines beliebigen der N Eingänge in einer beliebigen Kombination
wählen,
wobei alle N Eingänge
gewählt werden
können.
In den vorhergehenden Ausführungsformen,
die in 4A – 4C dargestellt sind,
wäre N
2, 4 bzw. 4. In allen Schalterzuständen wird die Impedanz und
die Einfügungsdämpfung des Schalters
durch das Impedanzwandler/Amplitudenkompensationsnetzwerk mit den
Verstärkungsmodulen
Gin-1 bis Gin-N
und Gout (2) beibehalten.
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Ein
verallgemeinerter Fall, nämlich
eine N × M-Architektur,
ist in 5 dargestellt, wobei jedes Schalterelement 10a – 10f so
ausgerichtet ist, daß die
Eingänge
aufeinander gerichtet und in Gitterform miteinander verbunden sind.
Der RF-Abschnitt jedes Schalterelements ist identisch, aber der
Eingangsport, der für
ein beliebiges gegebenes Steuerwort gewählt wird, kann von einem Steuerlogikblock
gesteuert werden. Dadurch wird die Gestaltung der Matrix optimiert,
so daß die
Anzahl von Kreuzungspunkten minimiert wird, um die Gesamtisolierleistung
der Matrix zu maximieren.
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Für eine symmetrische
Schaltermatrix, in der die Anzahl der Eingänge gleich der Anzahl der Ausgänge ist
(d. h. N = M, N ≠ 2),
ist die minimale Anzahl der Kreuzungspunkte (CX) in der Matrix durch
folgende Beziehung gegeben: CX = N2 -
N
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Für eine Matrix,
die nicht symmetrisch ist, hängt
die Anzahl der Kreuzungspunkte von der Konfiguration ab, kann aber
auf einfache Weise berechnet werden. Wenn man die 1 × N-Schalter
in der X- und Y-Richtung
anordnet, wie in 5 gezeigt, ergibt sich folgende
Berechnung der Anzahl der Kreuzungspunkte: CX
= (N * SEx) * ((N – 1) * SEy)wobei
SEX die Anzahl der Schalterelemente in der X-Richtung
und SEy die Anzahl der Schalterelemente in
der Y-Richtung ist (siehe 5). Beispielsweise wäre eine
4 × 6-Schaltermatrix,
die so konfiguriert ist, wie in 4C dargestellt,
folgende: CX = (4 * 1) * ((4 - 1) * 2) = 24
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Ebenso
wichtig wie die Gesamtanzahl der Kreuzungspunkte ist die Anzahl
der Kreuzungspunkte, die jedem Schalterzweig zugeordnet sind. Vorzugsweise
wird die Anzahl der Kreuzungspunkte für jeden Eingang konstant gehalten.
Wenn die Architektur so entworfen wird, daß jeder zugeordnete Eingang
die gleiche Anzahl von Kreuzungspunkten hat, kann sichergestellt
werden, daß jeder
Eingang gleichmäßig belastet
ist. Vorteilhafterweise ermöglicht
es die Vorhersagbarkeit der RF-Matrix gemäß der vorliegenden Erfindung,
daß diese
unter Verwendung vieler verschiedener, weit verbreiteter kommerzieller
RF-CAD-Werkzeuge
genau simuliert werden kann, so daß das Betriebsverhalten ohne
weiteres simuliert und beschrieben werden kann.