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Diese Erfindung bezieht sich auf
eine Treiberschaltung zum Bereitstellen eines anpassbaren Ausgangssignalstroms
an einem Treiberausgang gemäß dem Oberbegriff
des Anspruchs 1.
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Um die Signale, die an den Dateneingängen von
Prozessoren angelegt sind, zu erzeugen, werden normalerweise Treiberschaltungen
verwendet, die sicherstellen, dass diese Steuersignale den in der
Prozessorspezifikation festgelegten verbindlichen Kriterien, wie
Spannungspegel und Pulsflankensteigungen, entsprechen. Der Spannungspegel
wird durch die Erzeugung eines bestimmten Ausgangsstroms durch die
Treiberschaltung bestimmt, welcher einen Spannungsabfall an einem
Widerstand bewirkt, der mit dem Treiberausgang, der dem gewünschten Spannungspegel
des Prozessorsteuerungssignals entspricht, verbunden ist. Da unterschiedliche
Prozessoren auch unterschiedliche Steuersignale mit unterschiedlichen
Spannungspegeln benötigen,
ist es wünschenswert,
dass die Treiberschaltung geeignet sein sollte, unterschiedliche
Ausgangsströme
zu liefern, um die gewünschten
Spannungspegel am mit dem Ausgang verbundenen Widerstand zu erzeugen.
Um diesem Erfordernis zu genügen,
werden mehrere Teil-Treiberschaltkreise in einer bekannten Treiberschaltung
vorgesehen, von denen jeder durch ein Steuersignal entweder in einen
aktiven oder passiven Zustand versetzt werden kann. Abhängig von der
Zahl der Teil-Treiberschaltkreise, die sich im aktiven Zustand befinden,
wird am Treiberausgang entweder ein größerer oder kleinerer Strom
geliefert, so dass, mit einer passenden Auswahl des mit dem Ausgang
verbundenen Widerstandes, in jedem Fall die gewünschte Ausgangsspannung für den entsprechenden
Prozessor erzeugt werden kann.
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Wenn ein Datensignal mittels einer
solchen Treiberschaltung an einen Prozessor geliefert werden soll,
sorgt die steigende Flanke des Datensignals, das an den Treibereingang
geliefert wird, dafür, dass
jederzeit eine solche Zahl von Teil-Treiberschaltkreisen gleichzeitig
einen Strom an den Treiberausgang liefern, wie für die Erzeugung der gewünschten
Steuerspannung für
den Prozessor benötigt
wird. Dieses gleichzeitige Schalten von jederzeit aktiven Teil-Treiberschaltkreisen
führt jedoch
zu einer steil steigenden Flanke des erzeugten Steuersignals, was
wiederum in der Schaltungskonfiguration, die die Treiberschaltung
und den Prozessor umfaßt,
zur Erzeugung von parasitären
Signalen führt.
Diese parasitären
Signale treten immer bei einer Änderung
des Eingangssignals von einem High-Pegel zu einem Low-Pegel und
umgekehrt auf und werden stärker, wenn
sich die Zahl der in einem aktiven Zustand befindlichen Treiberschaltungen
erhöht,
d. h. jene, die zur Entstehung des Ausgangsstromes beitragen.
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In diesem Zusammenhang wird auf US-A-5 703
496 verwiesen, welche eine Treiberschaltung des oben dargestellten
Typs offenbart. Die Treiberschaltung umfaßt Paare von Flash-programmierbaren
Elementen und Ausgangstransistoren, die parallel geschaltet sind.
Außerdem
zeigt das Dokument eine weitere Anordnung, die einen Ausgangstreiber, der
so aufgebaut ist, dass er Ausgangssignale an alle seine Ausgangstransistoren
weiterleitet, und Flash-Zellen umfaßt, die so programmiert sind,
um eine Zeitverzögerung
einzustellen, die vor dem Empfang durch die Ausgangstransistoren
auftritt. Dies wird erreicht, indem die Schwellenspannung für die Flash-Elemente
auf unterschiedliche Werte festgelegt wird. Die Flash-Zellen können so
programmiert werden, dass sie der Reihe nach steigende Zeitverzögerungen
bereitstellen. Infolgedessen werden die entsprechenden Ausgangstransistoren
der Reihe nach aktiviert, was als Funktion der Zeit zu einer Reduzierung
des Anwachsens des Stroms führt,
wodurch insgesamt das Spannungsrauschen reduziert wird.
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Weiter wird auf US-A-5 334 891 verwiesen, welche
variable Verzögerungselemente
offenbart, die eine Verzögerung
erzeugen, die gemäß einer
hyperbolischen Funktion die Stromstärke variiert. Der Verzögerungsschaltkreis
umfasst eine Vielzahl von Differenzverstärkern. Jeder Differenzverstärker weist einen
direkten Eingang für
das direkte Eingangssignal und einen komplementären Eingang für das komplementäre Eingangssignal
auf, ebenso wie einen direkten Ausgang zum Bereitstellen eines Ausgangssignalstroms,
der einem direkten Eingangssignal entspricht, und einen komplementären Ausgang
zum Bereitstellen eines komplementären Ausgangsstroms. Des Weiteren
umfaßt
jeder Differenzverstärker
einen Stromzweig von einer Stromquelle, die durch einen bipolaren
Transistor, dessen Basis mit einer Referenzspannung verbunden ist,
und eine Widerstandslast am direkten Ausgang und einen Stromzweig
von dieser Stromquelle an dem komplementären Ausgang realisiert ist,
wobei jeder Stromzweig eine Schalteinrichtung aufweist, welche jeweils
von dem direkten Eingangssignal und die jeweils andere von dem komplementären Eingangssignal
gesteuert wird.
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Gemäß dieser Erfindung ist eine
Treiberschaltung nach Anspruch 1 vorgesehen.
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Ein Vorteil der erfinderischen Treiberschaltung
ist, dass sie sicherstellt, dass ein Referenzstrom zu jeder Zeit
in mindestens einem der zwei Stromzweige fließt, wenn der Schaltvorgang
in den Teil-Treiberschaltkreisen stattfindet, so dass die Belastung
der Spannungsquelle jederzeit konstant bleibt und damit keine parasitäreren Signale über die Zuleitung
hereinkommen können.
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Die Anwendung gemäß des erfindungsgemäßen Verfahrens
stellt sicher, dass unabhängig vom
einzustellenden Wert des Ausgangssignalstromes, nämlich unabhängig von
der Anzahl der aktiven Teil-Treiberschaltkreise, jederzeit jeweils
die immer gleiche Zeitspanne vom Beginn des Stromanstieges bis zu
dem Punkt, an dem das Maximum erreicht wird, vergeht. Das ermöglicht es,
dass durch den Einsatz der Treiberschaltung gemäß dieser Erfindung das jeweils
den Prozessorspezifikationen entsprechende Eingangssignal eingehalten
werden kann, selbst wenn unterschiedliche Prozessoren verwendet
werden, für
die unterschiedliche Ausgangssignalströme erzeugt werden müssen.
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Die Erfindung soll nun beispielhaft
erläutert werden,
mit Bezug auf die Zeichnungen, wobei
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1 einen
Schaltplan der Treiberschaltung gemäß dieser Erfindung zeigt,
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2 eine
Tabelle ist, die die Arbeitsweise der Treiberschaltung aus 1 erläutert, und
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3 den
Schaltkreis eines der Teil-Treiberschaltkreise von 1 darstellt.
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Die Treiberschaltung 10 der 1 dient dazu, einen einstellbaren
Strom durch einen Widerstand RP zu erzeugen, welcher an diesem Widerstand
RP einen am Ausgang 12 verfügbaren Spannungsabfall erzeugt,
der das Ausgangssignal OUT darstellt. Dieses Ausgangssignal OUT
soll dann den Datenwert des an einen Eingang 14 angelegten
Eingangssignals INP darstellen. Da die Treiberschaltung als Differenzschaltung
ausgeführt
ist, erzeugt sie ebenfalls einen durch einen Widerstand RN fließenden Strom,
welcher an einem Ausgang 16 einen Spannungsabfall erzeugt,
der dem komplementären Ausgangssignal
OUTN entspricht, das umgekehrt dem Datenwert eines komplementären Eingangssignals
INN, das an dem Eingang 18 bereitgestellt wird, entspricht.
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Wie ersichtlich ist, verfügt die Treiberschaltung 10 über einen
Eingang 19, welcher mit einem Referenzstrom Iref versorgt
wird. Es werden sieben Teil-Treiberschaltkreise
TT1 bis TT7 zur Verfügung gestellt,
wobei jeder davon einen Aktivierungseingang 20 aufweist,
der mittels eines Einstellsignals, das an diesen Aktivierungseingang 20 angelegt
wird, entweder in einen aktiven oder passiven Zustand versetzt werden
kann. Jeder der Teil-Treiberschaltkreise TT1 bis TT7 verfügt außerdem über einen
direkten Eingang 22 für
das direkte Eingangssignal INP, das an den Eingang 14 angelegt
ist, ebenso wie der komplementäre
Eingang 24 für
das komplementäre
Eingangssignal INN, das an den Eingang 18 angelegt ist.
Der Referenzstrom Iref wird jedem der Teil-Treiberschaltkreise TT1
bis TT7 an einem Eingang 26 zur Verfügung gestellt. Außerdem hat
jeder der Teil-Treiberschaltkreise
TT1 bis TT7 einen direkten Ausgang 28 zum Zwecke der Bereitstellung
des Stromes für die
Erzeugung des Ausgangssignals OUT und ebenso einen komplementären Ausgang 30 zum
Zwecke der Bereitstellung des Stromes für die Erzeugung des komplementären Ausgangssignals
OUTN. Aus Gründen
der Übersichtlichkeit
werden in der Zeichnung von den einzelnen Ein- und Ausgängen der Teil-Treiberschaltkreise
TT1 bis TT7 nur jene des ersten Teil- Treiberschaltkreises TT1 mit Bezugszeichen
versehen. Das am Eingang 14 angelegte direkte Eingangssignal
INP wird ohne Verzögerung
an den direkten Eingang 22 des ersten Teil-Treiberschaltkreises
TT1 und über
die Verzögerungselemente
DP1 bis DP6 an jeden der folgenden Teil-Treiberschaltkreise TT2 bis TT7 weitergeleitet.
Auf die gleiche Weise wird dann das am Eingang 18 angelegte
komplementäre
Eingangssignal 18 ohne Verzögerung an den komplementären Eingang 24 des
ersten Teil-Treiberschaltkreises
TT1 und über
die Verzögerungselemente
DN1 bis DN6 an jeden der folgenden Teil-Treiberschaltkreise TT2
bis TT7 angelegt.
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Abhängig von einem an seinem Eingang 34 angelegten
Steuersignal kann eine Steuereinheit 32 die Einstellungssignale
EN1–EN5
an seinen Ausgängen
S1 bis S5 erzeugen, mit welchen die Teil-Treiberschaltkreise TT1
bis TT7 entweder in den aktiven oder den passiven Zustand versetzt
werden können, um
die gewünschten
Stromwerte durch die Widerstände
RP und RN zu erhalten, so dass sie zu der Erzeugung des gewünschten
Ausgangssignals entweder beitragen oder nicht.
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In dem hier beschriebenen Beispiel
wird angenommen, dass der Stromfluss durch die Widerstände RP und
RN auf Werte festgelegt wird, die dem vierfachen, fünffachen,
sechsfachen oder siebenfachen Wert des Referenzstroms Iref entsprechen.
Da jeder der Teil-Treiberschaltkreise TT1 bis TT7 mit seinem Stromanteil
Iref daran mitwirkt, den gesamten Ausgangsstrom zu erreichen, folgt
daraus, dass vier der Teil-Treiberschaltkreise aktiv sein müssen, um den
vierfachen Wert zu erzeugen. Die Tabelle in 2 zeigt, welcher Ausgangssignalstrom
durch den Einsatz einer unterschiedlichen Anzahl von aktiven Teil-Treiberschaltkreisen
erreicht wird.
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Wenn zum Beispiel der Ausgangssignalstrom
den vierfachen Wert des Referenzstroms Iref haben soll, dann sind
die Einstellungssignale EN1 und EN2 auf den Low-Signalwert L gesetzt
und die Steuersignale EN3, EN4 und EN5 jeweils auf den High-Signalwert
H. Wie aus der in 1 gezeigten Verdrahtungskonfiguration
ersichtlich ist, werden diese Signale genutzt, um die Teil-Treiberschaltkreise TT1,
TT3, TT5 und TT7 in einen aktiven Status zu versetzen, was auch
auf der rechten Seite der Tabelle von 2 durch
die Markierung „X" in den korrespondierenden
Teil-Treiberschaltkreisen ersichtlich wird. Die Gründe dafür, warum
die Teil-Treiberschaltkreise auf dem in 2 gezeigten Weg in ihren aktiven Zustand
versetzt werden müssen,
um die gewünschten
Ausgangssignalwerte zu erhalten, werden im folgenden genauer erläutert.
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Wenn, wie im angenommenen Fall, mit
den aktiven Teil-Treiberschaltkreisen TT1, TT3, TT5 und TT7 das
direkte Eingangssignal INP am Eingang 14 anliegt und der
Datenwert „L" sich zu dem Datenwert „H" ändert, führt das dazu, dass der Teil-Treiberschaltkreis
TT1 an seinem direkten Ausgang 28 den Referenzstrom Iref
praktisch ohne Verzögerung übergibt.
Mit einem Verzögerungsbereich
von Δt an den
einzelnen Verzögerungselementen
DP1 bis DP6 liefert der Teil-Treiberschaltkreis TT3 nach einer Verzögerung von
2 × Δt auch den
Ausgangsreferenzstrom Iref an seinen komplementären Ausgang 30. Nach
einer weiteren Verzögerung
von 2 × Δt liefert auch
der Teil-Treiberschaltkreis
TT5 den Referenzstrom Iref an seinem komplementären Ausgang 30, bis
endlich das direkte Eingangssignal INP durch den Teil-Treiberschaltkreis
TT7 um weitere 2 × Δt verzögert empfangen
wird, um dann den Referenzstrom Iref zu seinem komplementären Ausgang 30 zu
liefern. Der Stromfluss durch den Widerstand RP nimmt demzufolge
um den vierfachen Wert des Referenzstroms Iref zu, wodurch über den
am Ausgang 12 auftretenden Spannungsabfall das Ausgangssignal OUT
erzeugt wird. Dieser Spannungswert kann dann verwendet werden, um
den Prozessor, der von der Treiberschaltung 10 gesteuert
wird, anzusteuern.
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In dem beschriebenen Fall ändert das
komplementäre
Eingangssignal INN am Eingang 18 seinen Datenwert von „H" in den Wert „L", was dazu führt, dass
nach der entsprechenden Verzögerung durch
die Verzögerungselemente
DN1 bis DN6 der Strom, der durch den Widerstand RN fließt, in vier Schritten
vom vierfachen Wert des Referenzstroms Iref bis auf Null absinkt.
Auf die gleiche Weise, wie der Strom durch den Widerstand RP ansteigt,
summiert sich die Zeitspanne, in der Strom durch den Widerstand
RN abnimmt, auf eine Summe von 6 × Δt.
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Die Schaltvorgänge der Eingangssignale INP
und INN von einem hohen Datenwert zu einem niedrigen und umgekehrt,
verursachen deshalb keine plötzlichen
großen
Stromänderungen,
weil die Stromänderungen
nach den entsprechenden Verzögerungszeiten,
die durch die entsprechenden Verzögerungselemente DP1 bis DP6
oder DN1 bis DN6 bewirkt werden, sich schrittweise ändern und
daher zu relativ langsamen Schaltflanken führen, die nicht zu irgendwelchen
größeren parasitären Stromspitzen führen. Als
Folge des langsamen Ansteigens und Abfallens des Stroms gibt es
auf der einen Seite keine hochfrequenten, parasitären Störungen und
die kleinen Stromänderungen,
die mit jedem Schaltvorgang verbunden sind, führen nicht zu plötzlichen
Laständerungen
in der Stromquelle, so dass auch auf diesem Wege keine parasitären Störungen in
der gesamten Schaltung, in der die Treiberschaltung 10 nur ein
Bestandteil ist, auftreten können.
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Wenn die Treiberschaltung 10 für die Steuerung
eines Prozessors eine höhere
Steuerspannung benötigt,
muß durch
die Widerstände
RP und RN mehr Strom produziert werden. Wenn zum Beispiel der sechsfache
Wert des Referenzstromes Iref erzeugt werden soll, wird dies erreicht,
indem die Steuereinheit 32 ein entsprechendes Eingangssignal
an ihrem Steuereingang 34 zur Verfügung stellt, so dass ein Einstellungssignal
mit dem Wert „L" an den Ausgängen S1
bis S4 und ein Einstellungssignal mit dem Wert „H" am Ausgang S5 verfügbar werden. Das Ergebnis davon
ist, dass die Teil-Treiberschaltkreise TT1, TT3, TT4, TT5, TT6 und
TT7 in einen aktiven Zustand versetzt werden und damit zur Erzeugung des
Ausgangssignalstroms beitragen. Selbst in dem Fall, wenn der Teil-Treiberschaltkreis
T1 die Eingangssignale von den Eingängen 14 und 18 ohne Verzögerung erhält oder
wenn der Teil-Treiberschaltkreis TT7 diese Eingangssignale mit der
größtmöglichen
Verzögerung
erhält,
vergeht die gleiche Zeitspanne für
den Wechsel des Stroms von seinem Minimal- zu seinem Maximalwert
oder von seinem Maximal- zu seinem Minimalwert, wenn die entsprechenden
Schaltvorgänge
für die
Eingangssignale erfolgten.
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Da der Teil-Treiberschaltkreis TT1
und der Teil-Treiberschaltkreis TT7 in ihrem aktiven Zustand für alle einstellbaren
Stromwerte sind, resultiert immer die gleiche Zeitspanne für die Stromänderungen in
den Widerständen
RP und RN bei den entsprechenden Schaltvorgängen der Eingangssignale INP und
INN. Aus diesem Grunde können
die vorgeschriebenen Spezifikationen des zu steuernden Prozessors,
betreffend dem Aufsteigen und Abfallen der Flanken des Steuersignals,
genau eingehalten werden, weil die Dauer der Flanken unabhängig vom Ausgangssignalstrom
ist, der in einem gegebenen Fall erzeugt wird.
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3 zeigt
den Schaltplan eines Teil-Treiberschaltkreises jenes Typs, wie er
in der Treiberschaltung in der 1 eingesetzt
wird. Der Teil-Treiberschaltkreis umfaßt zwei miteinander parallel
geschaltete Stromzweige, von denen jeder einen P-Kanal-Feldeffekttransistor
P1 und P2 umfasst, wobei der Drain-Anschluß des Feldeffekttransistors
P 1 den direkten Ausgang 30 bildet, welcher mit dem Widerstand
RN und dem Ausgang 16 verbunden ist, während der Drain-Anschluß des Feldeffekttransistors
P2 den direkten Ausgang 28 bildet, welcher mit dem Widerstand
RP und dem Ausgang 12 verbunden ist. Die zwei Widerstände RP und
RN stehen allen Teil-Treiberschaltkreisen TT1 bis TT7 gemeinsam
zur Verfügung.
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Die Source-Anschlüsse der Feldeffekttransistoren
P 1 und P2 sind miteinander verbunden, ebenso wie mit dem Drain-Anschluß eines
P-Kanal-Feldeffekttransistors
P3, dessen Source-Anschluß mit
der Stromversorgung Vcc verbunden ist. Dieser Feldeffekttransistor
P3 und ein weiterer P-Kanal-Feldeffekttransistor
P4 bilden gemeinsam eine Stromspiegelschaltung, welche sicherstellt,
dass der am Eingang 20 angelegte Referenzstrom Iref durch den
Source-Drain-Pfad des Feldeffekttransistors P3 fließt. Der
Feldeffekttransistor P4 ist allen Teil-Treiberschaltkreisen TT1
bis TT7 gemeinsam. Dieser Stromspiegelschaltkreis stellt demnach
sicher, dass der Referenzstrom Iref in jedem Teil-Treiberschaltkreis
durch den Source-Drain-Pfad des entsprechenden Feldeffekttransistors
P3 gespiegelt wird.
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Die Feldeffekttransistoren P1 und
P2 empfangen in jedem Fall über
die Verzögerungsschaltkreise
D1 oder D2, deren Funktion im weiteren detaillierter beschrieben
wird, jeweils das direkte Eingangssignal INP und das entsprechende
komplementäre
Eingangssignal INN. Der Verzögerungsschaltkreis
D1 umfasst drei in Reihe geschaltete Feldeffekttransistoren, diese
sind zwei P-Kanal-Feldeffekttransistoren
P5 und P6, sowie einen N-Kanal Feldeffekttransistor N1, die zwischen
die Verbindungsleitung 36 und der Masseleitung 38 geschaltet sind.
Die Gate-Anschlüsse
der Feldeffekttransistoren P5 und N1 sind miteinander verbunden
und der Gate-Anschluss des Feldeffekttransistors P6 ist mit dem
Ausgang eines Verzögerungselementes 42 verbunden.
Das Verzögerungselement 42 des
Verzögerungsschaltkreises
D1 erhält
das direkte Eingangssignal INP über
ein NOR-Gatter 44, dessen erster Eingang der direkte Eingang 22 des
Teil-Treiberschaltkreises
ist, während
dessen zweiter Eingang der Eingang 20 für das Einstellungssignal ist.
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Der Verzögerungsschaltkreis D2 umfaßt ebenfalls
drei in Reihe geschaltete Feldeffekttransistoren, ein P-Kanal Feldeffekttransistor
P7 und ein P-Kanal Feldeffekttransistor P8 sowie ein N-Kanal Feldeffekttransistor
N2, der zwischen der Versorgungsleitung 36 und der Masseleitung 38 angeschlossen
ist. Die Gate-Anschlüsse der
Feldeffekttransistoren P7 und N2 sind miteinander verbunden und
der Gate-Anschluss des Feldeffekttransistors P8 ist mit dem Ausgang
des Verzögerungselementes 48 verbunden.
Das Verzögerungselement 48 empfängt das
komplementäre
Eingangssignal INN über
ein NOR-Gatter 50, dessen erster Eingang der komplementäre Eingang 24 des
Teil-Treiberschaltkreises ist, während
der zweite Eingang mit den Eingang 20 für das Einstellungssignal verbunden
ist.
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Das Einstellungssignal von Eingang 20 wird auch über einen
Inverter 52 an den Gate-Anschuuß eines P-Kanal Feldeffekttransistors
P9 angelegt, der mit dem Feldeffekttransistor P3 parallel geschaltet ist.
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Die Arbeitsweise des Teil-Treiberschaltkreises
aus 3 ist wie folgt:
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Es soll angenommen werden, dass der Teil-Treiberschaltkreis
zunächst
in seinem aktiven Zustand ist, was dadurch erreicht wird, dass ein
Einstellungssignal mit dem Signalwert „L", ein Signal mit einem geringen Spannungspegel,
an den Eingang 20 angelegt wird. Das führt zu dem Ergebnis, dass das Ausgangssignal
der beiden NOR-Gatter 44 und 50 in jedem Fall
den komplementären
Wert der Signale INP und INN, die an den Eingängen 22 und 24 anliegen,
annimmt.
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Es wird weiter angenommen, dass ein
stabiler Zustand herrscht, bei dem das direkte Eingangssignal INP
am direkten Eingang 22 den Signalwert „H" hat, das ist ein hoher Spannungspegel,
während das
komplementäre
Signal INN am komplementären Eingang
den niedrigen Signalwert „L" hat, das ist ein niedriger
Spannungspegel. Das NOR-Gatter 44 gibt folglich ein Signal
mit einem niedrigen Spannungspegel aus, welches auch an den zusammen
geschalteten Gate-Anschlüssen der
Feldeffekttransistoren N1 und P5 anliegt. Der Feldeffekttransistor
N1 ist dabei ausgeschaltet, während
der Feldeffekttransistor P5 eingeschaltet ist. Unter statischen
Bedingungen liegt das Signal mit dem niedrigem Spannungspegel ebenfalls
am Gate-Anschluß des
Feldeffekttransistors P6 an, so dass dieser Feldeffekttransistor
P6 ebenfalls in seinem leitenden Zustand ist. Die Folge dessen ist,
dass eine hohe Spannung am Gate-Anschluß des Feldeffekttransistors
P1 anliegt, welche diesen Feldeffekttransistor ausschaltet. Daher
kann der vom Transistor P3 durch der erwähnten Spiegeleffekt erzeugte
Strom Iref nicht durch diesen Feldeffekttransistor fließen, so
dass demzufolge auch kein Strom vom Widerstand RN an Masse fließen kann. Das
Ausgangssignal OUTN mit einem niedrigen Signalpegel liegt demzufolge
am Ausgang 16 an, das ist ein Signal, das zu dem angenommenen
Eingangssignal INP komplementär
ist. Das am komplementären Eingang 24 anliegende
komplementäre
Eingangssignal INN schaltet die Feldeffekttransistoren P7 und P8 durch
das NOR-Gatter 50 aus, während der Feldeffekttransistor
N2 eingeschaltet wird. Die Folge davon ist, dass ein Signal mit
einem niedrigen Spannungswert am Gate-Anschluß des Feldeffekttransistors
P2 anliegt, welches diesen Feldeffekttransistor einschaltet.
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Der durch Spiegelung im Feldeffekttransistor P3
erzeugte Referenzstrom Iref fließt deshalb durch diesen Feldeffekttransistor
P2 über
den Widerstand RP zur Masse. Dieser Strom führt zu einem Spannungsabfall,
der am direkten Ausgang 12 als Ausgangssignal OUT verfügbar ist.
Der Signalwert des Ausgangs 12 entspricht in diesem festgelegten
Zustand daher dem Signalwert „H" des direkten Eingangssignals
INP, während
der Signalwert des Ausgangssignals OUTN dem Signalwert „L" des komplementären Eingangssignals
INN entspricht.
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Da, wie einfach erkannt werden kann,
die Schaltung in 3 symmetrisch
aufgebaut ist, entsteht die gleiche Situation bei dem anderen statischen
Zustand, wenn das direkte Eingangssignal INP auf dem niedrigen Signalwert „L" liegt und das komplementäre Eingangssignal
INN auf dem hohen Signalpegel „H" liegt. In diesem
Falle ist der Feldeffekttransistor P1 eingeschaltet, während der
Feldeffekttransistor P2 ausgeschaltet ist, wobei demzufolge ein
Spannungsabfall am Widerstand RN erzeugt wird, der dem Ausgangssignal
OUTN entspricht, während
kein Strom durch den Widerstand RP fließt und das Ausgangssignal OUT
deshalb einen niedrigen Signalwert hat, entsprechend dem Signalwert des
direkten Eingangssignals INP.
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In dem nun zu betrachtenden Fall
hat das direkte Eingangssignal INP einen niedrigen Signalwert „L" und schaltet auf
einen hohen Signalwert „H" um. Entsprechend
erfolgt ein Umschalten des komplementären Eingangssignals von einem
hohen Signalwert „H" zu einem niedrigen
Signalwert „L" am komplementären Eingang 24.
Sobald der hohe Signalwert „H" am direkten Eingang 22 anliegt,
wird ein Signal mit dem niedrigen Signalwert „L" am Ausgang des NOR-Gatters 44 verfügbar. Dieses
Signal erreicht die Gate-Anschlüsse des
Feldeffekttransistors N1 und P5 verzögerungsfrei. Auf diese Weise
wird der Feldeffekttransistor N1 ausgeschaltet, und der Feldeffekttransistor
P5 wechselt in den eingeschalteten Zustand. Dies hat so lange keinen
Einfluss auf den steuernden Feldeffekttransistor P1, wie der Feldeffekttransistor
P6 im ausgeschalteten Zustand verbleibt. Nur wenn nach der vom Verzögerungselement 42 erzeugten
Verzögerung
das Signal mit dem niedrigen Wert „L" ebenfalls den Gate-Anschluß des Feldeffekttransistors
P6 erreicht, schaltet sich auch dieser Feldeffekttransistor ein,
so dass ein der Versorgungsspannung Vcc entsprechendes Signal den
Gate-Anschluß des
Feldeffekttransistors P1 erreicht, welches diesen Feldeffekttransistor
ausschaltet. Hier soll angemerkt werden, dass das Ausschalten des
Transistors P1 nach eine vom Verzögerungselement 42 verursachten
Verzögerung
erfolgt. Das Signal mit dem hohen Sigalwert „H" am Ausgang OUTN bleibt folglich für die Dauer
dieser Verzögerung
erhalten, obgleich das direkte Eingangssignal INP bereits den anderen
Zustand angenommen hat.
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Ein Umschalten des komplementären Eingangssignals
vom Signalwert „H" zum Signalwert „L" geschieht auf der
Seite des komplementären
Eingangs 24, mit dem Ergebnis, dass ein Signal mit dem hohen
Sigalwert „H" am Ausgang des NOR-Gatters 50 auftritt.
Dieses Signal erreicht die zusammen geschalteten Gate-Anschlüsse der
Feldeffekttransistoren N2 und P7 verzögerungsfrei, wobei der Feldeffekttransistor
N2 eingeschaltet wird, während
der Feldeffekttransistor P7 ausgeschaltet wird. Diese Umschaltvorgänge der
Feldeffekttransistoren N2 und P7 erfolgen unmittelbar mit dem Umschalten
des komplementären
Eingangssignals INN, mit dem Ergebnis, dass der Feldeffekttransistor
P2 ohne Verzögerung
eingeschaltet wird, so dass dementsprechend auch das direkte Ausgangssignal
OUT am Ausgang 12 ohne jede Verzögerung den hohen Signalwert „H" annimmt. Nach einer
Verzögerung
durch das Verzögerungselement 48 erreicht
das Signal mit dem Sigalwert „H" ebenfalls den Gate-Anschluß des Feldeffekttransistors
P8 und schaltet ihn aus. Das hat keinerlei Auswirkungen, weil der
Feldeffekttransistor P7 in diesem Schaltungszweig bereits ausgeschaltet wurde.
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Die beschriebene Funktionsweise zeigt, dass
das Umschalten des Feldeffekttransistors P1 vom eingeschalteten
in den ausgeschalteten Zustand bzw. das Umschalten des Feldeffekttransistors P2
vom ausgeschalteten in den eingeschalteten Zustand sich durch die
von den Verzögerungselementen 42 und 48 verursachte
Verzögerung überschneidet.
Daraus folgt, dass zu keiner Zeit beide Transistoren gleichzeitig
ausgeschaltet sein können.
Ohne die Einrichtung der Verzögerungselemente 42 und 48 wäre ein Zustand
möglich,
bei dem wegen abweichender, toleranzabhängiger Signalübertragungszeiten
innerhalb der Schaltung, beide Feldeffekttransistoren P1 und P2
für eine
kurze Dauer ausgeschaltet sein können,
was zu einer Schwankung der Belastung der Versorgungsquelle der
Versorgungsspannung Vcc führen
würde.
Eine solche Lastschwankung kann als parasitärer Einfluss in einer elektrischen
Schaltung angesehen werden, in der die hier beschriebene Treiberschaltung
verwendet wird. Die so erzeugte Überschneidung
gewährleistet,
dass der Strom jederzeit durch mindestens einen der zwei Transistoren
P 1 oder P2 fließt,
so dass der Lastzustand der Spannungsversorgungsquelle immer der gleiche
bleibt.
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Aufgrund des symnietrischen Aufbaus
des Teil-Treiberschaltkreises in 3 führt das
Umschalten des direkten Eingangssignals INP von dem niedrigen Signalwert „L" zum hohen Signalwert „H" und das korrespondierende
Umschalten des komplementären
Eingangssignal INN vom hohen Signalwert „H" zum niedrigen Signalwert „L" zum entsprechenden Umschalten
der zugeordneten Feldeffekttransistoren vom eingeschalteten Zustand
in den ausgeschalteten Zustand und umgekehrt, was ebenfalls sicherstellt,
dass zu keiner Zeit beide der Feldeffekttransistoren P1 und P2 gleichzeitig
im ausgeschalteten Zustand sind, da, wie im obigen Beispielfall
beschrieben, eine Überschneidung
der Zustandswechsel in der Art stattfindet, dass jederzeit immer
mindestens einer der zwei Transistoren eingeschaltet ist.
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Mittels des Einstellungssignals EN
am Eingang 20 kann die Treiberschaltung aus 3 in einen inaktiven Zustand
versetzt werden. Wenn dieses Einstellungssignal EN den hohen Wert „H" hat, dann liegt
ein Signal mit dem niedrigen Signalwert „L" an jedem der Ausgänge der zwei NOR-Gatter 44 und 50 an,
mit der Folge, dass die zwei Feldeffekttransistoren P1 und P2 ausgeschaltet
sind und kein Strom, der einen Spannungsabfall an einem der Ausgänge 12 oder 16 verursachen
könnte,
durch einen der Widerstände
RP und RN fließen
kann. In diesem Zusammenhang sollte angemerkt werden, dass das Umschalten
der Teil-Treiberschaltkreise
vom aktiven in den inaktiven Zustand nur einmal erfolgt, wenn der Wert
des durch die Treiberschaltung festzulegenden Ausgangssignalstroms
durch das Signal am Eingang 34 der Steuereinheit 32 gesetzt
wird. Das ist der Grund, warum ein gleichzeitiges Blockieren der
Transistoren P1 und P2 nicht zu den Störungen führt, welche entstehen würden, wenn
bei einem periodischen Umschalten der Eingangssignale INP und INN
von einem Signalwert zum anderen, die Überschneidung der Zeiten, in
denen die Feldeffekttransistoren P1 und P2 leitend sind, nicht vorgesehen
wäre.