DE60015424T2

DE60015424T2 - Phasenauswahlschaltung

Info

Publication number: DE60015424T2
Application number: DE60015424T
Authority: DE
Inventors: Greg Santa Paula Warwar
Original assignee: Vitesse Semiconductor Corp
Current assignee: Microsemi Communications Inc
Priority date: 1999-03-09
Filing date: 2000-03-09
Publication date: 2005-10-27
Anticipated expiration: 2020-03-10
Also published as: ES2232380T3; US6229344B1; EP1049257A3; ATE281710T1; DK1049257T3; DE60015424D1; EP1049257B1; EP1049257A2

Description

1. Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein die digitale Kommunikation und insbesondere Phasenauswahlschaltungen.
2. Allgemeiner Stand der Technik
Für viele Anwendungen beim Entwurf integrierter Schaltungen (IC-Entwurf) wird eine Signalquelle, wie zum Beispiele ein spannungsgesteuerter Oszillator (VCO), verwendet, um ein Mehrphasen-Taktsignal zu erzeugen. Eine Phasenauswahlschaltung wird in der Regel in Verbindung mit einer Signalquelle zur Auswahl gewünschter Phasen verwendet. Herkömmliche Phasenauswahlschaltungen haben jedoch mehrere Unzulänglichkeiten, darunter aber nicht nur Bandbreiten-, Fehlanpassungs- und/oder Glitch-Probleme. Zum Beispiel verwendet eine bekannte Phasenauswahlschaltung mehrere Stufen von Multiplexgattern zum Auswählen eines gewünschten Ausgangsphasensignals, wobei jedes Gatter durch ein Auswahleingangssignal freigegeben wird. Die an die Phasenauswahlschaltung angelegten Signale müssen mehrere Gatterstufen durchlaufen. Während die Signale jede Gatterstufe durchlaufen, nimmt der Grad der durch die Zeitverzögerung zwischen Phasen verursachten Fehlanpassung zu. Darüber hinaus nimmt der Fehlanpassungsgrad mit der Anzahl von Phasen zu. Ein weiteres Problem bei mehrstufigen Phasenauswahlschaltungen besteht darin, daß bei dem resultierenden Ansgangsphasensignal Perturbation oder Glitching entstehen kann, wenn die Auswahleingangssignale für die Gatter verändert werden. Dies kann etwas verbessert werden, indem die Auswahleingangssignale so angeordnet werden, daß die Auswahlcodierung von einem binären zu einem Gray-Code (d.h. einem Binärcode, bei dem sequentielle Zahlen durch binäre Ausdrücke repräsentiert werden, die sich jeweils von dem vorherigen Ausdruck nur um eine Stelle unterscheiden) wechselt. Obwohl die Verwendung eines Gray-Codes hilft, bleiben Perturbation oder Glitching des Auswahleingangssignals problematisch, insbesondere, wenn die Auswahleingaben für die Gatter asynchron verändert werden.
Ein anderer herkömmlicher Phasenauswahlansatz verwendet in den Tristate-Zustand versetzbare Multiplexer zur Auswahl eines gewünschten Ausgangsphasensignals, wobei jeder Multiplexer durch ein Auswahleingangssignal freigegeben wird. Alle Phasen, die an eine Tristatefähige Phasenauswahlschaltung angelegt werden, werden durch Tristate-fähige Puffer zusammengeschaltet. Dieser Ansatz hat jedoch verschiedene Unzulänglichkeiten, darunter eine begrenzte Bandbreitenverfügbarkeit, die durch übermäßige Belastung aller mit einem Ausgangsknoten verbundenen gesperrten Treiber verursacht wird. Zusätzlich bleiben Perturbation oder Glitching an dem Ausgangsphasensignal problematisch.
Das Dokument US-A-5796792 offenbart eine Auswahleinheit zum Auswählen von Daten aus Identifizierungseinheiten auf der Basis von Phasenbestimmungsergebnissen. Das Dokument US-A-5561692 offenbart eine Taktphasenverschiebungsschaltung mit einem Ringoszillator mit einer mehrfach abgegriffenen Verzögerungsleitung, die Eingangssignale verschiedener Phasen an einen Multiplexer liefert.
Es werden deshalb eine Vorrichtung und ein Verfahren zur Phasenauswahl benötigt, wodurch maximale Bandbreitenfähigkeit bereitgestellt wird, während Phasenfehlanpassung und Glitching an dem Ausgangsphasensignal minimiert wird.
KURZE DARSTELLUNG DER ERFINDUNG
Die vorliegende Erfindung liefert in einem ersten Aspekt eine Phasenauswahlschaltung zur Auswahl einer Phase von einer Signalquelle, die Phasensignale erzeugt, gemäß Anspruch 1.
In einem anderen Aspekt liefert die vorliegende Erfindung ein Verfahren zur Bereitstellung eines Ausgangsphasensignals gemäß Anspruch 13.
Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung und den beigefügten Figuren deutlicher. In den Figuren und in der Beschreibung bezeichnen Zahlen die verschiedenen Merkmale der Erfindung, wobei gleiche Zahlen in allen Zeichnungsfiguren und in der gesamten geschriebenen Beschreibung gleiche Merkmale bezeichnen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaltbild einer Phasenauswahlschaltung gemäß der vorliegenden Erfindung.
2 ist ein ausführliches Diagramm einer in 1 dargestellten Phasenauswahlschaltung.
3(a) ist ein Graph, der Phasensignale zeigt, entsprechend den Verzögerungsabgriffen A0 bis A8, die an die in 2 dargestellte Phasenauswahlschaltung angelegt werden.
3(b) ist ein Graph, der das Ausgangsphasensignal Y₁ zeigt, das durch Addieren von Phasensignalen, die den Verzögerungsabgriffen A0 bis A7 von 3(a) entsprechen, erzeugt wird, und das Ausgangsphasensignal Y₂, das durch Addieren von Phasensignalen, die den Verzögerungsabgriffen A1 bis A8 in 3(a) entsprechen, erzeugt wird.
4 ist ein Phasendiagramm der Phasensignale φ₀₀ bis φ₁₅, die an die in 2 dargestellte Phasenauswahlschaltung angelegt werden.
5 ist ein Schaltbild einer Multiplexerschaltung, die für eine Phaseninterpolation gemäß einer weiteren Ausführungsform der vorliegenden Erfindung verwendet wird.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM(EN)
Mit Bezug auf 1 und 2 ist die Phasenauswahlschaltung 10 zum Auswählen einer Phase von einer Signalquelle 12, die Mehrphasensignale 14 erzeugt, dargestellt. Wie später ausführlicher beschrieben wird, wird die Phasenauswahlschaltung 10 unter Verwendung einer einzigen Stufe von Multiplexerschaltungen 16 zum Empfangen der Phasensignale 14, die (nicht gezeigten) Verzögerungsabgriffen von der Signalquelle 12 zugeordnet sind, implementiert. Die Multiplexerschaltungen 16, die an ihren Ausgängen 22 verbunden sind, wählen zwischen einem Abgriff 18 und einem Invers-Abgriff 20 und werden während des gesamten Betriebs der Phasenauswahlschaltung 10 aktiviert. Die Ausgangssignale 22 der Multiplexerschaltungen 16 werden analog miteinander summiert, um ein einziges Phasenausgangssignal 24 zu erzeugen, dessen Phase durch einen Abgriff 18 durch Invertieren eines der Eingangsabgriffe einer Multiplexerschaltung 16 verschoben werden kann, wodurch Perturbation oder Glitching an dem Ausgangssignal 24 vermindert wird. Mit Bezug auf 5 wird eine Phaseninterpolation gewährleistet, indem das Ausgangssignal 22 in Schritten von weniger als einem Abgriff 18 unter Verwendung der Multiplexerschaltungen 32, die in mehreren Schritten zwischen dem Abgriff 18 und dem Invers-Abgriff 20 interpolieren, weiter phasenverschoben wird. Die Phasenauswahlschaltung 10 liefert maximale Bandbreitenfähigkeit unter Minimierung von Fehlanpassung und Glitching.
Gemäß der vorliegenden Erfindung liefert die Phasenauswahlschaltung 10 einen einstufigen Entwurf, der ohne die Kosten verringerter Bandbreite, die herkömmlichen Einrichtungen zugeordnet sind, zu guten Anpassungseigenschaften führt. Insbesondere ist die Bandbreite herkömmlichen Einrichtungen überlegen, weil jede Multiplexerschaltung 16 bei der vorliegenden Erfindung ein effektives Fanout von nur 1/8 aufweist, anstelle eines Fanouts von 1. Die vorliegende Erfindung liefert einen nahezu glitch-freien Betrieb, weil nur eine Multiplexerschaltung 16 auf einmal verändert wird und zusätzlich sogar das geringe Glitching, das während des Umschaltens der Multiplexerschaltung 16 auftritt, durch die anderen sieben Multiplexerschaltungen 16, die auch den Ausgangsknoten ansteuern, unterdrückt wird.
Wie in 2 dargestellt, enthält die Phasenauswahlschaltung 10 eine einzige Stufe von Multiplexerschaltungen 16 zum Empfangen von Verzögerungsabgriffen entsprechend Phasensignalen aus der Signalquelle 12, wie zum Beispiel die Phasensignale φ₀₀ bis Φ₁₅ aus VCO (nicht gezeigt). Zur Beschreibung wird die Phasenauswahlschaltung 10 mit Bezug auf die Auswahl von Phasen beschrieben, die aus im allgemeinen gleichbeabstandeten Abgriffen 18 aus VCO kommen. Die Signalquelle 12 ist nicht auf VCO beschränkt, sondern kann statt dessen jede beliebige herkömmliche oder neuentwickelte Signalquelle 12 sein, die zwei oder mehr gleichbeabstandete Signale erzeugen kann, wodurch eine Hälfte eines Oszillationszyklus überspannt wird. Zur Beschreibung werden außerdem acht 2×1-Multiplexerschaltungen 16, die in einer einzigen Stufe angeordnet sind, verwendet, um Abgriffe 18 aus der Signalquelle 12 zu empfangen. Für Fachleute ist erkennbar, daß die Anzahl der zur Implementierung der Phasenauswahlschaltung 10 erforderlichen Multiplexerschaltungen 16 nicht auf acht beschränkt ist, sondern statt dessen gemäß einer Anzahl von Faktoren bestimmt wird, darunter u.a. die Anzahl der Abgriffe 18 aus der Signalquelle 12.
Als Beispiel wird der VCO als ein Ringoszillator mit acht Verzögerungsstufen implementiert, der acht gleichmäßig beabstandete Verzögerungsausgangssignale erzeugt, die eine Hälfte einer Taktperiode überspannen. Mit Bezug auf 4 ist ein Phasendiagramm dargestellt, das jeden der Abgriffe 18 aus der Signalquelle 12 repräsentiert, während die Phasen Φ₀₀ bis Φ₁₅ von 0 bis 360 Grad laufen. Die acht zusätzlichen Verzögerungsausgangssignale, die notwendig sind, um einen vollständigen Taktzyklus zu überspannen, werden durch Invertieren der ersten acht Verzögerungsausgangssignale erzeugt. Zum Beispiel ist das Phasensignal Φ₀₈ dem inversen des Phasensignals Φ₀₀ äquivalent, Φ₀₉ ist äquivalent zu dem inversen des Phasensignals Φ₀₁ und so weiter.
Mit Bezug auf 1 und 3(a) repräsentieren durchgezogene Linien 24 die Phasensignale 14, Φ₀₀ bis Φ₀₇, die jeweils jedem der Verzögerungsabgriffe 18, A0 bis A7, aus der Signalquelle entsprechen. Die gestrichelte Linie 26 repräsentiert das Phasensignal 14, Φ₀₈ aus dem Verzögerungsabgriff 20, A8, das durch den invertierenden Verzögerungsabgriff 18, A0, erzeugt wird. In diesem Beispiel beträgt die Gesamtphasenverschiebung von dem Verzögerungsabgriff 18, A0, bis zu dem Verzögerungsabgriff 18, A7, entsprechend den Verzögerungsphasensignalen 14, Φ₀₀ bis Φ₀₇, 180 Grad. Die Phasenverschiebung zwischen jedem Verzögerungsabgriff 18, wie zum Beispiel zwischen den Verzögerungsabgriffen 18, A0 und A1, repräsentiert ungefähr 22,5 Grad. Es könnten eine andere Anzahl von Verzögerungen oder verschiedene Phasenverschiebungen zwischen Verzögerungen eingerichtet werden. Die Implementierung einer anderen Anzahl von Verzögerungen oder Phasenver schiebung zwischen Verzögerungen würde eine Einstellung der Anzahl von Multiplexerschaltungen 16, die in der Phasenauswahlschaltung 10 von 2 erforderlich sind, erfordern.
Wie in 2 dargestellt, wählen die Multiplexerschaltungen 16, die an ihren Ausgängen 22 miteinander verbunden sind, zwischen einem Abgriff 18 und einem Invers-Abgriff 20, wie zum Beispiel den Abgriffen 18, die den Verzögerungsphasen Φ₀₀ und Φ₀₈ entsprechen. Gemäß der vorliegenden Erfindung sind alle Multiplexerschaltungen 16 an ihren Ausgängen 22 miteinander verbunden und alle Multiplexerschaltungen 16 sind immer eingeschaltet. Die Phasenauswahlschaltung 10 wird durch Summieren und selektives Invertieren aller VCO-Abgriffe 18 auf analoge Weise betrieben. Insbesondere werden alle gewählten Phasenausgangssignale 22 der Multiplexerschaltungen 16 auf analoge Weise miteinander summiert. Für Fachleute ist erkennbar, daß jede beliebige herkömmliche oder neu entwickelte Einrichtung zum Summieren der gewählten Phasenausgangssignale 22 miteinander verwendet werden könnte.
Der Betrieb jeder Multiplexerschaltung 16 wird durch das an SB angekoppelte Auswahlsignal, das die gewünschte Eingangsphase auswählt, gesteuert. Die Auswahl zwischen einem Abgriff 18 oder Invers-Abgriff 20 für jede Multiplexerschaltung 16 kann über einen Thermometercode oder auf beliebige andere herkömmliche oder neu entwickelte Weise erfolgen. Jede Multiplexerschaltung 16 schaltet ihre Auswahl von einer Phase auf ihr Komplement oder umgekehrt, wenn ein neuer Wirt des Auswahlsignals an SB angelegt wird. Die Phase des Ausgangssignals 24 Φ_out folgt dann dem Mittelwert der acht ausgewählten Eingangsphasen. Keine der Verzögerungsabgriffe 18 aus der Signalquelle 12 werden während des Betriebes durch die Phasenauswahlschaltung 10 gesperrt. Statt dessen werden sie alle auf analoge Weise miteinander summiert.
Mit Bezug auf 2 und 3(a) ist zum Beispiel die Beziehung zwischen neun der sechzehn von dem als einstufiger Ringoszillator implementierten VCO erzeugten Phasensignale 14 gezeigt. Insbesondere sind acht gleichbeabstandete Abgriffe 18 aus dem VCO mit der Bezeichnung A0, A1,..A7 zusammen mit der invertierten Phase 20 A8 gezeigt. Die erste Multiplexerschaltung 16 empfängt die Verzögerungsabgriffseingänge A0 und A8, die zweite Multiplexerschaltung 16 die Verzögerungsabgriffseingänge A1 und A9, die dritte Multiplexerschaltung 16 die Verzögerungsabgriffseingänge A2 und A10, die vierte Multiplexerschaltung 16 die Verzögerungsabgriffe A3 und A11, die fünfte Multiplexerschaltung 16 die Verzögerungsabgriffe 18 A4 und A12, die sechste Multiplexerschaltung 16 die Verzögerungsabgriffe 18 A5 und A13, die siebte Multiplexerschaltung 16 die Verzögerungsabgriffe 18 A6 und A14 und die achte Multiplexerschaltung 16 die Verzögerungsabgriffe 18 A7.
Während des Betriebs der Phasenauswahlschaltung 10 wird jede Multiplexerschaltung 16 eingeschaltet gelassen, d.h. keine wird jemals deaktiviert. Die gewählten Eingangsphasensignale 14 aus den Multiplexerschaltungen 16 werden miteinander analog summiert, um ein einziges Ausgangsphasensignal zu erzeugen. Mit Bezug auf 3(b) ergeben zum Beispiel die acht gewählten Eingangsphasensignale 14 Φ₀₀ bis Φ₀₇, die den Verzögerungsabgriffen 18 A0 bis A7 (siehe 2, 3(a) und 3(b)) entsprechen, wenn sie miteinander addiert werden, das Ausgangsphasensignal 28 Y1. Symmetrisch ist die Phase des Ausgangsphasensignals 28 Y1 gleich dem Mittelwert der Phasen der acht Eingangsphasensignale 14. Das Addieren der Eingangsphasensignale 14 Φ₀₀ bis Φ₀₇, gemäß der vorliegenden Erfindung erzeugt ein Ausgangsphasensignal 24 mit derselben Phase wie das Phasensignal zwischen den Phasen Φ₀₃ bis Φ₀₄, entsprechend einem Abgriffswert von 3,5.
Um die Phase des Ausgangsphasensignals 28 Y1 von 3,5 auf 4,5 zu ändern, muß nur ein Phasensignal der gesamten Gruppe von Eingangsphasensignalen 14 aus seiner vorherigen Phase heraus verändert werden. Dies kann zum Beispiel durch Invertieren des Abgriffs 18 A0 geschehen, wodurch er effektiv in den Abgriff 20 A8 umgewandelt wird. Insbesondere wählt die erste Multiplexerschaltung 16 den Invers-Abgriff 20 A8 anstelle des Abgriffs 18 A0. Der Rest der Mutliplexerschaltungen 16 bleibt aktiviert. Die Phase der Gruppe von Abgriffen (A1..A8) wird exakt einen Abgriff von der Gruppe von Abgriffen (A0..A7) verschoben und ähnlich wird das Ausgangsphasensignal 30 Y2 in Bezug auf die Phase um exakt einen Abgriff von dem vorherigen Ausgangsphasensignal 28 Y1 verschoben. Um die Phase des Ausgangsphasensignals 24 nochmals zu verschieben, wie zum Beispiel von 4,5 auf 5,5, würde dann der Abgriff A1 invertiert, um zu dem Abgriff A9 zu werden. Gemäß der vorliegenden Erfindung wählt die Phasenauswahlschaltung 10 eine Gruppe kontinuierlicher Phasen (bei dem vorliegenden Beispiel acht Phasen) aus dem Ring und addiert die gewählten Phasen auf analoge Weise miteinander, um ein gewünschtes Ausgangsphasensignal zu erzeugen. Um das gewünschte Ausgangsphasensignal 24 einzustellen, wird eine verschiedene Gruppe von acht kontinuierlichen Phasen ausgewählt und dann analog summiert, um das gewünschte Ausgangsphasensignal 24 zu erzeugen. Mit Bezug auf 4 führt die Einstellung des gewünschten Ausgangsphasensignals 24 dazu, daß die Gruppe ausgewählter kontinuierlicher Phasen um den Ring 18 herum bewegt wird.
Bei einem typischen Betrieb erfolgt, wenn das Phasenfehlersignal aus einem Phasendetektor der Phasenauswahlschaltung 10 zugeführt wird, eine Verzögerungsabgriffseinstellung auf der Basis des Betrages und der Polarität des Phasenfehlersignals, um den Phasenfehler auf einen nominalen Betrag zu verringern. Diese dynamische Abgriffseinstellung wird erreicht, wenn Auswahlwertsignale der Phasenauswahlschaltung 10 zugeführt werden. Wenn zum Beispiel bestimmt wird, daß der Anfangsphasenfehler 22,5 Grad Früh beträgt, würde die Phasenauswahlschaltung 10 aus ihrer vorherigen Abgriffsposition heraus durch Invertieren eines ihrer Abgriffssignale verschoben, so daß der VCO in der Spät-Richtung verschoben wird, so daß der nächste Phasenfehler aus dem Phasendetektor nominal sein sollte.
Die Phaseneinstellung wird durch selektives Invertieren eines der Abgriffssignale in Bezug auf seine vorherige Abgriffsposition erreicht. Mit Bezug auf 2 sind die möglichen Auswahleingangssignale für SB in der folgenden Tabelle 1 gezeigt:
TABELLE 1
TABELLE 1 (Fortsetzung)
Mit Bezug auf 5 dient gemäß einer alternativen Ausführungsform der vorliegenden Erfindung die Phasenauswahlschaltung als ein Phaseninterpolator mit der Möglichkeit, Zwischenphasen auszugeben. Insbesondere werden die Multiplexerschaltungen 16 in der Phasenauswahlschaltung 10 von 2 modifiziert, um in Bruchteilen auszuwählen, wieviel jedes ihrer beiden Eingangssignale 18 und 20 ausgewählt wird. Die Feinphaseneinstellung wird durch Verschieben der Phase des Ausgangssignals 24 in Schritten von weniger als einem Abgriff durchgeführt. Dies wird erreicht durch Ersetzen der 2-zu-1-Multiplexerschaltungen 16, die zwischen einem Abgriff 18 und seinem Invers-Abgriff 20 wählen, mit den Multiplexerschaltungen 32, die zusätzlich zu der Auswahl zwischen einem Abgriff 18 und seinem Invers-Abgriff 20 in mehreren Schritten zwischen einem Abgriff 18 und seinem Invers-Abgriff 20 interpolieren.
Mit Bezug auf 5 kann die Phasenauswahlschaltung aus mehreren Multiplexerschaltungen 32 bestehen, die anstatt auf Zwei-Zustands-Gatter begrenzt zu sein, als mehrstufige Gatter verwendet werden können. Die Multiplexerschaltungen 32 werden vorzugsweise in CMOS-Stromschalttechnologie (CML) implementiert, obwohl auch andere integrierte Schaltungstechnologie verwendet werden kann.
Anstelle zweier gültiger Zustände wird zum Beispiel angenommen, daß das Interpolationsmerkmal der Phasenauswahlschaltung 10 in diesem Beispiel beispielsweise fünf gültige Zustände aufweist. Zusätzlich zu der Möglichkeit, eines von zwei Signalen voll auszuwählen, ist die Phasenauswahlschaltung 10 insbesondere zu einer bruchteiligen Auswahl zwischen den beiden Signalen fähig. Mit Bezug auf Tabelle 2 können die fünf verfügbaren Zustände als 0, 1, 2, 3 und 4 wie folgt gekennzeichnet werden:
TABELLE 2
Für Fachleute ist erkennbar, daß die Multiplexerschaltung 32 modifiziert werden kann, um mehrere Interpolationszustände bereitzustellen, und nicht auf die in Tabelle 2 gezeigten oder hier besprochenen fünf Zustände beschränkt ist.
Mit Bezug auf 5 ist zur Veranschaulichung die Multiplexerschaltung 32 ausführlich dargestellt. Für Fachleute ist erkennbar, daß auch andere Multiplexerschaltungskonfigurationen verwendet werden können. Das Eingangssignal A0 und sein komplementäres Dateneingangssignal A0N werden an zwei Differenztransistoren M2 bzw. M1 angekoppelt. Bei einer typischen Implementierung sind A0 und A1 Taktsignale, die nur ein wenig voneinander verzögert sind. Die Taktsignale stammen in der Regel aus einem (nicht gezeigten) VCO, so daß sie lediglich Phasen eines Taktsignals sind und sehr nahe beieinander liegen, so daß, wenn die Signale gemischt werden, die Multiplexerschaltung 32 zwischen ihnen interpoliert, weil sie zum ersten die selben Signale sind, und ein Signal lediglich ein wenig mehr verzögert als das andere ist, so daß die Multiplexerschaltung 32 zwischen den Signalen abstimmen kann. Mit Bezug auf 5 wird das Eingangsignal A0 an das Gate 34 des Transistors M2 angekoppelt, und das komplementäre Dateneingangssignal A0N wird an das Gate 36 des Transistors M1 angekoppelt. Die Transistoren M1 und M2 besitzen Lasttransistoren R1 bzw. R2. Die Drain-Anschlüsse 38 und 40 der Transistoren M1 und M2 werden an die Ausgangssignale ZA bzw. ZAN angekoppelt.
Ähnlich werden das Eingangssignal A1 und sein komplementäres Dateneingangssignal A1N an zwei Differenztransistoren M4 bzw. M3 angekoppelt. Insbesondere wird das Eingangssignal A1 an das Gate 42 des Transistors M4 und das komplementäre Dateneingangssignal A1N an das Gate 44 des Transistors M3 angekoppelt. Die Transistoren M3 und M4 besitzen Lastwiderstände R1 bzw. R2. Die Drain-Anschlüsse 46 und 48 der Transistoren M3 und M4 werden an die Ausgangssignale ZA bzw. ZAN angekoppelt.
Die Drain-Anschlüsse 38, 40, 46 und 48 der Transistoren M1, M2, M3 und M4 werden außerdem über einen Lastwiderstand an die VDD-Versorgung angekoppelt. Insbesondere wird der Lastwiderstand R1 an die Transistoren M1 und M3 und der Lastwiderstand R2 an die Transistoren M2 und M4 angekoppelt. Die Source-Anschlüsse 50 und 52 der Transistoren M1 und M2 werden an dem Knoten 54 gekoppelt, um sich so einen gemeinsamen, durch den Transistor M4 geregelten Strom zu teilen, und die Source-Anschlüsse 56 und 58 der Transistoren M3 und M4 werden an dem Knoten 60 gekoppelt, um sich so einen gemeinsamen, durch den Transistor M6 geregelten Strom zu teilen.
Die Gates 62 und 64 der Transistoren M5 und M6 werden an Differenz-Auswahleingangssignal SBN bzw. SB angekoppelt. Die Source-Anschlüsse 66 und 68 der Transistoren M5 und M6 werden an dem Knoten 70 verbunden. Eine Konstantstromquelle 72 ist angeschlossen, um jedem Transistor M5 und M6 Vorstrom zu liefern. Die Stromquelle 72 ist mit der negativen Versorgungsschiene Vss verbunden, die, wie gezeigt, an Masse angeschlossen sein kann, obwohl dies nicht wesentlich ist. Die Degenerationswiderstände RS können vorgesehen werden, um die Interpolationsfunktion der Multiplexerschaltung 32 zu linearisieren.
Im Betrieb steuern die Differenz-Auswahleingangssignale SB und SBN die relativen Beträge der Eingangssignale A0 und A1, die zu dem Ausgangssignal ZA und ZAN beitragen. Unter Bezugnahme auf Tabelle 2 wird zum Beispiel in den Zuständen 0 und 4 der Strom völlig oder im wesentlichen völlig durch entweder den Transistor M5 oder M6 gelenkt. Insbesondere betragen im Zustand 0 die Spannungen SBN und SB, die an Transistoren M1 und M2 angelegt werden, 1,00 bzw. 0,00. In diesem Fall fließt der gesamte oder im wesentlichen der gesamte Strom in der unteren Stromquelle durch den Transistor M5, weil er voll eingeschaltet wäre und der Transistor M6 voll ausgeschaltet wäre. Im Zustand 4 betragen die Spannungen SBN und SB, die an die Transistoren M1 und M2 angelegt werden, 0,00 bzw. 1,00. In diesem Fall fließt der gesamte oder im wesentlichen der gesamte Strom in der unteren Stromquelle durch den Transistor M6, weil er voll eingeschaltet wäre und der Transistor M5 voll ausgeschaltet wäre.
Gemäß der vorliegenden Erfindung wird die Multiplexerschaltung statt als ein 2-zu-1-Multiplexer verwendet zu werden, bei dem Lenken entweder des gesamten oder eines Teils des Stroms durch die Transistoren M5 oder M6 als ein Interpolator verwendet. Insbesondere könnte ein Teil des Gesamtstroms durch den Transistor M5 gelenkt werden, wobei der Rest durch den Transistor M6 gelenkt wird. Zum Beispiel betragen im Zustand 1 die Spannungsbruchteile SBN und SB, die an die Transistoren M1 und M2 angelegt werden, 0,75 bzw. 0,25. In diesem Fall wären beide Transistoren M5 und M6 eingeschaltet, wobei 75% des Stroms an den Transistor M5 und 25% des Stroms an den Transistor M6 angelegt wird. Falls nicht der gesamte Strom durch die Transistoren M5 oder M6 gelenkt wird, ist das Signal auf ZA und ZAN eine Mischung der beiden.
Mit Bezug auf Tabelle 3 kann eine 64-Zustand Auswahl/Interpolation-Phasenauswahlschaltung wie folgt gebildet werden, wenn die 2-zu-1-Multiplexerschaltungen 16 aus 2 durch die Multiplexerschaltungen 32 aus 5 ersetzt werden.
TABELLE 3
TABELLE 3 (Fortsetzung)
Die Eingangssignale der Phasenauswahlschaltung 10 werden durch sechzehn Phasen φ₀₀ bis φ₁₅, die gleichmäßig beabstandet sind, repräsentiert. Diese sechzehn Phasen repräsentieren sechzehn grobe Einstellpegel über einen vollständigen Taktzyklus hinweg. Diese sechzehn Phasensignale werden weiter unterteilt, wodurch zwei Feineinstellpegel zwischen jedem groben Einstellpegel erzeugt werden. Die Taktperiode wird also in 16 × 4 Phasenunterteilungen unterteilt.

Claims

Phasenauswahlschaltung zum Auswählen einer Phase von einer Phasensignale erzeugenden Signalquelle, wobei die Phasensignale unterschiedliche Phasen aufweisen, umfassend: eine einzige Stufe aus Multiplexerschaltungen, die die Phasensignale aus der Signalquelle empfangen, wobei die Multiplexerschaltungen an ihren Ausgängen miteinander verbunden sind, wobei jede der Multiplexerschaltungen mindestens zwei Phasensignale empfängt und jede der Multiplexerschaltungen so ausgelegt ist, daß sie während des Betriebs der Phasenauswahlschaltung aktiv ist.
Phasenauswahlschaltung nach Anspruch 1, wobei die Multiplexerschaltungen Phasensignale aus Verzögerungsabgriffen empfangen.
Phasenauswahlschaltung nach Anspruch 2, wobei jeder der Verzögerungsabgriffe einen Abgriff und einen Invers-Abgriff umfaßt.
Phasenauswahlschaltung nach Anspruch 3, wobei jede der Multiplexerschaltungen eine 2×1-Multiplexerschaltung zum Empfangen des Abgriffs und Invers-Abgriffs umfaßt.
Phasenauswahlschaltung nach Anspruch 3, wobei die Multiplexerschaltungen zwischen Phasensignalen aus dem Abgriff und dem Invers-Abgriff auswählen.
Phasenauswahlschaltung nach einem der vorhergehenden Ansprüche, wobei die Signalquelle einen Oszillator umfaßt.
Phasenauswahlschaltung nach einem der vorhergehenden Ansprüche, wobei die Phasenauswahlschaltung Phasensignale aus im allgemeinen gleichbeabstandeten Abgriffen von dem Oszillator auswählt.
Phasenauswahlschaltung nach Anspruch 3, wobei die Multiplexerschaltungen in mehreren Schritten zwischen Phasensignalen aus dem Abgriff und dem Invers-Abgriff interpolieren.
Phasenauswahlschaltung nach Anspruch 8, wobei die Multiplexerschaltungen Interpolatoren umfassen.
Phasenauswahlschaltung nach Anspruch 9, wobei die Multiplexerschaltungen Interpolatoren mit Differenz-Auswahleingängen mit mindestens drei Zuständen umfassen.
Phasenauswahlschaltung nach Anspruch 8, wobei die Multiplexerschaltungen jeweils einen Selektor mit mehr als zwei Zuständen empfangen, wobei das Ausgangssignal der Multiplexerschaltungen bei jeder Zustandsänderung des Selektors variiert.
Phasenauswahlschaltung nach Anspruch 8, wobei die Multiplexerschaltungen in CMOS-Stromschaltlogiktechnologie implementiert sind.
Verfahren zur Bereitstellung eines Ausgangsphasensignals, mit den folgenden Schritten: Erzeugen mehrerer Phasensignale; Empfangen der mehreren Phasensignale unter Verwendung einer einzigen Stufe aus mehreren an ihren Ausgängen miteinander verbundenen Multiplexerschaltungen, wobei jede der Multiplexerschaltungen aktiv ist; und Versehen jeder der mehreren Multiplexerschaltungen mit einem Auswahlsignal.
Verfahren nach Anspruch 13, wobei die Phasensignale Signale aus Verzögerungsabgriffen umfassen.
Verfahren nach Anspruch 14, wobei jeder der Verzögerungsabgriffe einen Abgriff und einen Invers-Abgriff umfaßt.
Verfahren nach Anspruch 15, wobei jede der Multiplexerschaltungen eine 2×1-Multiplexerschaltung zum Empfangen des Abgriffs und Invers-Abgriffs umfaßt.
Verfahren nach Anspruch 13, wobei das jeder der mehreren Multiplexerschaltungen zugeführte Auswahlsignal zwischen einem Abgriff und einem Invers-Abgriff auswählt.
Verfahren nach einem der Ansprüche 13 bis 17, wobei das Erzeugen mehrerer Phasensignale weiterhin folgendes umfaßt: Erzeugen mehrerer Phasensignale unter Verwendung eines Oszillators.
Verfahren nach Anspruch 18, wobei die mehreren Phasensignale gleichbeabstandeten Abgriffen von dem Oszillator entnommen werden.
Verfahren nach Anspruch 19, wobei das Auswahlsignal mehr als zwei Zustände aufweist und jeder der Zustände in Anteilen auswählt, wieviel jeweiliger Eingangssignale der Multiplexerschaltung ausgewählt wird.
Verfahren nach Anspruch 20, wobei die Multiplexerschaltungen in CMOS-Stromschaltlogiktechnologie implementiert werden.