DE4437461C2

DE4437461C2 - Integrierter Temperatursensor

Info

Publication number: DE4437461C2
Application number: DE19944437461
Authority: DE
Inventors: Josef Matthias Dipl Gantioler
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1994-10-19
Filing date: 1994-10-19
Publication date: 1998-08-20
Anticipated expiration: 2014-10-20
Also published as: DE4437461A1

Description

Die Erfindung bezieht sich auf einen integrierten Temperatur sensor mit MOS-Feldeffekttransistoren gemäß dem Oberbegriff des Anspruchs 1 und auf einen integrierten Temperatur sensor gemäß dem Oberbegriff des Anspruchs 3.

Ein Tempera tursensor mit Feldeffekttransistoren ist z. B. in der EP-0 341 482 A1 beschrieben worden. Bei diesem wird die Temperaturabhängigkeit des Sperrstroms eines Bipolartransistors zur Temperaturmessung benutzt. Der Strom durchfließt einen als Stromquelle geschalteten Deple tion-FET. Die Schaltung ist derart dimensioniert, daß dann, wenn der Sperrstrom des Bipolartransistors den Strom der Stromquelle übersteigt, ein Ausgangssignal abgegeben wird, das als Übertemperatursignal bewertet wird. Die Integration von Bipolar- und MOS-Transistoren auf einem einzigen Chip ist jedoch nur mit einer komplexen Prozeßtechnik zu bewältigen.

In der WO 91/06 839 ist eine integrierbare Temperatursensor schaltung beschrieben, die zwei Zweige mit hinteinanderge schalteten MOSFET aufweist. Eine erste Alternative benötigt neben den Reihenschaltungen der MOSFET jeweils einen Wider stand und eine Diode. Der temperaturabhängige Spannungsabfall der Dioden wird dazu benutzt, den Temperatursensor zu betreiben. Der Nachteil dieser Ausführungsform besteht darin, daß mit den Dioden bipolare Halbleiterbauelemente verwendet werden müssen. In einer zweiten Ausführungsform arbeiten alle FET im Sättigungsbereich. Dies bringt den Nachteil mit sich, daß die I_D/U_DS-Kennlinie einen temperaturabhängigen Zusammenhang aufweist.

In der JP 58-208 631 (A) in Patents Abstracts of Japan, Vol. 8, No. 58, 16. März 1984, P-261 ist ein integrierter Tempera tursensor mit MOS-Feldeffekttransistoren beschrieben, wobei jeweils zwei FET in Reihe geschaltet sind und beide Reihen schaltungen einander parallel geschaltet sind. Die Verbin dungspunkte zwischen den jeweils in Reihe geschalteten FET sind jeweils mit einem Eingang eines Komparators verbunden. Der beschriebene Temperatursensor hat den Nachteil, daß er FET beider Kanaltypen aufweist.

Der Erfindung liegt die Aufgabe zugrunde, einen Temperatur sensor anzugeben, der ausschließlich mit MOS-Feldeffekttran sistoren ein- und desselben Kanaltyps aufgebaut werden kann.

Diese Aufgabe wird bei einem integrierten Temperatursensor gemäß dem Oberbegriff des Anspruchs 1 mit den kennzeichnenden Merkmalen des Anspruchs 1 und bei einem gemäß dem Oberbegriff des Anspruchs 3 mit den kennzeichnenden Merkmalen des Anspruchs 3 gelöst.

Weiterbildungen der Erfindung sind Gegenstand der Unteran sprüche.

Die Erfindung wird anhand zweier Ausführungsbeispiele in Verbindung mit den Fig. 1 bis 7 näher erläutert.

Es zei gen:

Fig. 1 und 2 zwei Ausführungsbeispiele der Erfindung,

Fig. 3 bis 6 Strom/Spannungskennlinien der MOSFET bei 25°C und 180°C für die Schaltungsanordnung nach Fig. 1 und

Fig. 7 Strom/Spannungskennlinien für die MOSFET nach dem Ausführungsbeispiel gemäß Fig. 2.

Der integrierte Temperatursensor nach Fig. 1 enthält eine erste und eine zweite Reihenschaltung aus je zwei MOS- Transistoren. Die erste Reihenschaltung besteht aus einem ersten FET 1 und einem zweiten FET 2. Dabei ist der Sourceanschluß S vom ersten FET 1 mit dem Drainanschluß D vom zweiten FET 2 verbunden. Die Reihenschaltung ist mit zwei Anschlüssen 6, 7 verbunden, an denen eine Versorgungsspannung liegt. Dabei liegt der Anschluß 7 üblicherweise auf Massepotential. Die zweite Reihenschaltung besteht aus einem zweiten dritten FET 3 und einem vierten FET 4. Der Sourceanschluß S vom dritten FET 3 ist mit dem Drainanschluß D vom vierten FET 4 verbunden. Diese Reihenschaltung ist ebenfalls mit den Anschlüssen 6, 7 verbunden und damit der ersten Reihenschaltung parallel geschaltet. Der erste und der dritte FET 1, 3 sind Depletion-FET, der zweite und der vierte FET 2, 4 sind Enhancement-FET. Der Knoten 16 zwischen dem ersten FET 1 und dem zweiten FET ist mit einem ersten Eingang 8 eines Komparators 5 verbunden, der Knoten 17 zwischen dem dritten FET 3 und dem vierten FET 4 mit einem zweiten Eingang 9 des Komparators 5. Der Komparator 5 hat einen Signalausgang 10. Der Gateanschluß G des vierten FET 4 ist mit dem Knoten 16 verbunden. Die Gateanschlüsse G des ersten FET 1 und des dritten FET 3 sind mit ihren Sourceanschlüssen S verbunden, der Gateanschluß G, des zweiten FET 2 mit seinem Drainanschluß D. Der erste FET 1 und der dritte FET 3 haben sogenannte "Bulk"-Anschlüsse B, die auf festem Potential, hier auf Massepotential liegen.

Der erste FET 1 ist derart dimensioniert, daß sich eine Sourcespan nung U_BSeinstellt, bei der die I_D/U_BS-Kennlinie mit U_GS = 0 für Raumtemperatur (25°C) die Kennlinie für Übertemperatur, z. B. 180°C, schneidet. Diese Spannung beträgt z. B. 2 Volt. Bei dieser Spannung ist der Drainstrom dann temperaturunab hängig (Fig. 3). Der zweite FET 2 ist derart dimensioniert, daß sich eine Spannung U_DS einstellt, bei der sein Drainstrom mit steigender Temperatur abnimmt. Dies ist im Diagramm nach Fig. 5 dargestellt. Der zweite FET 2 könnte auch derart dimensio niert werden, daß sein Drainstrom konstant bleibt, er sollte jedoch mit steigender Temperatur nicht zunehmen.

Der dritte FET 3 ist so dimensioniert, daß sich eine Spannung U_BS einstellt, bei der der Drainstrom mit steigender Temperatur sinkt. Dies läßt sich dadurch erreichen, daß er eine größere Einsatzspannung als der erste FET 1 erhält, z. B. durch eine größere Dicke des Gateoxids. Die eingestellte Spannung U_BS kann der vom ersten FET 1 gleich sein. Das I_D/U_BS-Diagramm für den dritten FET 3 ist in Fig. 4 gezeigt.

Der vierte FET 4 ist identisch aufgebaut wie der zweite FET 2, hat also die gleichen Eigenschaften. Da sein Gateanschluß G mit dem Knoten 16 verbunden ist, erhält er die gleiche Gatevorspannung U_GS wie der zweite FET 2. Er spiegelt somit dessen Strom.

Bei Raumtemperatur stellt sich am Knoten 16 eine Spannung ein, die z. B. die oben erwähnten 2 Volt beträgt. Diese Span nung dient als Referenzspannung für den Komparator 5. Durch dem dritten FET 3 und den vierten FET 4 fließt ein Strom, der durch den Schnittpunkt der I_D/U_BS-Kennlinie des dritten FET 3 mit der I_D/U_DS-Kennlinie des vierten FET 4 für Raumtemperatur gegeben ist. Dieser Schnittpunkt ist in Fig. 6 mit A bezeichnet.

Bei steigender Temperatur sinkt der Strom durch den dritten FET 3. Da auch der Durchlaßstrom des vierten FET 4 auch mit steigender Tempera tur sinkt, stellt sich nun ein Schnittpunkt ein, der durch die gestrichelten Kennlinien gegeben ist. Dieser Schnittpunkt ist mit B bezeichnet. Der Schnittpunkt A ist so gewählt, daß die Spannung U_BS größer ist als die Spannung am Knoten 16.

Entsprechend wird der Schnittpunkt B derart gewählt, daß U_BS kleiner ist als die Spannung am Knoten 16.

Der Strom des zweiten FET 2 kann, wie erwähnt, mit steigender Tem peratur auch abnehmen. Damit steigt die Spannung am Knoten 16 mit steigender Temperatur. Dieses Verhalten verstärkt somit die bei Übertemperatur an den Eingängen 8 und 9 des Kompara tors 5 auftretende Spannungsdifferenz.

Das Ausführungsbeispiel nach Fig. 1 läßt sich vorteilhafter weise derart aufbauen, daß sämtliche MOSFET in einer Wanne angeordnet sind, die den entgegengesetzten Leitungstyp des Substrats hat. Durch Anlegen einer Vorspannung an den pn- Übergang zwischen Wanne und Substrat läßt sich die Wanne elektrisch von den übrigen auf dem Substrat integrierten Halbleiterbauelementen isolieren. Wird diese Technik angewen det, so lassen sich der erste FET 1 und der dritte FET 3 besonders einfach reali sieren, da ihre "Bulk"-Anschlüsse B an Masse gelegt werden. Die genannte Spannung von z. B. 2 Volt läßt sich z. B. durch eine entsprechende Bemessung der Gateoxiddicke sowie des Verhältnisses Kanallänge zu Kanalbreite definieren.

Das zweite Ausführungsbeispiel nach Fig. 2 unterscheidet sich von dem nach Fig. 1 dadurch, daß die zweite Reihen schaltung aus drei MOSFET 13, 14 und 15 besteht. Außerdem ist der dritte FET 13 wie der erste FET 1 dimensioniert, seine Eigenschaften sind dem FET 1 gleich. Der erste FET 1 und der dritte FET 13 sind beide Depletion-FET, der zweite, der vierte und der fünfte FET 2, 14, 15 sind dagegen Enhancement-FET. Mit dem Sourceanschluß S von 13 ist der Drainanschluß D eines vierten FET 14 verbunden, mit dessen Sourceanschluß S der Drainanschluß D eines fünften FET 15. Der Sourceanschluß S vom fünften FET 15 ist mit dem Anschluß 7 verbunden. Die Gateanschlüsse G des vierten FET 14 und des fünften FET 15 sind jeweils mit ihren Drainanschlüs sen D verbunden. Sie arbeiten damit als MOS-Dioden. Der Knoten zwischen dem dritten FET 13 und dem vierten FET 14 ist mit 19 bezeichnet. Er ist mit dem zweiten Anschluß des Komparators 5 verbunden.

Sämtliche MOSFET haben Bulk-Anschlüsse B, die mit dem An schluß 7 (Masse) verbunden sind.

Die Referenzspannung am Knoten 16 wird wie in Verbindung mit Fig. 1 beschrieben erzeugt. Der erste FET 1 und der dritte 13 haben dabei das in Fig. 3 dargestellte Verhalten, der zweite FET 2 das in Fig. 5 dargestellte. Der fünfte FET 15 wird derart dimensioniert, daß seine Drain-Spannung mit zunehmender Temperatur sinkt. Der vierte FET 14 erhöht das Drainpotential des fünften FET 15 am Knoten 19, indem die Spannung U_DS des vierten FET 14 zur temperaturabhängigen Spannung U_GS des fünften FET 15 addiert wird. In Fig. 7 ist dargestellt, daß die Spannung am Knoten 16 zu einem Schnittpunkt führt, der mit A bezeichnet ist. Dieser definiert die Referenzspannung. Bei Raumtemperatur ergibt sich am Knoten 19 ein Schnittpunkt B, der durch den Schnittpunkt der I_D/U_DS-Kurve 14 + 15 mit der entsprechenden Kurve des dritten FET 13 gegeben ist. Der Punkt B definiert die Spannung am Knoten 19 bei Raumtemperatur. In der Figur ist außerdem dargestellt, wie die Durchlaßkurve des vierten FET 14 um ΔU in Richtung zu höheren Spannung U_DS verschoben ist.

Bei Erhöhung der Temperatur sinkt die Spannung am Knoten 19 auf einen Wert, der durch den Schnittpunkt C zwischen der I_D/U_DS-Kennlinie für 14 + 15 mit der I_D/U_DS-Kennlinie von 13 gegeben ist. Dieser Arbeitspunkt ist mit C bezeichnet. Am Eingang 9 des Komparators 5 kehrt sich somit die Spannung um, was als Übertemperatur detektiert wird.

Auch für dieses Ausführungsbeispiel gilt, daß es besonders vorteilhaft in eine gemeinsame Wanne integriert werden kann. In allen Fällen sind die FET vom gleichen Kanaltyp. Dies ermöglicht z. B. eine Herstellung in einfacher NMOS- Technologie.

Claims

1. Integrierter Temperatursensor mit MOS-Feldeffekttransistoren mit den Merkmalen:

a) Ein erster (1) und ein zweiter FET (2) sind in Reihe geschaltet,
b) ein dritter (3) und einer vierter FET (4) sind in Reihe geschaltet,
c) beide Reihenschaltungen sind einander parallel geschaltet,
d) der Knoten (16) zwischen erstem und zweitem FET (1, 2) ist mit einem ersten Eingang (8) eines Komparators (5) verbunden,
e) der Knoten (17) zwischen drittem und viertem FET (3, 4) ist mit einem zweiten Eingang (9) des Komparators (5) verbunden,

gekennzeichnet durch die Merkmale:

a) der erste FET (1) ist ein Depletion-FET und derart dimensioniert, daß sein Drainstrom im Bereich zwischen Raumtemperatur und einer vorgegebenen Übertemperatur im wesentlich temperaturunabhängig ist,
b) der zweite FET (2) ist ein Enhancement-FET und derart dimensioniert, daß sein Drainstrom im genannten Bereich nicht zunimmt,
c) der dritte FET (3) ist ein Depletion-FET und derart dimensioniert, daß sein Drainstrom im genannten Bereich abnimmt,
d) der vierte FET (4) ist ein Enhancement-FET und hat gleiche Eigenschaften wie der zweite FET (2),
e) alle vier FET (1, 2, 3, 4) sind vom gleichen Kanaltyp.

2. Temperatursensor nach Anspruch 1, dadurch gekennzeichnet, daß er in selbstisolierender Technik aufgebaut ist, daß die Gatean schlüsse (G) des ersten und des dritten FET (1, 3) jeweils mit ihren Sourceanschlüssen (S) verbunden sind, daß der erste und der dritte FET (1, 3) jeweils einen Bulk-Anschluß (B) haben, der auf festem Potential liegt, daß die Einsatzspan nung des dritten FET (3) absolut größer ist als die Einsatz spannung des ersten FET (1) und daß die Bulkanschlüsse (B) des zweiten und des vierten FET (2, 4) mit jeweils ihrem Sourceanschluß (S) verbunden sind.

3. Integrierter Temperatursensor mit den Merkmalen:

a) Ein erster (1) und ein zweiter FET (2) sind in Reihe ge schaltet,
b) ein dritter FET (13) ist mit einem vierten FET (14) und einem fünften FET (15) in Reihe geschaltet,
c) beide Reihenschaltungen sind miteinander parallel ge schaltet,
d) der Knoten (16) zwischen erstem und zweitem FET (1, 2) ist mit einem ersten Eingang (8) eines Komparators (5) ver bunden,
e) der Knoten (19) zwischen drittem und viertem FET (13, 14) ist mit einem zweiten Eingang (9) des Komparators ver bunden,

gekennzeichnet durch die Merkmale:

a) der erste FET (1) und der dritte FET (13) sind Depletion- FET und derart dimensioniert, daß ihr Drainstrom im Bereich zwischen Raumtemperatur und einer vorgegebenen Übertemperatur im wesentlichen temperaturunabhängig ist,
b) der zweite FET (2) ist ein Enhancement-FET und derart dimensioniert, daß sein Drainstrom im genannten Bereich nicht zunimmt,
c) der fünfte FET (15) ist ein Enhancement-FET und ist so dimensioniert, daß sein Drainstrom im genannten Bereich mit steigender Temperatur abnimmt, der vierte FET (14) ist ein Enhancement-FET und ist so dimensioniert, daß sein Drainstrom im genannten Bereich im wesentlichen tempera turunabhängig ist,
d) alle fünf FET (1, 2, 13, 14, 15) sind vom gleichen Kanal typ.

4. Temperatursensor nach Anspruch 3, dadurch gekennzeichnet, daß er in selbstisolierender Technik aufgebaut ist, daß die Gatean schlüsse (G) des ersten und des dritten FET (1, 13) jeweils mit ihren Sourceanschlüssen (S) und die Gateanschlüsse (G) des zweiten, des vierten und des fünften FET (2, 14, 15) jeweils mit ihren Drainanschlüssen (D) verbunden sind und daß alle fünf FET (1, 2, 13, 14, 15) jeweils einen Bulk-Anschluß (B) haben, der auf festem Potential liegt.