DE4437016C1 - Permeable Base Transistor und Verfahren zu seiner Herstellung - Google Patents

Permeable Base Transistor und Verfahren zu seiner Herstellung

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Description

Die Erfindung betrifft einen Permeable Base Transistor sowie ein Herstellungsverfahren eines solchen Bau­ elements gemäß dem Oberbegriff des Anspruchs 1 bzw. 2.
Der Permeable Base Transistor (PBT) ist ein elektroni­ sches Bauelement, bei dem der Strom vertikal zur Ober­ fläche durch ein Gate in Form eines Metallgitters ge­ steuert wird, welches sich im Inneren des Halbleiters befindet. Der PBT ist prinzipiell ein Kurzkanal-MESFET und damit ein Majoritätsträgerbauelement. Der Vorteil gegenüber MESFETs liegt in seiner sehr kurzen Gate- und Kanallänge. Aufgrund des vertikalen Aufbaus wird die Gate- und Kanallänge durch die Schichtdicke der Epita­ xie und der Metallisierung und nicht durch die Litho­ graphie vorgegeben. Deshalb können Kanallängen unter 300 nm und Gatelängen unterhalb 100 nm realisiert wer­ den. Es wurden Grenzfrequenzen von über 100 GHz für Si- PBTs vorhergesagt. Der PBT eignet sich neben einer dreidimensionalen Integration vor allem als Hochfre­ quenz-Leistungsverstärker.
Dem Aufbau nach unterscheidet man zwei Typen: den Ätz­ graben PBT und den überwachsenen PBT (Fig. 1), die beide sowohl in Si als auch in GaAs realisiert wurden.
Beim Ätzgraben PBT liegen die Gatefinger in Gräben ver­ senkt an der Halbleiteroberfläche, und Source und Gate greifen wie zwei Kämme ineinander. Beim überwachsenen PBT sind dagegen die Gatefinger vollständig von Halb­ leitermaterial umgeben.
In GaAs findet man ausschließlich die überwachsene Bau­ weise und in Silicium vorwiegend die Ätzgraben PBTs. Dies liegt daran, daß Ätzgraben-PBTs in GaAs wegen der Möglichkeit, überwachsene PBTs herzustellen, nicht not­ wendig erscheinen. Dagegen waren die ersten Si-PBTs vom Ätzgraben-Typ, da es nicht gelang, Metallstreifen ein­ kristallin zu überwachsen bzw. das polykristalline Wachstum auf dem Metall so weit zu unterdrücken, daß es keinen negativen Einfluß auf die angrenzenden Stromkanäle hatte. Die ersten Si-Ätzgraben-PBTs wurden 1982 von Rathman et al. in IEDM Techn. Dig., S. 650-653 (1982) und Chi et al. in IEDM Techn. Dig., S. 646-649 (1982) vorgestellt. Die aus zweidimensionalen Simula­ tionen vorhergesagten Grenzfrequenzen von über 100 GHz (B.A. Vojak, IEEE Trans. Electron. Dev. ED-30 (8), S. 877-883 (1983)) wurden jedoch bisher noch nicht er­ reicht. Vermutlich führen Oberflächenzustände der ge­ ätzten Siliciumoberflächen und runde Kanten in den Ätz­ gräben zu parasitären Source-Gate-Kapazitäten. Die bis­ her höchsten gemessenen Grenzfrequenzen für Si-PBTs liegen bei fT = fmax = 26 GHz (A. Gruhle et al., Micro­ electronic Engineering 15, S. 27-30 (1991)).
Beim überwachsenen PBT, bei dem ein metallisches Gitter in einen einkristallinen Halbleiter eingebettet ist, vermeidet man die Schwierigkeiten mit offenen Halblei­ teroberflächen. Der erste überwachsene Si-PBT gelang Ishibashi et al. (siehe IEDM Techn. Dig., S. 868-870 (1984)), indem sie mittels Molekularstrahlepitaxie (MBE) epitaktisch Si auf ein CoSi₂-Gate abschieden.
Bei den ersten Heteroepitaxieversuchen wurde NiSi₂ und CoSi₂ gewählt, weil diese als einzige die CaF₂-Struktur mit einer nur geringen Gitterfehlanpassung zu Silicium von -0,4 ,% bzw. -1,2% als sehr temperaturbeständige stabile Silicidphasen bilden. Die Arbeiten Mitte bis Ende der achtziger Jahre mit Silicium/Silicid-Hetero­ strukturen zeigten die Problematik der Heteroepitaxie und der Strukturierung der Silicide auf. Trockenätzen von Siliciden ist nicht möglich, da keine leichtflüch­ tigen Verbindungen von Co und Ni mit F oder Cl bei Raumtemperatur existieren.
Die bisher höchste publizierte Grenzfrequenz für über­ wachsene Si-PBTs beträgt fT = 6 GHz (A. Schüppen et al., IEEE Trans. Electron. Dev., Vol. 41 No. 5, S. 751- 760). Eine völlig neue Möglichkeit, überwachsene Si- PBTs herzustellen, eröffnete sich 1986, als A. White et al. die monokristalline Silicidbildung durch Hochdosis- Ionenimplantation erstmals gelang (siehe MRS Symp. Proc. 107, S. 3-15 (1987)). Bei diesem Verfahren, das auch mit Mesotaxie oder Ionenstrahlsynthese (IBS) be­ zeichnet wird (S. Mantl, Mat. Science Report, Vol. 8 No. 1/2, S. 1-95 (1992)), werden Metallionen, z. B. Co, in ein Siliciumsubstrat bei erhöhter Temperatur mit ho­ hen Dosen (<1 · 10¹⁶ cm-3) und Ionenenergien zwischen 20 und 3000 keV implantiert. Während der Implantation bilden sich einkristalline Silicidausscheidungen, die sich bei einer Temperatur unter einer dünnen Silicium­ deckschicht zu einer einkristallinen ebenen Silicid­ schicht zusammenziehen.
Die Erzeugung von einkristallinen Silicid-Gates in PBTs durch die Mesotaxie hat einige entscheidende Vorteile:
  • 1) Die Herstellung vergrabener Silicid-Gates benötigt keine Heteroepitaxie.
  • 2) Die Lage des Gates zwischen Source und Drain wird ausschließlich durch die Implantationsparameter be­ stimmt.
  • 3) Nach der Silicidbildung entsteht eine fast planare einkristalline Siliciumoberfläche.
Der überwachsene PBT hat, wie oben erwähnt, den Vor­ teil, keine freien Oberflächen im aktiven Bereich zu besitzen. Er hat jedoch den Nachteil einer zusätzlichen parasitären Gate-Source-Kapazität, da sich oberhalb des Gates keine Luft, sondern Si befindet. Außerdem hat sich in Experimenten herausgestellt, daß sich nach der Temperung Fadenversetzungen oberhalb des Gates ausbil­ den, die nur durch eine zusätzliche Epitaxieschicht ab­ gedeckt werden können und damit keinen zusätzlichen parasitären Gate-Source-Strom erzeugen.
Es ist Aufgabe der Erfindung, einen PBT und ein Her­ stellungsverfahren für PBTs zu schaffen, bei dem diese Nachteile behoben werden.
Die Aufgabe wird gelöst durch einen PBT mit den Merkma­ len gemäß Anspruch 1. Es wurde erkannt, daß durch die Kombination der Hochdosis-Ionenimplantation mit der lo­ kalen Oxidation von Silicium (LOCOS) ein neues Bau­ element entsteht, welches dem Ätzgraben PBT und dem überwachsenen PBT weit überlegen ist (Fig. 2). Im ein­ zelnen weist der erfindungsgemäße PBT folgende Vorteile auf:
  • 1) Ein planarer Transistor entsteht.
  • 2) Keine Epitaxie wird benötigt.
  • 3) Die Gate-Source-Kapazität wird gesenkt.
  • 4) Die Kannallänge, die für fT entscheidende Größe, kann minimiert werden (Fig. 3).
Es wurde erkannt, verfahrensgemäß das Silicium oberhalb des Gates durch Selbstjustage zu oxidieren. Dies ist möglich durch Kombination einer Nitridschicht mit einer Metallschicht als Implantationsmaske für die Mesotaxi. Nach der Implantation der Entfernung der Metallschicht und der Silicidbildung kann dann das Silicium oberhalb des Gates lokal oxidiert werden, dabei wird Silicium verbraucht. Die Schichtdicke des Oxids übersteigt zwar die des verbrauchten Siliciums um ca. 40%, aber bei geeigneter Wahl der Parameter kann dies durch Siliciumabtrag durch Sputtern während der Implantation ausgeglichen werden.
Die Aufgabe wird verfahrensmäßig durch die Gesamtheit der Merkmale des Anspruchs 2 gelöst. Die Erkenntnisse bezüglich der Lehre gemäß Anspruch 1 gelten im übrigen entsprechend.
Im folgenden wird die Erfindung anhand eines Ausfüh­ rungsbeispiels näher erläutert. Es zeigen:
Fig. 1 PBT-Typen und wichtige Dimen­ sionierungen;
Fig. 2 schematischer Aufbau eines Kurzkanal- PBTs;
Fig. 3 Transitfrequenz fT in Abhängigkeit von der Kanallänge h;
Fig. 4a, 4b
a) LPCVD-Epitaxie auf hochdotiertem Si-(100)-Substrat,
b) Kobaltimplantation durch Wolf­ ram/Siliciumnitrid-Maske;
Fig. 4c, 4d
c) Bildung der einkristallinen Gate­ finger durch Temperung,
d) lokale, lateral durch Siliciumm­ nitrid begrenzte Oxidation;
Fig. 4e, 4f
e) Antimonimplantation zur Herstel­ lung einer hochdotierten Deckschicht,
f) Mesaätzung, Metallisierung der oberen und unteren Elektrode.
Ausführungsbeispiel
Die Herstellung des erfindungsgemäßen PBTs verläuft verfahrensmäßig in folgender Weise:
Auf einem hochdotierten Si(100)-Substrat wird mittels MBE oder CVD eine n-Si-Schicht mit einer Dotierung im Bereich von 1-100 · 10¹⁵ cm-3 abgeschieden (Fig. 4a). Danach werden 100-200 nm Nitrid und 300 nm Wolfram als Implantationsmaske deponiert. Nach einem Lithographieschritt und Trockenätzen (RIE) kann durch die streifenförmige Maske Co mit Dosen im Bereich von 0,3-2 · 10¹⁷ cm-2 und Energien von 30-300 keV implantiert werden (Fig. 4b). Das Wolfram wird entfernt und die Probe bei 700-1150°C getempert, so daß sich einkristallines vergrabenes Silicid bildet (Fig. 4c). Anschließend wird durch lokale Oxidation SiO₂ oberhalb des CoSi₂ gebildet (Fig. 4d).
Die Nitridmaske wird entfernt oder ggf. als Streuoxid für eine flache Antimonimplantation genutzt. Es folgt durch Lift-off oder Ätzen die erste Metallschicht (Fig. 4e), die als RIE-Maske für eine anschließende Mesaätzung zum Gate genutzt werden kann. Schließlich wird mittels RIE-Ätzung die hoch leitende Drainschicht (Fig. 4f) freigelegt und der Drainkontakt aufgebracht.

Claims (2)

1. Permeable Base Transistor (PBT) mit von halblei­ tendem Material umgebendem Gate, das zur Bildung senkrechter Stromkanäle zur Gate-Ebene senkrechte Öffnungen aufweist, die mit halbleitendem Mate­ rial gefüllt sind, dadurch gekennzeichnet, daß wenigstens eine der beiden lateralen Grenz­ flächen des Gates eine zusätzliche, aus dem Oxyd des halbleitenden Materials bestehende Schicht aufweist.
2. Verfahren zur Herstellung eines Permeable Base Transistors, bei dem auf einem Substrat eine Mehrzahl von Schichten gebildet und zur Bildung eines von halbleitendem Material überwachsenem Gate strukturiert wird, dadurch gekennzeichnet, daß nach Bildung des Gates das ihr umgebende halbleitende Material durch Selbstjustage im Be­ reich an der oberen Grenzfläche des Gates oxi­ diert wird.
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982264A (en) * 1973-04-25 1976-09-21 Sony Corporation Junction gated field effect transistor
DE2503800C2 (de) * 1975-01-30 1984-02-16 Sony Corp., Tokyo Sperrschicht-Feldeffekttransistor
FR2589280B1 (fr) * 1985-10-29 1988-12-02 France Etat Transistor a base permeable et procedes de fabrication
JPS62204576A (ja) * 1986-03-04 1987-09-09 Nec Corp 縦型トランジスタの製造方法
JPH03142933A (ja) * 1989-10-30 1991-06-18 Toshiba Corp 半導体装置およびその製造方法

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
IEDM, pp. 646-649, 1982 *
IEDM, pp. 650-653, 1982 *
IEDM, pp. 868-870, 1984 *
IEEE El.Dev., Vol. 41, No. 5, pp. 751-760, 1985 *
IEEE, Tr.o.El.Dev., ED-30 (8), pp. 877-883, 1983 *
Mat.Sc.Rep., Vol. 8, No. 1/2, pp. 1-95, 1992 *
Microel.Eng. 15, pp. 27-30, 1991 *
MRS Symp.Proc., 107, pp. 3-15, 1987 *

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