DE4434803C1 - Verfahren und Anordnung zur Abtastung eines seriellen Bitstromes - Google Patents

Verfahren und Anordnung zur Abtastung eines seriellen Bitstromes

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Description

Die Erfindung bezieht sich auf ein Verfahren bzw. eine Schaltungsanordnung zur Abtastung eines seriellen Bitstromes gemäß Oberbegriff des Anspruches 1 bzw. 12.
Solche Verfahren bzw. Anordnungen dafür sind bekannt. Sie finden Anwendung innerhalb von Datenübertragungsgeräten, wobei im allgemeinen ein Taktsignal benutzt wird, dessen Frequenz der Bitrate oder einem ganzen vielfachen der Bitrate des Datensignals entspricht und dessen Phasenlage starr an das Datensignal gekoppelt ist. Das ist erforderlich, damit das Datensignal zu einem Zeitpunkt abgetastet wird, an dem sein Signalpegel eindeutig definiert ist. Bei hohen Bitraten kann das Daten- und das Taktsignal nicht mehr ohne weiteres über getrennte Wege geführt werden, da unterschiedliche Laufzeiten der Signale dazu führen würden, daß sich der Abtastzeitpunkt so verschiebt, daß eine zuverlässige Abtastung nicht mehr gewährleistet ist. Eine erste Möglichkeit, um Laufzeitunterschiede zu vermeiden, besteht darin, ein oder mehrere Datensignale und das dazu gehörende Taktsignal streng parallel zu führen. Die zweite Möglichkeit, eine sichere Abtastung der Datensignale zu erzielen, besteht darin, das Abtastsignal unabhängig vom Datensignal zu führen und die Phasenlagen der einzelnen Datensignale jeweils an das Taktsignal anzupassen.
Eine solche Lösung wird beschrieben in den deutschen Offenlegungsschriften DE 34 41 501 und 35 43 392, die eine Schaltungsanordnung zum Regenerieren und Synchronisieren eines digitalen Signals hoher Bitrate angeben, wobei dieses Signal über eine Reihenschaltung aus einer steuerbaren Verzögrungsleitung und einer Entscheidungslogik geleitet wird; die Entscheidungslogik stellt die Phasenlage zwischen einem Systemtakt der Frequenz der Bitrate des zu regenerierenden und synchronisierenden digitalen Signals und diesem fest. Über eine Verzögerungsregeleinheit wird die steuerbare Verzögerungsleitung auf die entsprechende Verzögerungszeit eingestellt, so daß der Abtasttakt richtige Abtastzeitpunkte ergibt.
Aus dem Aufsatz von Kurt Gasser "Multiplexen in High-Tech- Dimension" in Telecom Report 11 (1988), Heft 3, Seite 85 und folgende ist ein Prinzip der digitalen Taktrückgewinnung bekannt geworden, bei dem aus einem Hilfstakt mit der Periodendauer T vier Taktsignale generiert werden, deren Phase jeweils um T/4 versetzt sind und wobei ein Phasendetektor einen in der Phase zu dem ankommenden Bitstrom passenden Takt auswählt, mit dem die Bits weiterverarbeitet werden. Bei diesem Prinzip muß die Frequenz des Hilfstaktes größer sein als die der entsprechenden Schnittstellensignale, um zulässige Frequenztoleranzen und Jitter ausgleichen zu können. Dabei ist eine fortwährende Korrektur der Taktphase durch Umschalten auf einen Takt mit jeweils besser passender Phasenlage erforderlich. Je nach Codierung ist die Frequenz des Taktes um ein bis mehrere Prozent größer als diejenige des Bitstroms.
Der vorliegenden Erfindung lag die Aufgabe zugrunde, ein Verfahren bzw. eine Schaltungsanordnung zur Abtastung eines seriellen Bitstromes der eingangs genannten Art anzugeben, bei denen das Taktsignal unabhängig vom Datensignal geführt und seine Phasenlage an diejenige des Datensignals angepaßt wird, wobei die Anpassung variabel ist, so daß die aufgrund zeitlicher Schwankungen, z. B. aufgrund von Temperaturveränderungen oder Alterung stetig sich verändernden Laufzeitunterschiede beherrscht werden können.
Verfahren und Schaltungsanordnung sollen dabei unaufwendig sein.
Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Anspruches 1 bzw. 12. vorteilhafte Ausgestaltungen ergeben sich durch die Unteransprüche.
Verfahren und Schaltungsanordnung gemäß der Erfindung erlauben auf vorteilhafte und unaufwendige Weise eine gute Anpassung des Abtastzeitpunktes an sich verändernde Frequenz- und Phasenbeziehungen.
Es folgt nun die Beschreibung der Erfindung anhand der Figuren.
Fig. 1 zeigt ein Übersichtsblockschaltbild einer Schaltungsanordnung zum Abtasten in einem Datenempfänger.
In Fig. 2 sind vier Augen eines Bitstromes sowie über die Bits wandernde Abtastzeitpunkte gezeichnet für n=2.
Die Fig. 3 zeigt eine etwas detailliertere Schaltungsanordnung und Fig. 5 eine weitere Einzelheit der Auswerteschaltung.
In Fig. 4 und 6 sind Zustandsdiagramme zweier Zähler gezeichnet, und Tabellen 1a und 1b geben Wahrheitstabellen eines Decoders wieder.
Fig. 1 zeigt eine zeitdiskrete Maschine bestehend aus einem Eingangs D-Flip-Flop, welches eingehende Daten mit einem Abtasttakt T2 abtastet und dessen Ausgangsabtastwerte in einem Block "Auswertung" verglichen und ihre phasenmäßige Beziehung zum Abtasttakt T2 untersucht wird. In einen Speicher FIFO werden korrekte Abtastwerte mittels eines Enable-Signals EV, das durch die Auswertung erzeugt wird, eingespeichert. Aus diesem First-In-First-Out-Speicher FIFO können dann die Daten mittels eines synchronen Taktes Ts synchronisiert entnommen werden. Im Block "Auswertung" wird ständig die Phasenlage des Abtasttaktes relativ zum Schrittakt des Datensignals ermittelt, indem jeweils zwei aufeinanderfolgende Abtastwerte miteinander verglichen werden. Während zwischen jeweils zwei Abtastwerten, z. B. A-B in Fig. 2, keine Differenz besteht, unterscheidet sich der folgende Abtastwert B-A mit einiger Wahrscheinlichkeit von dem vorhergehenden. Da sich die halbe Frequenz des Abtasttaktes fa/2 von der des Datentaktes fs unterscheidet, siehe Fig. 2 für fa < 2fs, wandern die Abtastzeitpunkte über das Datenbit hinweg. Kurzzeitig unterscheiden sich alle Abtastwerte recht häufig, dann wird das erste Paar von Abtastwerten häufig unterschiedlich sein, während das zweite Paar immer gleich sein wird.
Fig. 3 zeigt das Schaltungsprinzip der Auswertung, welche im wesentlichen aus der Auswerteschaltung A zum Klassifizieren der Datenbits, einem ersten setzbaren Zähler Z und einem Decoder D besteht.
Der Decoder D vergleicht den Zählerstand Q0 bis Qn des Zählers Z mit zwei schwellwerten und gibt entsprechende Steuersignale A und B gemäß der unten angegebenen Wahrheitstabelle 1a bzw. 1b an die Auswerteschaltung A ab. In Fig. 4 ist das Zustandsdiagramm des Zählers Z aufgezeichnet. In einer Ausgestaltung der Erfindung durchläuft der Zähler N-m, N oder N+m Zustände entsprechend den von der Auswerteschaltung A abgegebenen Signalen größer G bzw. kleiner K. Ein Steuersignal G wird dann abgegeben, wenn die Auswerteschaltung A festgestellt hat, daß das Zeitfenster sich in Bezug auf Datenflankenfenster zwischen zwei aufeinanderfolgenden Schrittaktflanken aus der Mittel voreilend verschoben hat. In diesem Fall wird so korrigiert, daß ein Überlaufsignal OV des Zählers Z erst zu einem späteren Zeitpunkt mit dem größeren Zählerstand N+m abgegeben wird bzw. im darauffolgenden Zustand 1. Im anderen Fall, wenn das Abtastfenster etwas nachhinkt, wird bei dem kleineren Zählerstand N-m geschaltet. Ansonsten erfolgt der Überlauf modulo N. Unter der Voraussetzung, daß N ungerade und m gerade ist, wird bei jedem geradzahligen Zustand des Zählerstandes Q des Zählers Z ein Enable-Signal EV abgegeben, wodurch die Abtastwerte markiert werden, die in den FIFO-Speicher gemäß Fig. 1 aufgenommen werden sollen. Dies gilt unter der Voraussetzung, daß die Frequenz des asynchronen Abtasttaktes fa etwas größer als die des doppelten Bittaktes fS ist, und hierfür ist auch die Fig. 4 gezeichnet. In ähnlicher Weise funktioniert das erfindungsgemäße Verfahren auch für eine Frequenz fa kleiner zwei fS, hier empfiehlt es sich als Enable-Signal für den FIFO-Speicher das Komplement von EV zu nehmen. Selbstverständlich kann in gleichwertiger Weise anstelle des dargestellten Vorwärtszählers auch ein Rückwärtszähler verwendet werden. Als vorteilhafte Werte kann N zwischen 16 und 128 und m vorzugsweise zu zwei gewählt werden. Die Fig. 5 zeigt etwas detaillierter eine Anordnung für die Auswerteschaltung A. Die mit dem Abtasttakt T2 abgetasteten Daten werden in einem D-Flip-Flop für eine Taktlänge abgespeichert, so daß in einem nachfolgenden Exclusiv-Oder-Glied jeweils zwei aufeinanderfolgende Abtastwerte auf Gleichheit untersucht werden können. Liegt an seinem Ausgang U eine binäre 1 an, so ist daraus zu schließen, daß innerhalb der letzten Periode des Abtasttaktes T2 ein Flankenwechsel des Bitstromes stattgefunden hat. Die Steuerschaltung S enthält einen Vor-Rückwärtszähler, dessen Zustandsdiagramm in Fig. 6 aufgezeichnet ist. Wenn die Abtastwerte ihren Zustand wechseln, während das Signal A aktiv ist (das ist der Fall gemäß Tabelle 1a für geradzahlige Zählerstände des Zählers Z unterhalb einer gewissen unteren Schwelle SL), so erfolgt der Übergang in Richtung der Zustände mit kleinerer Nummer N-m. Entsprechendes gilt für das Signal B bei Überschreitung des Zählerstandes von Zähler Z oberhalb einer Schwelle SH, und es erfolgt der Übergang in Richtung der Zustände mit größerer Nummer N+m. Durch das Überlaufsignal OV wird auch der Zähler S wieder auf Null gesetzt. Der Vergleich des Zählerstandes Q des Zählers Z auf die beiden Schwellwerte SL und SH erfolgt im Decoder D. Durch eine geeignete Wahl dieser Schwellwerte kann der Abtastzeitpunkt in den Bereich der größten Augenöffnung des Datensignals gelegt werden. Die niedrige Schwelle SL ist dabei immer kleiner als die höhere Schwelle SH und diese wiederum kleiner als der minimale Zählerendwert N-m.
Mit anderen Worten zählt der Vor-Rückwärtszähler der Steuerschaltung S die Taktflanken des Abtasttaktes, die zu früh, zu spät oder zum richtigen Zeitpunkt erfolgen. Die Zählung beruht dabei auf einer Mehrheitsentscheidung.
Tabelle 1a. Wahrheitstabelle des Dekoders D wenn fa < 2fS
Tabelle 1b. Wahrheitstabelle des Dekoders D wenn fa < 2fS
Der nominelle Zählerendwert N wird so gewählt, daß die effektive Abtastrate genau der Bitrate entspricht. Im oben beschriebenen Fall wird immer, wenn der Zählerendwert erreicht wurde, der Abtastzeitpunkt um 1/fa verzögert. Ist fa < 2fS, wird statt des Signals EV dessen Komplement benutzt. Immer wenn der Zählerendwert erreicht wurde, wird der Abtastzeitpunkt um 1/fa nach vorgezogen. Für den nominellen Zählerentwert N gilt:

Claims (13)

1. Verfahren zur Abtastung eines seriellen Bitstromes mit einem Taktsignal, dessen Frequenz ungleich der Schrittaktfrequenz des Bitstromes ist, wobei die Phase des Taktsignals laufend mit der Phase des seriellen Bitstroms verglichen wird und aufgrund des Vergleichsergebnisses die Abtastflanke des Taktsignals bestimmt wird, dadurch gekennzeichnet,
daß die Frequenz des abtastenden Taktsignals größer oder kleiner als das n-fache der Schrittaktfrequenz, also nicht identisch dem n-fachen, gewählt wird, mit n < 1,
daß periodisch mit der Schrittaktfrequenz ein Zeitfenster gebildet wird, das kleiner ist als die Schrittaktlänge und größer ist als die Abtasttaktlänge,
daß ständig festgestellt wird, ob in dem Zeitfenster Datensignalflanken des Bitstromes auftreten,
daß im Falle von im Zeitfenster festgestellten Datenflanken, das Fenster so lange verschoben wird, bis alle Datenflanken außerhalb des Zeitfensters liegen, und
daß dann pro Zeitfenster eine Flanke des Abtasttaktes zur Markierung bzw. zum Halten des Abtastwertes des betreffenden Bits aus dem Bitstrom verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Zeitfenster etwa in die Mitte zwischen zwei Flanken des Schrittaktes geschoben wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß festgestellt wird, ob das Zeitfenster gegenüber einer Datenflanke wegdriftet, und
daß im Falle der Überschreitung eines Driftschwellenwertes das Zeitfenster zurückgeschoben wird um eben diesen Driftschwellenwert (Zeitschwellen- bzw. Phasenschwellenwert).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Verschiebung durch Messen der Zeitabstände festgestellt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Frequenz des Abtasttaktes ein wenig höher oder ein wenig niedriger ist als das Doppelte der Schrittaktfrequenz.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Wegdriften durch ständiges Ermitteln der Phasenlage des Abtasttaktes gegenüber derjenigen des Bitstroms festgestellt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche in Verbindung mit Anspruch 5, dadurch gekennzeichnet, daß mit jeder Flanke des Abtasttaktes der Bitstrom abgetastet wird und jeweils aufeinanderfolgende Abtastwerte miteinander verglichen werden und daß bei einem Ungleichergebnis eine Datenflanke innerhalb der letzten Abtasttaktperiode festgestellt wird,
daß bei jedem Ungleichergebnis die betreffende Flanke des Abtasttaktes oder jede zweite Flanke des Abtasttaktes zur Markierung herangezogen wird und
daß nach jeder N-ten Flanke des Abtasttaktes zwei aufeinanderfolgende Abtastflanken nicht zur Markierung benutzt werden, wenn die Frequenz größer als die doppelte Schrittaktfrequenz ist, und daß nach jeder N-ten Abtastflanke die direkt darauffolgende Flanke des Abtasttaktes ebenfalls zur Markierung benutzt wird, wenn die Abtastfrequenz kleiner als die doppelte Schrittaktfrequenz ist, und
daß N = fa/|fa-2fs| ist oder ungefähr diesem Wert entspricht.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Zähler vorgesehen ist, mit dem die Phasenlage des Zeitfensters gemessen und gegebenenfalls korrigiert wird.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß ein Zähler (Z) vorgesehen ist, der zyklisch mit dem Abtasttakt (T2) getaktet wird und modulo N zählt, mit N Element der natürlichen Zahlen N und ungerade, daß mit jedem N-Überlauf des Zählers ein Schrittwechsel der Flanke des Abtasttaktes erfolgt, d. h. daß keine oder zwei aufeinanderfolgenden Flanken des Abtasttaktes zur Markierung ausgelassen werden, je nachdem ob die Abtasttaktfrequenz kleiner oder größer als die doppelte Schrittaktfrequenz ist.
10. Verfahren nach Anspruch 9, daß ein zweiter Zähler (S) vorgesehen ist, der vor- und rückwärts zu zählen imstande ist, und zwar zwischen -m und +m, mit m εN und m<1 sowie m gerade,
daß dieser Zähler nach -m zählt, wenn das Zeitfenster nach rechts aus der Mitte zwischen den Schrittaktflanken wandert, d. h. zeitlich nachhinkt,
daß dieser Zähler nach +m zählt, wenn das Zeitfenster nach links aus der Mitte zwischen den Schrittaktflanken wandert, d. h. zeitlich voreilt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Zähler Z einen Überlauf bei N-m, N bzw. N+m durchführt, je nachdem ob das Zeitfenster zeitlich nachhinkt, zeitlich etwa in der Mitte steht oder zeitlich voreilt.
12. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß ein D-Flip-Flop vorgesehen ist, das den seriellen Bitstrom (Daten) mit dem Abtasttakt (T2) abtastet,
daß ein Block (Auswertung) vorgesehen ist, in dem die Ausgangsabtastwerte des D-Flip-Flops miteinander verglichen und ihre phasenmäßige Beziehung zum Abtasttakt (T2) ermittelt wird und der ein Enable-Signal (EV) liefert, das die korrekten Abtastwerte kennzeichnet, daß ein mit dem Abtasttakt (T2) getakteter elastischer Speicher (FIFO) vorgesehen ist, in den die korrekten Abtastwerte mittels des Enable-Signals (EV) eingeschrieben und aus dem sie mittels eines Empfängertaktes (TS) ausgelesen werden,
daß bei ½ < fa/fS < 2/3 der Block (Auswertung) ein weiteres D-Flip-Flop, ein Exklusiv-Oder- Glied, einen mit dem Abtasttakt (T2) getakteten ersten Zähler (Z) und zweiten Zähler (S) und einen Decoder (D) beinhaltet,
daß das mit dem Abtasttakt (T2) getaktete weitere D-Flip- Flop den Bitstrom um eine Abtasttaktperiode verzögert, der mit dem aktuellen Bitstrom über das Exklusiv-Oder-Glied verglichen wird,
daß dessen Ausgangssignal dem zweiten Zähler (S) zugeführt wird, der ein Ausgangssignal (G/K) an den ersten Zähler (Z) liefert,
daß der erste Zähler modulo N, N-m oder N+m zählt, je nachdem, ob das Zeitfenster etwa in der Mitte zwischen zwei Schrittaktflanken liegt (K = G = 0), zeitlich nachzuhinken (K = = 1) oder vorzueilen ( = G = 1) beginnt, und bei seinem Überlauf ein Überlaufsignal (OV), das dem zweiten Zähler S zugeführt wird, erzeugt,
daß der erste Zähler (Z) das Enable-Signal (EV) bei jedem zweiten Abtasttakt erzeugt,
daß beim Überlauf bei einer folgenden Abtastflanke ebenfalls das Enable-Signal (EV) erzeugt wird, wenn fa < 2 fS ist, daß beim Überlauf bei zwei aufeinanderfolgenden Abtastflanken kein Enable-Signal (EV) erzeugt wird, wenn fa < 2 fS ist.
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß der Decoder (D) aus dem Zählerstand (Q₀ . . . Qn) des ersten Zählers (Z) zwei Signale (A, B) nach einer der folgenden Wahrheitstabellen erzeugt und an den zweiten Zähler (S) liefert:
Tabelle 1a. Wahrheitstabelle des Dekoders D wenn fa < 2fS
Tabelle 1b. Wahrheitstabelle des Dekoders D wenn fa < 2tS
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