DE4341959C2 - Integrierte Schaltung mit verbesserter Verdrahtung und Verfahren zur Herstellung einer integrierten Schaltung mit verbesserter Verdrahtung - Google Patents

Description

Stand der Technik

Die Erfindung geht aus von einer integrierten Schaltung nach der Gattung des Anspruchs 1 und von einem Verfahren zur Herstellung einer integrierten Schaltung nach der Gattung des Anspruchs 3. Es ist bekannt, die Leitungsverbindungen in einer integrierten Schal­ tung so anzuordnen, daß möglichst wenig Fläche notwendig ist. Auf diese Weise werden integrierte Schaltungen erreicht, die eine gerin­ ge Fläche aufweisen und somit preisgünstig herzustellen sind.

Weiterhin ist es aus der Druckschrift "Detecting Bridging Faults With Stuck-at Test Sets", S. Millman, International Test Conference, 1988, IEEE, Seite 773 ff, bekannt, mit Hilfe von Haftfehlertestver­ fahren Kurzschlüsse zwischen Leiterbahnen einer integrierten Schal­ tung nachzuweisen.

Die DE 42 33 271 A1 beschreibt eine integrierte Malbleiterschaltung mit Eingängen, die mit Gattern verbunden sind, wobei nebeneinander angeordnete Leiterbahnen die Gatter mit einem weiteren Gatter verbinden. Das weitere Gatter ist mit einem Ausgang der Schaltung verbunden. Schaltfunktionsblöcke der integrierten Halbleiterschaltungsanordnung sind mittels vorbestimmter Eingabe-/Ausgabe-Signalkombinationen auf eine korrekte Funktionsweise überprüfbar.

Die Druckschrift von KARPOVSKY, M., SU, St.Y.M. "Detection and Location of Input and Feedback Bridging Faults Among Input and Output Lines, IEEE Transact. on Comp. Vol. C-29 (1980) Heft 6, S.523-527, beschreibt den Nachweis eines Kurzschlusses zwischen zwei Leiterbahnen einer integrierten Schaltung mit Hilfe einer vorgegebenen Eingangsbelegung an den Eingängen der integrierten Schaltung, wobei mittels der sich ergebenden Ausgangsbelegung der Ausgänge der integrierten Schaltung ein Kurzschlußfehler nachweisbar ist.

Ebenso beschreibt die Druckschrift von MEI, K.C.Y., Bridging and Stuck-At-Faults, IEEE Transact. on Comp. Vol. C-23 (1974) Heft 7, S.720-727, ein Verfahren zum Nachweis von Kurzschlußfehlern und Haftfehlern in integrierten Schaltungen mittels vorgegebener Eingangsbelegungen, die zu vorgegebenen Ausgangsbelegungen führen.

Vorteile der Erfindung

Die erfindungsgemäße Anordnung mit den Merkmalen des Anspruchs 1 und das erfindungsgemäße Verfahren mit den Merkmalen des Anspruchs 3 haben demgegenüber den Vorteil, daß die Wahrscheinlichkeit, Kurz­ schlußfehler nachzuweisen, durch die Anordnung der leitenden Bahnen erhöht wird. Somit wird die Testbarkeit der integrierten Schaltung erhöht.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vor­ teilhafte Weiterbildungen und Verbesserungen der im Anspruch 1 an­ gegebenen Vorrichtung und des im Anspruch 3 angegebenen Verfahrens möglich. Besonders vorteilhaft ist, daß als Eingangsbelegung die Eingangsbelegung eines Haftfehlertests verwendet wird. Damit ist es nicht notwendig, neue Testverfahren zu entwickeln. Die Verwendung von Haftfehlertestverfahren ermöglicht es, vorhandene Kurzschluß­ fehler in einer integrierten Schaltung bis zu 90% nachzuweisen.

Eine besonders einfache Ermittlung der Eingangsbelegung wird mit Hilfe von rückgekoppelten Schieberegistern, die Zufallssequenzen ermitteln, erreicht.

Zeichnung

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung darge­ stellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen

Fig. 1 eine Anordnung zur Durchführung des Verfahrens nach Anspruch 3, Fig. 2 eine schematische Darstellung einer integrierten Schaltung und Fig. 3 einen schematischen Programmablauf.

Beschreibung des Ausführungsbeispiels

In Fig. 1 ist eine Eingabeeinheit 1 dargestellt, die über eine Datenleitung 14 mit einer Recheneinheit 2 verbunden ist. Die Recheneinheit 2 steht über eine Datenleitung 14 mit einem Speicher 3 in Verbindung und ist über eine weitere Datenleitung 14 mit einer Zeichenmaschine 4 verbunden. Die Anordnung nach Fig. 1 funktioniert wie folgt: Im Speicher 3 ist eine elektronische Schaltung abgelegt. Mit Hilfe der Eingabeeinheit 1 werden Daten an die Recheneinheit 2 eingegeben. Im Speicher 3 ist das schematisch in Fig. 3 darge­ stellte Programm abgelegt. Die Recheneinheit 2 ermittelt aufgrund des abgelegten Programms im Speicher 3 die elektrisch leitenden Bahnen 12, 13 der elektronischen Schaltung, die nebeneinander an­ zuordnen sind und überprüft die Zulässigkeit dieser Anordnung. Nach­ dem alle relevanten leitenden Bahnen 12, 13 untersucht worden sind, wird das Layout erstellt. Das Layout wird an die Zeichenmaschine 4 weitergegeben und die Zeichenmaschine 4 zeichnet den Layout-Plan.

Fig. 2 zeigt eine integrierte Schaltung 5, die Eingänge 6 aufweist, die über erste leitende Bahnen 15, 16 mit Elementen 8, 9 verbunden sind. Die Elemente 8, 9 sind über leitende Bahnen 12, 13 mit weite­ ren Elementen 10, 11 verbunden. Die weiteren Elemente sind über wei­ tere leitende Bahnen 17, 18 mit Ausgängen 7 der integrierten Schal­ tung 5 verbunden. Mit Elementen sind in diesem Ausführungsbeispiel Gatter und-oder Flip-Flops bezeichnet.

Fig. 3 zeigt schematisch einen Programmablauf zur Ermittlung der leitenden Bahnen 12, 13, die in der integrierten Schaltung 5 neben­ einander anzuordnen sind. Das Programm kann auch zur Überprüfung der Zulässigkeit der Nachbarschaft zweier leitender Bahnen 12, 13 ver­ wendet werden. Bei Programmpunkt 20 werden zwei leitende Bahnen 12, 13 aus der elektronischen Schaltung ausgewählt. Nun werden alle direkt mit den leitenden Bahnen 12, 13 verbundenen Elemente 8, 9, 10, 11 gesucht. Anschließend werden alle ersten und weiteren leiten­ den Bahnen 15, 16, 17, 18 ausgewählt, die noch mit den Elementen 8, 9, 10, 11 verbunden sind. Daraufhin werden die möglichen Haftfehler der leitenden Bahnen 12, 13, 15, 16, 17, 18 ermittelt.

Bei Programmpunkt 21 erfolgt die Abfrage, ob ein möglicher Haft­ fehler noch nicht überprüft wurde. Ist dies nicht der Fall, so wird nach Programmpunkt 20 zurückverzweigt und ein neues Leitungspaar, bestehend aus zwei leitenden Bahnen 12, 13, ausgewählt. Ergibt die Abfrage bei Programmpunkt 21, daß noch ein möglicher Haftfehler nicht überprüft wurde, so wird nach Programmpunkt 22 verzweigt.

Bei Programmpunkt 22 wird die notwendige Eingangsbelegung der Ein­ gänge 6 zum Nachweis eines Haftfehlers ermittelt. Dazu wird z. B. wie bei Fujiwara Hideo, "Logic Testing and Design for Testability", MIT Press series in computer systems, 1986, Kapitel 2.2 und 2.3, ISBN 0-262-06096-5, entsprechend einem D-Algorithmus oder einem Podem-Algorithmus, eine Eingangsbelegung ermittelt, die dazu führt, daß der angenommene Haftfehler zu einer falschen Ausgangsbelegung führt.

Anschließend erfolgt bei Programmpunkt 23 die Abfrage, ob die lei­ tenden Bahnen 12, 13 Spannungszustände aufweisen, die unterschied­ lichen logischen Zuständen entsprechen und an den weiteren Elementen 9, 11 als definierte Spannungszustände anliegen. Ist dies nicht der Fall, so wird nach Programmpunkt 21 zurückverzweigt. Ansonsten wird nach Programmpunkt 24 verzweigt. Bei Programmpunkt 24 erfolgt die Abfrage, ob die Spannungszustände der leitenden Bahnen 12, 13 bei einem Kurzschluß gleich groß sind und die weiteren Elemente 9, 11 in definierte Zustände schalten. Ist dies nicht der Fall so wird nach Programmpunkt 21 zurückverzweigt. Ansonsten wird bei Programmpunkt 25 überprüft, ob die an den Ausgängen 7 anliegende Ausgangsbelegung der Ausgangsbelegung eines gegebenen Haftfehlers entspricht. Ist dies nicht der Fall, so wird nach Programmpunkt 21 zurückverzweigt. Ist dies jedoch der Fall, dann wird bei Programmpunkt 26 überprüft, ob der Haftfehler bei der verwendeten Eingangsbelegung zu einer falschen Ausgangsbelegung führt. Ist dies nicht der Fall, so wird nach Programmpunkt 21 zurückverzweigt. Ergibt sich jedoch eine fal­ sche Ausgangsbelegung, so werden bei Programmpunkt 27 die zwei lei­ tenden Bahnen 12, 13 ausgewählt, um nebeneinander auf einer inte­ grierten Schaltung angeordnet zu werden. Anschließend wird nach Programmpunkt 20 zurückverzweigt und das Programm erneut durch­ laufen.

Das Programm nach Fig. 3 funktioniert wie folgt:
Eine Recheneinheit 2 wählt aus einer elektronischen Schaltung, die in dem Speicher 3 abgelegt ist, zwei elektrisch leitende Bahnen 12, 13 aus, die nebeneinander angeordnet werden sollen (Programmpunkt 20). Die elektrisch leitenden Bahnen 12, 13 verbinden die Elemente 8, 10 mit weiteren Elementen 9, 11. Die Recheneinheit 2 wählt alle ersten und weiteren leitenden Bahnen 15, 16, 17, 18, die mit den Elementen 8, 10 oder den weiteren Elementen 9, 11 verbunden sind. Anschließend werden von der Recheneinheit 2 alle Haftfehler ermittelt, die bei den leitenden Bahnen 15, 16, 17, 18 auftreten können. Der Begriff Haftfehler bedeutet, daß das Spannungspotential, das an einem Element anliegt, aufgrund eines Defektes im Element auf einem Spannungsniveau haftet, d. h. der Eingang oder Ausgang eines Elements unabhängig von der Eingangsbelegung der Eingänge 6 auf einem Spannungsniveau festgelegt ist.

Bei Programmpunkt 21 erfolgt die Abfrage, ob ein Haftfehler möglich ist, der noch nicht überprüft wurde. Ist dies nicht der Fall, so wird nach Programmpunkt 20 zurückverzweigt und die Recheneinheit 2 sucht ein neues Leitungspaar, bestehend aus zwei leitenden Bahnen 12, 13, aus der elektronischen Schaltung aus und fährt mit dem Programmablauf fort.

Ergibt die Abfrage bei Programmpunkt 21, daß ein ungeprüfter Haftfehler existiert, so wird bei Programmpunkt 22 von der Recheneinheit 2 eine Eingangsbelegung der Eingänge 6 generiert, die zum Nachweis des möglichen Haftfehlers führt.

Als Eingangsbelegung werden z. B. Zufallssequenzen, die von rückge­ koppelten Schieberegistern erzeugt werden, verwendet. Eine weitere Möglichkeit, eine Eingangsbelegung zum Nachweis eines Haftfehlers zu ermitteln, besteht darin, den D-Algorithmus zu verwenden. Dabei überprüft die Recheneinheit 2, ob bei einer Eingangsbelegung die Ausgangsbelegung der Ausgänge 7 in Abhängigkeit von einem angenom­ menen Haftfehler unterschiedlich ist. Ist dies der Fall, so kann mit der entsprechenden Eingangsbelegung ein Haftfehler anhand der Aus­ gangsbelegung nachgewiesen werden.

Anschließend legt die Recheneinheit 2 eine entsprechende Eingangs­ belegung, die einen Haftfehler nachweist, an die Eingänge 6. Bei Programmpunkt 23 erfolgt die Abfrage, ob die Spannungszustände auf den leitenden Bahnen 12, 13 definierte, unterschiedlichen binären Zuständen entsprechende Spannungszustände aufweisen, d. h., ob eine leitende Bahn ein Low-Signal und die andere leitende Bahn ein High-Signal aufweist. Ist dies nicht der Fall, so wird nach Pro­ grammpunkt 21 zurückverzweigt und das Programm erneut durchlaufen. Ansonsten wird nach Programmpunkt 24 verzweigt.

Bei Programmpunkt 24 simuliert die Recheneinheit 2 einen Kurzschluß zwischen den leitenden Bahnen 12, 13. Die Recheneinheit 2 ermittelt die sich auf den leitenden Bahnen 12, 13 durchsetzenden Spannungs­ zustände. Anschließend erfolgt bei Programmpunkt 25 die Abfrage, ob die bei dem Kurzschluß sich durchsetzenden Spannungszustände in de­ finierten Spannungsbereichen liegen. Dazu wird überprüft, ob die Spannungszustände in den weiteren Elementen 9, 11 sicher zum Erken­ nen eines Low- oder eines High-Signales führen. Ist diese Bedingung nicht erfüllt, so wird nach Programmpunkt 21 zurückverzweigt.

Erfüllen die Spannungszustände jedoch die Bedingung, so wird bei Programmpunkt 26 überprüft, ob sich der falsche Spannungszustand, der sich durch den Kurzschluß auf einer der leitenden Bahnen 12, 13 einstellt, bis zu der Ausgangsbelegung der Ausgänge 7 durchsetzt und einer Ausgangsbelegung entspricht, die durch einen angenommenen Haftfehler verursacht würde. Ist dies nicht der Fall, so wird nach Programmpunkt 21 zurückverzweigt. Entspricht die Ausgangsbelegung jedoch der Ausgangsbelegung eines Haftfehlers, so werden bei Pro­ grammpunkt 27 die zwei leitenden Bahnen 12, 13 von der Recheneinheit 2 in dem Layout nebeneinander angeordnet. Die Recheneinheit 2 legt diese Information im Speicher 3 ab und wählt anschließend bei Pro­ grammpunkt 20 zwei neue leitende Bahnen 12, 13 aus und arbeitet das Programm erneut ab.

Auf diese Weise wird ein Layout erstellt, das von der Recheneinheit 2 an die Zeichenmaschine 4 zur Erstellung einer Layout-Zeichnung weitergegeben wird.

Anstelle einer Eingangsbelegung, die einen angenommenen Haftfehler nachweist, können beliebige Eingangsbelegungen gewählt werden, wenn die entsprechenden Ausgangsbelegungen bei einem Kurzschluß zwischen den leitenden Bahnen 12, 13 anders ausfallen als bei keinem Kurz­ schluß.

Claims (5)

1. Integrierte Schaltung (5), die Eingänge (6) aufweist, die mit Elementen, vorzugsweise Gattern oder Flip-Flops (8, 10) der inte­ grierten Schaltung (5) verbunden sind, wobei die Elemente (8, 10) über nebeneinander angeordnete elektrisch leitende Bahnen (12, 13) mit weiteren Elementen (9, 11), vorzugsweise Gatter oder Flip-Flops, verbunden sind und die weiteren Elemente (9, 11) mit Ausgängen (7) der integrierten Schaltung (5) verbunden sind, dadurch gekennzeich­ net, daß bei einer vorgegebenen Eingangsbelegung der Eingänge (6) zwei nebeneinander angeordnete Bahnen (12, 13) Spannungszustände aufwei­ sen, die unterschiedlichen logischen Zuständen entsprechen, daß bei einem Kurzschluß der zwei Bahnen (12, 13) die zwei Bahnen (12, 13) ein gemeinsames Potential annehmen, das bei den weiteren Elementen (9, 11) zu definierten logischen Zuständen führt, und daß auf Grund der Ausgangssignale an den Ausgängen (7) der Kurzschluß der Bahnen (12, 13) erkennbar ist.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsbelegung die Eingangsbelegung eines Haftfehlertests darstellt.

3. Verfahren zum Anordnen von zwei elektrisch leitenden Bahnen (12, 13) zur Herstellung eines Layouts für eine integrierte Schaltung (5) aufgrund einer vorgegebenen elektronischen Schaltung, wobei die Schaltung Eingänge (6) aufweist, die mit Elementen (8, 10) verbunden sind, wobei die Elemente (8, 10) über leitende Bahnen (12, 13) mit weiteren Elementen (9, 11) verbunden sind und die weiteren Elemente (9, 11) mit Ausgängen (7) verbunden sind, dadurch gekennzeichnet, daß zwei Bahnen (12, 13) aus der elektronischen Schaltung ausgewählt werden, daß eine vorgegebene Eingangsbelegung an die Eingänge (6) angelegt wird, daß die Spannungszustände der zwei Bahnen (12, 13) ermittelt werden,
daß, wenn die Spannungszustände der zwei Bahnen (12, 13) unter­ schiedlichen logischen Zuständen entsprechen, ein Kurzschluß zwi­ schen den Bahnen (12, 13) angelegt wird,
daß die Schaltzustände der weiteren Elemente (9, 11) überprüft wer­ den, daß, wenn die weiteren Elemente definierte Schaltzustände auf­ weisen, die Ausgangsbelegung der Ausgänge (7) ermittelt wird,
und daß anschließend die Anordnung der Bahnen (12, 13) nebeneinander als zulässig erkannt wird, falls mit der Ausgangsbelegung der Aus­ gänge (7) der Kurzschluß nachweisbar ist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als Ein­ gangsbelegung eine Eingangsbelegung eines Haftfehlertests verwendet wird.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als Eingangsbelegung eine durch rückgekoppelte Schieberegister erzeugte Zufallssequenz verwendet wird.