DE4211052C1

DE4211052C1 - Power FET mfr. using angled ion implantation beam - forming asymmetrical insulation zone in contact layer applied to surface of channel layer beneath gate metallisation

Info

Publication number: DE4211052C1
Application number: DE4211052A
Authority: DE
Inventors: Dietrich Dr. 8014 Neubiberg De Ristow
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-04-02
Filing date: 1992-04-02
Publication date: 1993-06-03
Anticipated expiration: 2012-04-03

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Her stellung eines Feldeffekttransistors, insbesondere eines HEMT mit kleinem Source-Widerstand.

Bei einem FET, insbesondere einem HEMT, ist für große Leistung und zur Erzielung geringen Rauschens der Source-Widerstand als parasitärer Widerstand des Transistors zu minimieren. Aus US-PS 49 61 194 ist ein HEMT bekannt, bei dem eine hochdotierte n⁺-Deckschicht aus InGaAs eingesetzt wird, die einerseits ge stattet, einen relativ niedrigen Source-Widerstand zu er halten, die andererseits zugleich gestattet, als Kontaktmetall für Source und Drain ein Metall zu verwenden, das nicht mit dieser n⁺-Deckschicht legiert werden muß. Deshalb kann das selbe Metall auch für den Gate-Kontakt verwendet werden. In dieser US-Patentschrift wird auch erwähnt, daß unter anderem WSi als Metall für solche Art von Ohm- und Schottky-Kontakt verwendet werden kann. In der Veröffentlichung in IBM Techn. Discl. Bulletin 28, 916 bis 917 (1985) ist ein selbstjustierter MESFET angegeben. Bei diesem MESFET ist auf einem Substrat aus semiisolierendem GaAs eine Kanalschicht aufgebracht, die aus GaAs besteht. Auf dieser Kanalschicht befindet sich die Gate-Metallisierung zwischen Seitenspacern, die diese Metallisierung von einer sich nach außen an die Spacer an schließenden Schichtfolge aus einer Kontaktschicht aus GaAs, einer Metall-Kontaktschicht und einer Isolationsschicht aus Siliziumdioxid isolieren. Ein zugehöriges Herstellungsver fahren ist angegeben.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Feldeffekttransistors, insbesondere eines HEMT, mit minimiertem Source-Widerstand und minimierter Gate- Drain-Kapazität anzugeben.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Weitere Ausgestaltungen dieses Ver fahrens ergeben sich aus den abhängigen Ansprüchen.

Es folgt eine Beschreibung des erfindungsgemäßen Verfahrens anhand der Fig. 1 bis 20.

Fig. 1 bis 12 zeigen den Querschnitt eines erfindungsgemäß hergestellten FET jeweils nach verschiedenen Ver fahrensschritten.

Fig. 13 bis 20 zeigen eine alternative Ausführungsform des erfindungsgemäßen Verfahrens entsprechend den Fig. 6 bis 12.

Das erfindungsgemäße Herstellungsverfahren benutzt als Metall für die Metallisierungen einheitlich ein hochtemperaturstabiles Metall, vorzugsweise Wolframsilizid, das eine lange Lebens dauer des Transistors garantiert. Als Kontaktschicht, die für einen niederohmigen Übergang zwischen dem Halbleitermaterial und dieser Metallisierung aufgebracht wird, wird ein Material benutzt, das ein Einlegieren der Kontakte für Source und Drain nicht erforderlich macht. Vorteilhaft ist insbesondere InGaAs mit einer für einen ausreichend niedrigen Übergangswiderstand ausreichend hohen Dotierung.

Eine konkrete Ausführungsform des Verfahrens ist in den Fig. 1 bis 12 dargestellt. Zunächst wird der Kanalbereich herge stellt, indem entweder eine Kanalschicht 1 aufgewachsen wird oder eine solche Schicht an der Oberfläche einer Halbleiter scheibe ausgebildet wird. Auf dieser Kanalschicht 1 wird eine Kontaktschicht 2 aus Halbleitermaterial aufgewachsen. Diese Kontaktschicht 2 dient dazu, einen ausreichend niederohmigen Übergang zwischen einem aufzubringenden Metall und dem Halb leitermaterial herzustellen. Zu diesem Zweck ist diese Kontaktschicht 2 hoch z. B. n-leitend dotiert. Als Material eignet sich InGaAs, in das eine Metallisierung aus Wolfram silizid nicht einlegiert zu werden braucht. Das für die Metallisierungen vorgesehene Metall (z. B. Wolframsilizid) wird in dem nachfolgenden und in Fig. 2 dargestellten Ver fahrensschritt ganz flächig als Metallisierungsschicht 30 auf gebracht. Diese Metallisierungsschicht 30 wird z. B. 100 nm dick aufgebracht. In dem nächsten Verfahrensschritt, der in Fig. 3 gezeigt ist, wird auf die Metallisierungsschicht 30 eine Dielektrikumschicht 4 aus z. B. SiN etwa 300 nm dick auf gebracht. (Diese Dielektrikumschicht wird im Hauptanspruch mit der nicht auf dieses Ausführungsbeispiel eingeschränkten all gemeinen Bezeichnung "Hilfsschicht" bekannt.) Eine Maske 5 wie in Fig. 4 eingezeichnet wird mittels einer normalen Foto technik hergestellt. Dabei ist von Vorteil, daß die Schicht folge bis einschließlich der Dielektrikumschicht 4 eine ebene Oberfläche aufweist, so daß z. B. mittels eines i-Line-Stepper in dem Fotolack, der für diese Maske 5 verwendet wird, im Bereich des herzustellenden Gate eine Öffnung von einer Länge von etwa 0,5 µm bis 0,8 µm hergestellt werden kann. Durch RIE-Ätzen (Reactive Ion Etching) z. B. mit CF₄-Gas werden sowohl das Material der Dielektrikumschicht 4 (in diesem Beispiel SiN) als auch das Metall der Metallisierungsschicht 30 (in diesem Beispiel WSi) anisotrop durchgeätzt. Nach dem Entfernen der Maske 5 verbleibt die in Fig. 5 dargestellte Struktur.

Der nachfolgende Verfahrensschritt dient dazu, die Gate-Drain-Kapazität zu verkleinern. Die Kontaktschicht 2 und die Metallisierung des Drain-Bereiches einerseits und die Gate-Metallisierung andererseits bilden einen merklichen Beitrag zur Drain-Gate-Kapazität. Der Maßnahme, durch eine größere Dicke der verwendeten Dielektrikumschichten hier Abhilfe zu schaffen, sind durch die nachfolgende Spacertechnik Grenzen gesetzt. Deshalb wird in einem nachfolgenden erfindungs wesentlichen Schritt unter einem schrägen Einfallswinkel (z. B. 45°) eine Isolationsimplantation mit z. B. Bor-Ionen durch geführt. Wegen des schrägen Einfallswinkels, wie in Fig. 6 durch die Pfeile angedeutet, wird erreicht, daß die Kontakt schicht 2 von den Ionen an der Drain-Kante getroffen wird, an der Source-Seite jedoch die Dielektrikumschicht 4 die Im plantation derart abschattet, daß die Kontaktschicht 2 von den Ionen dort nicht getroffen wird. Die Energie dieser Im plantation wird dabei so klein gewählt, daß nur die Kontakt schicht 2 davon beeinflußt wird, daß aber die darunter be findlichen Schichten, insbesondere die Kanalschicht 1, un beschädigt bleiben. Auf diese Weise wird in der Kontaktschicht 2 an der Kante des Drain-Bereiches ein Isolationsbereich 11 ausgebildet. Damit kann insbesondere für den Einsatz bei hohen Frequenzen (größer als 20 GHz) die Gate-Drain-Kapazität des Transistors reduziert werden. In dem nachfolgenden Schritt werden durch ganzflächiges isotropes Abscheiden einer weiteren Dielektrikumschicht, die anschließend anisotrop rückgeätzt wird, Spacer 12 auf der Kontaktschicht 2 und an die ver bliebenen Anteile der Dielektrikumschicht 4 angrenzend wie in Fig. 7 dargestellt hergestellt. Dabei wird die Dicke der auf gebrachten Dielektrikumschicht so gewählt, daß die verbleibenden Spacer 12 den Isolationsbereich 11 nicht voll ständig überdecken.

Nachfolgend wird gemäß Fig. 8 der Gate-Recess 6 durch die Kontaktschicht 2 im Bereich zwischen diesen Spacern 12 in die Kanalschicht 1 geätzt. Die Ätztiefe wird dabei so gewählt, wie für die vorgesehene Einsatzspannung des Transistors erforder lich ist. Bei geeigneter Dotierung der Kanalschicht 1 genügt es selbstverständlich auch, wenn im Bereich zwischen den Spacern 12 die Kontaktschicht 2 vollständig entfernt wird. In Fig. 8 ist allerdings ein Recess dargestellt, der etwas in die Kanalschicht 1 hineinreicht. Im Bereich dieses Gate-Recesses 6 ist nach diesem Verfahrensschritt der Isolations bereich 11 entfernt. Da der betreffende Spacer 12 den Isolationsbereich 11 nur teilweise bedeckte, reicht dieser Iso lationsbereich 11 jetzt bis an die entsprechende Kante der Kontaktschicht im Gate-Recess heran.

Es wird erneut ganz flächig isotrop dielektrisches Material ab geschieden und anisotrop rückgeätzt, so daß weitere Spacer 13 übrigbleiben, die sich auf der Kanalschicht 1 befinden und seitlich an die zuvor hergestellten Spacer 12 angrenzen. Wenn die Maske 5 in Längsrichtung (d. h. in Stromrichtung) des Kanales eine Öffnung der Länge 0,6 µm hatte und die weiteren Spacer 13 am Fußpunkt, d. h. unmittelbar über der Kanalschicht 1 diese Abmessung um jeweils 0,2 µm in dem gezeigten Quer schnitt der Fig. 9 verkürzen, ergibt sich eine Gatelänge von 0,6 µm-2·0,2 µm = 0,2 µm. In dem nachfolgenden Schritt wird die Gate-Metallisierung 8 (s. Fig. 10) auf die Oberfläche der Kanalschicht 1 zwischen den weiteren Spacern 13 aufge bracht. Die Gate-Metallisierung 8 ist von den als Metalli sierungen 3 für Source und Drain verbliebenen Anteilen der Metallisierungsschicht 30 durch die Spacer 12 und die weiteren Spacer 13 bzw. die Dielektrikumschicht 4 elektrisch isoliert. Als Metall für diese Gate-Metallisierung 8 kommt wieder Wolframsilizid in Frage, das z. B. gesputtert wird. Die Gate-Metallisierung 8 wird anschließend strukturiert. Dabei wird die RIE-Ätzung z. B. mit Titanplatingold (TiPtAu) als Ätzmaske 9 durchgeführt und gleich durch die Dielektrikumschicht 4 hin durch fortgesetzt, so daß in den nicht von dieser Ätzmaske 9 abgeschirmten Bereichen das Metall der Metallisierungen 3 freigelegt ist. Diese Ätzung kann isotrop durchgeführt werden, so daß die Ätzmaske 9 etwas unterätzt wird und sich über hängende Kanten ergeben. Da beim Ätzen von SiN mit CF₄ eine Selektivität von z. B. 5:1 eingestellt werden kann, läßt sich der Ätzvorgang abbrechen, wenn das Metall (z. B. WSi) der Metallisierungen 3 freigelegt ist, ohne dieses Metall voll ständig durchzuätzen. Anschließend wird, wie in Fig. 12 dar gestellt, auf die Ätzmaske 9 und die freigelegten Anteile der Metallisierungen 3 eine Metallisierungsverstärkung 10 z. B. aus Titanplatingold (TiPtAu) abgeschieden, um bei allen Metallisierungen den Metallschichtwiderstand zu reduzieren.

Um den Ohm-Kontakt der Metallisierungen 3 für Source und Drain zu modifizieren, kann vor dem Aufbringen der Metallisierungs schicht 30 (s. Fig. 2) oder im Anschluß daran, das heißt vor dem Aufbringen der Dielektrikumschicht 4, eine Implantation z. B. mit Si-Ionen erfolgen, um die Grenzflächeneigenschaften zwischen dem Metall der Metallisierungsschicht 30 und der Kontaktschicht 2 zu modifizieren. Solche Implantation wäre gegebenenfalls z. B. mittels RTA (rapid thermal annealing) auszuheilen. Diese Hilfsmaßnahme stört den Kontakt der Gate-Metallisierung 8 nicht, weil der Ätzschritt gemäß Fig. 8 für den Gate-Recess 6 im Gate-Bereich diese implantierte Schichtzone entfernt.

Eine alternative Ausgestaltung des erfindungsgemäßen Ver fahrens entsprechend den Fig. 13 bis 20 sieht vor, daß auf die Kontaktschicht 2 eine Hilfsschicht 40 aus dielektrischem Material oder Metall entsprechend der Dielektrikumschicht 4 des zuvor beschriebenen Ausführungsbeispieles aufgebracht wird. Mittels einer Maske wird die Hilfsschicht 40 im Bereich des herzustellenden Gate vollständig entfernt. Daraufhin er folgt der erfindungswesentliche Schritt der schrägen Im plantierung des Isolationsbereiches 11 (s. Fig. 13). In einem der Fig. 7 entsprechenden Verfahrensschritt wird ganzflächig isotrop eine Dielektrikumschicht aufgebracht, die an schließend anisotrop rückgeätzt wird, so daß Spacer 12 auf der Kontaktschicht 2 und an die verbliebenen Anteile der Hilfs schicht 40 angrenzend stehenbleiben. Zwischen diesen Spacern 12 wird anschließend der Gate-Recess 6, wie in Fig. 15 darge stellt, geätzt. Die Spacer 12 sollen auch hierbei den Isolationsbereich 11 nicht vollständig überdecken, so daß nach diesem Ätzen des Gate-Recess 6 der Isolationsbereich 11 bis an die Kante der Kontaktschicht 2 heranreicht. Nachfolgend werden durch ganzflächiges isotropes Aufbringen einer weiteren Dielektrikumschicht und anschließendes anisotropes Rückätzen die weiteren Spacer 13 gemäß Fig. 16 hergestellt. Die ver bliebenen Anteile der Hilfsschicht 40 werden bei diesem Aus führungsbeispiel vollständig entfernt, so daß die Spacer 12 und die weiteren Spacer 13 auf der Kanalschicht 1 bzw. der Kontaktschicht 2 wie in Fig. 17 gezeigt frei stehenbleiben.

Die Hilfsschicht 40, die in dem zuvor beschriebenen Ver fahrensschritt z. B. 400 nm dick aufgebracht wird, kann wie erwähnt aus Dielektrikum oder Metall bestehen. Das Material dieser Hilfsschicht muß die Eigenschaften haben, als Ätzmaske bei der Herstellung des Gate-Recesses zu wirken, die Prozeß temperatur bei der Herstellung der Spacer auszuhalten und in dem zuletzt beschriebenen Ätzschritt selektiv gegenüber den Spacern und gegenüber der Kontaktschicht 2 entfernt werden zu können. Diese Forderung gemeinsam erfüllt z. B. Polyimidlack. Polyimidlack kann z. B. mittels Sauerstoff-RIE entfernt werden.

Auf die Struktur der Fig. 17 wird dann eine Metallisierungs schicht 31 wie in Fig. 18 gezeigt ganzflächig aufgebracht (gesputtert). Diese Metallisierungsschicht 31, die z. B. WSi sein kann, wird so dick aufgebracht, daß der Gate-Recess auf gefüllt und die Spacer vollständig von dieser Metallisierungs schicht 31 überdeckt werden. Anschließend wird diese Metalli sierungsschicht 31 mit einer einebnenden Lackschicht über zogen. Anschließend wird die Schichtfolge so weit rückgeätzt, daß die Metallisierungsschicht 31 in gegeneinander durch die Spacer 12, 13 elektrisch isolierte Anteile, die die Metalli sierungen 3 für Source und Drain und die Gate-Metallisierung 8 bilden, zerfällt. Falls die Metallisierungsschicht 31 WSi, die Spacer 12, 13 SiN und die planarisierende Schicht Lack sind, kann dieses Ätzen z. B. in einer RIE-Anlage mit einem Gemisch aus Ar : O₂ : SF₆ erfolgen. Damit ist es möglich, die Ätzratenver hältnisse der zu ätzenden Materialien im Verhältnis 1 : 1 : 1 ein zustellen. Die Ätzung wird solange fortgeführt, bis die Spacer 12, 13 freigelegt sind, aber eine dünne WSi-Metallisierung auf den Bereichen für Source und Drain verbleibt. Ob die Spacer in voller Höhe stehenbleiben oder bei diesem Ätzschritt teilweise angegriffen werden, ist belanglos. In der Fig. 19 ist das Er gebnis dieses Ätzschrittes so dargestellt, daß die Spacer 12, 13 durch den SF₆-Anteil auch angeätzt worden sind. Die Metallisierungsschicht 31 muß dabei nur soweit rückgeätzt werden, daß eine ausreichende elektrische Isolierung der drei verbleibenden Anteile sichergestellt ist.

Zur gemeinsamen Verstärkung der drei Metallisierungen 3,8 wird wie bekannt weiterverfahren. Eine Schicht aus Di elektrikum oder Lack wird abgeschieden und darin Öffnungen in den Bereichen der aufzubringenden Metallisierungsverstärkungen hergestellt. Die Justierung für diese Kontaktöffnungen ist relativ unkritisch. Es ist nur darauf zu achten, daß der Be reich des Gate zu einem guten Teil freigelegt wird, wobei die Kontaktöffnungen in der in Fig. 20 eingezeichneten Maske 15 auch bezüglich des Gates unsymmetrisch angeordnet werden können. Die Metallisierungsverstärkungen werden wie üblich aufgebracht und strukturiert. Der Vorteil dieses Ausführungs beispieles liegt darin, daß nur einmal, die Metallisierungs schicht 31 aufgebracht werden muß und die zwei getrennten Strukturierungsschritte des ersten Ausführungsbeispieles nicht erforderlich sind.

Claims

1. Verfahren zur Herstellung eines FET mit einer Kanal schicht (1) und einer für Source und Drain vorgesehenen hoch dotierten Kontaktschicht (2) und mit Metallisierungen (3, 8), bei dem
in einem ersten Schritt auf die Kanalschicht (1) ganzflächig die Kontaktschicht (2) und eine Hilfsschicht (4, 40) auf gebracht werden,
in einem zweiten Schritt unter Verwendung einer Maske (5) die Oberfläche dieser Kontaktschicht (2) in einem für das Gate vorgesehenen Bereich freigelegt wird,
in einem dritten Schritt mittels einer Implantierung unter einem schrägen Einfallswinkel ein Isolationsbereich (11) nur in einem Teil des in dem zweiten Schritt freigelegten Anteils der Kontaktschicht (2) hergestellt wird,
in einem vierten Schritt durch isotropes Abscheiden di elektrischen Materiales und anschließendes anisotropes Rück ätzen auf der Kontaktschicht (2) und an die verbliebenen An teile der Hilfsschicht (4, 40) angrenzend Spacer (12) her gestellt werden, wobei diese Spacer (12) den Isolationsbe reich (11) nicht völlig abdecken,
in einem fünften Schritt im Bereich zwischen diesen Spacern (12) die Kontaktschicht (2) vollständig entfernt wird,
in einem sechsten Schritt durch isotropes Abscheiden weiteren dielektrischen Materiales und anschließendes isotropes Rück ätzen auf der Kanalschicht (1) und an die verbliebenen An teile der Kontaktschicht (2) angrenzend weitere Spacer (13) hergestellt werden und bei dem
in anderen Schritten im Bereich zwischen diesen weiteren Spacern (13) auf die Kanalschicht (1) eine Gate-Metallisierung (8) und Metallisierungen (3) für Source und Drain aufgebracht werden.

2. Verfahren nach Anspruch 1, bei dem in dem ersten Schritt vor dem Aufbringen der Hilfs schicht (4, 40) eine Implantation in die Kontaktschicht (2) vorgenommen wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem die Kontaktschicht (2) InGaAs ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Metallisierungen (3, 8) WSi sind.

5. Verfahren nach einem der Ansprüche 1 bis 4,
bei dem die Hilfsschicht eine Dielektrikumschicht (4) ist,
bei dem in dem ersten Schritt nach der Kontaktschicht (2) und vor der Dielektrikumschicht (4) eine für die Metallisierungen (3) von Source und Drain vorgesehene Metallisierungsschicht (30) aufgebracht wird und
bei dem diese Metallisierungsschicht (30) in dem zweiten Schritt die für die Metallisierungen (3) für Source und Drain vorgesehenen Abmessungen erhält.

6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem nach dem sechsten Schritt die Hilfsschicht (40) entfernt wird, ganzflächig eine Metallisierungsschicht (31) aufgebracht wird und diese Metallisierungsschicht (31), die Spacer (12) und die weiteren Spacer (13) so weit rückgeätzt werden, daß sich eine zumindest annähernd planare Oberfläche ergibt und die Metallisierungsschicht (31) in voneinander elektrisch iso lierte Anteile für die Gate-Metallisierung (8) und die Metallisierungen (3) von Source und Drain zerfällt.