DE4108818A1 - Geometrischer mos-transistor - Google Patents

Geometrischer mos-transistor

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Description

Die Erfindung betrifft einen MOS-Transistor nach dem Oberbe­ griff des Patentanspruchs 1.
Ein MOS-Transistor dieser Art ist beispielsweise in der Ver­ öffentlichung von Rudolf Müller "Bauelemente der Halbleiter- Elektronik", Springer-Verlag 1979, insbesondere auf den Seiten 135 bis 143 wiedergegeben. Dabei handelt es sich um unter­ schiedliche Ausführungsformen von MOS-Transistoren, wobei je­ doch jeder MOS-Transistor immer nur ein einziges Sourcegebiet und ein einziges Draingebiet besitzt.
Der Erfindung liegt die Aufgabe zugrunde, einen MOS-Transistor anzugeben, der eine Mehrzahl von MOS-Transistoren platzsparend ersetzen kann, sofern sowohl die Gates als auch die Sources der Mehrzahl von MOS-Transistoren jeweils gleiches Potential führen.
Die Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß aufgrund der Anordnung und Geometrie der Source- bzw. Draingebiete, die Kanalwiderstände zwischen Source- und Draingebieten im Verhältnis zueinander definiert eingestellt werden können.
Die Patentansprüche 2 bis 7 sind auf bevorzugte Ausgestaltun­ gen des geometrischen MOS-Transistors gerichtet.
Ein weiterer mit der Erfindung erzielbarer Vorteil liegt in der vielseitigen Verwendbarkeit des geometrischen MOS-Transi­ stors.
Die Patentansprüche 8 bis 13 betreffen verschiedene Verwendun­ gen des geometrischen MOS-Transistors.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt
Fig. 1 eine Prinzipskizze eines erfindungsgemäßen geometri­ schen MOS-Transistors,
Fig. 2 eine Schnittdarstellung des in Fig. 1 gezeigten MOS- Transistors,
Fig. 3 eine konkrete Ausführung eines erfindungsgemäßen geo­ metrischen MOS-Transistors,
Fig. 4 eine weitere konkrete Ausführungsform eines erfindungs­ gemäßen geometrischen MOS-Transistors und
Fig. 5 ein Schaltbild eines Summationsverstärkers, dessen Wi­ derstandsnetzwerk beispielsweise aus einem erfindungs­ gemäßen geometrischen MOS-Transistor besteht.
In Fig. 1 ist eher der prinzipielle Aufbau eines erfindungsge­ mäßen MOS-Transistors gezeigt. Hierbei sind um ein zylinderför­ miges Kanalgebiet KG konzentrisch hochdotierte Gebiete G1 . . . G8 so angeordnet, daß sich zum Beispiel Berührungsflächen AD1, AD2 und AS2 ergeben. Die hochdotierten Gebiete G1 . . . G8 be­ sitzen einen zum Substrat SUB unterschiedlichen Leitungstyp und an der Strukturierungsoberfläche O metallische Kontaktie­ rungsflächen K. Über diese Kontaktierungsflächen K ist ein Teil der hochdotierten Gebiete G1, G4 und G6 mit Sourcean­ schlüssen S1, S2 und S3 und der restliche Teil der hochdotier­ ten Gebiete G2, G3, G5, G7, G8 mit Drainanschlüssen D1 . . . D5 kontaktiert. Die hochdotierten Gebiete G1 . . . G8 sind entweder durch einen Isolator ISO oder durch einen in Sperrichtung ge­ polten pn-Übergang ISO′ voneinander getrennt, so daß ein Strom­ fluß zwischen Source- und Drainanschlüssen nur über das Kanal­ gebiet KG erfolgen kann. Der Isolator kann beispielsweise, bis auf Berührungsflächen zum Kanalgebiet und Kontaktierungsflä­ chen, hochdotierte Gebiete, beispielsweise G5, umschließen oder beispielsweise nur in Form von Stegen zwischen den hochdotier­ ten Gebieten, beispielsweise G4 und G5, ausgeführt sein. Bei einem n-Kanal MOS-Transistor wird als Sourceanschluß derjenige Anschluß bezeichnet, der das negativste Potential gegenüber Bezugspotential aufweist. Wenn hier von mehreren Sourceanschlüs­ sen die Rede ist, so heißt dies, daß alle Sourceanschlüsse ge­ meinsam das negativste Potential gegenüber Bezugspotential be­ sitzen und beispielsweise nur aus Symmetriegründen mehrere Ge­ biete gleichzeitig mit Sourcepotential beaufschlagt werden. Besitzt zum Beispiel im Falle eines n-Kanal MOS-Transistors das Substrat das gleiche oder ein negativeres Potential als der Sourceanschluß, so sind die höher dotierten Gebiete, zum Beispiel G1 und G8, durch in Sperrichtung gepolte pn-Übergänge ISO voneinander elektrisch getrennt. Eine Schnittdarstellung entlang der Schnittachse II-II ist in Fig. 2 dargestellt und macht deutlich, daß die Strukturierungsoberfläche im Bereich des erfindungsgemäßen MOS-Transistors durch eine Oxidschicht OX abgedeckt ist, die lediglich Aussparungen für die metalli­ schen, beispielsweise aus Aluminium bestehenden, Kontaktflächen K besitzt. Auf diese Oxidschicht ist im Bereich des Kanalgebie­ tes KG, beispielsweise aus Polysilizium bestehend, eine Gate­ elektrode GE vorgesehen, die das Kanalgebiet KG überlappend überdeckt und mit einem Gateanschluß G verbunden ist. Das Ka­ nalgebiet KG kann von der Strukturierungsoberfläche O her in einem Bereich C zusätzlich dotiert sein. Besitzt die Dotierung des Bereiches c denselben Leitungstyp wie die Dotierungen der hochdotierten Gebiete G1 . . . G8, so handelt es sich um einen selbstleitenden geometrischen MOS-Transistor. Es ist auch denkbar, daß beispielsweise nur zwischen den Gebieten G1 und G5 ein selbstleitender MOS-Transistor gebildet wird.
Ein erfindungsgemäßer geometrischer MOS-Transistor, wie er beispielsweise in Fig. 1 bzw. Fig. 2 gezeigt ist, besitzt weitgehend die Eigenschaften einer Parallelschaltung von fünf Einzel-MOS-Transistoren, deren Gateanschlüsse miteinander und deren Sourceanschlüsse miteinander verbunden sind. Da die Kanalwiderstände zwischen Source- und Drainanschlüssen von der Größe der Berührungsfläche zwischen hochdotiertem Gebiet und Kanalgebiet abhängen, ist eine unterschiedliche Stromaufteilung zwischen den Drainanschlüssen möglich.
Eine günstig herzustellende konkrete Ausführungsform mit vier hochdotierten Gebieten G1′ . . . G4′ ist in Fig. 3 gezeigt. Die vier hochdotierten G1′ . . . G4′ besitzen eine quadratische Grundfläche und sind durch ein kreuzförmiges Kanalgebiet von­ einander getrennt. Das hochdotierte Gebiet G1′′ ist über einen metallischen Kontakt K′ mit einem Sourceanschluß S′, das Ge­ biet G2′ ist mit einem ersten Drainanschluß D1′, das hochdo­ tierte Gebiet G3′ ist mit einem zweiten Drainanschluß D2′ und das hochdotierte Gebiet G4′ ist mit einem dritten Drainan­ schluß D3′ verbunden. Eine kreuzförmige Gateelektrode GE′ ist mit einem Gateanschluß G′ über einen metallischen Kontakt elektrisch verbunden und durch ein Oxid vom darunterliegenden Kanalgebiet elektrisch isoliert.
Bei dem in Fig. 4 gezeigten Ausführungsbeispiel ist ein hoch­ dotiertes Gebiet G1′ über eine metallische Kontaktierung K′′ mit dem Sourceanschluß S′′ verbunden und ringförmig von einem Kanalgebiet KG′′ umgeben. Das hochdotierte Gebiet G1′′ ist aus Symmetriegründen quadratisch und das Kanalgebiet KG′′ infolge dessen ein quadratischer Ring, der die Einzelkanalgebiete KG1 . . . KG4, die sich im Bereich der Berührungsflächen zwi­ schen hochdotierten Gebieten und dem Kanalgebiet KG befinden, beinhaltet. Das hochdotierte Gebiet G2′ ist über eine metal­ lische Kontaktierung, beispielsweise aus Aluminium, mit einem ersten Drainanschluß D1′ verbunden. In entsprechender Weise ist das hochdotierte Gebiet G3′′ mit dem zweiten Drainanschluß D2′′′, das hochdotierte Gebiet G4′′ mit einem dritten Drainan­ schluß D3′′ und das hochdotierte Gebiet G5′′ mit einem Drain­ anschluß D4′′ verbunden. Kanalwiderstände R1 . . . R4 sind zwi­ schen dem mit dem Sourceanschluß S′′ verbundenen hochdotierten Gebiet G1′′ und den mit den Drainanschlüssen D1′′ . . . D4′′ ver­ bundenen Gebieten G2′′ . . . G5′′ eingetragen. Infolge der hohen Anordnungssymmetrie ergeben sich gleiche Widerstandswerte für die Kanalwiderstände R1 . . . R4, sofern eine homogene Kanaldo­ tierung im Kanalgebiet KG′′ bzw. insbesondere im Bereich der Einzelkanalgebiete KG1 . . . KG4 vorliegt. Soll ein Kanalgebiet KG′′ von der Strukturierungsoberfläche O her dotiert werden, um damit die Kanalwiderstände in ihrem Wert zu beeinflussen, so genügt es die Dotierung in den Einzelkanalgebieten KG1 . . . KG4 vorzunehmen. Das ringförmige Kanalgebiet KG′′ wird von einer ebenso ringförmig ausgebildeten Gateelektrode GE′′, die mit einer Gateanschluß G′ verbunden ist und vom Kanalgebiet durch eine Oxidschicht getrennt ist, überdeckt. Werden beispielswei­ se n=Draingebiete benötigt, so kann anstelle des quadratischen hochdotierten Gebietes G1′′ ein hochdotiertes Gebiet in Form eines gleichseitigen n-Ecks zur Anwendung kommen. Hierbei er­ hält dann das Kanalgebiet die Form eines n-eckigen Ringes, wobei für n = 2 Draingebiete eine lineare Anordnung aus bei­ spielsweise viereckigen Gebieten möglich ist.
Für den Fall eines erfindungsgemäßen geometrischen n-Kanal MOS-Transistors ist von einem p-Substrat auszugehen in das, zum Beispiel durch Diffusion, hochdotierte n⁺-Gebiete einge­ bracht werden. In entsprechender Weise kann von einem n-lei­ tenden Substrat ausgegangen werden, in das hochdotierte p⁺-Gebiete eingebracht werden, um einen erfindungsgemäßen geo­ metrischen p-Kanal MOS-Transistor zu erhalten. Es sind grund­ sätzlich alle Ausführungsformen konventioneller MOS-Transi­ storen auch auf den erfindungsgemäßen geometrischen MOS-Tran­ sistor anwendbar.
Ein erfindungsgemäßer geometrischer MOS-Transistor kann in Schaltungen beispielsweise als Multi-Drain-MOS-Transistor, ähnlich wie ein bipolarer Multi-Emitter-Transistor, eingesetzt werden. In integrierten Schaltungen sind Widerstandsnetzwerke meist nur relativ platzaufwendig zu realisieren, durch die Verwendung eines erfindungsgemäßen geometrischen MOS-Transi­ stors kann jedoch ein kompaktes Widerstandsnetzwerk erzielt werden. Hierbei werden die Kanalwiderstände zwischen Sourcean­ schluß und Drainschlüssen genutzt, wobei sie in ihrem Wider­ standswert durch die Gate-Source-Spannung steuerbar sind. Da die in Fig. 4 beispielhaft gezeigten Kanalwiderstände R1 und R4 sehr stark von der Gate-Source-Spannung abhängen, wird die Gate-Source-Spannung in erster Linie zum Ein- und Ausschalten des Widerstandsnetzwerkes benutzt.
Wie in Fig. 5 gezeigt können die Kanalwiderstände R1 . . . RN eines erfindungsgemäßen geometrischen MOS-Transistors im Ein­ gangskreis eines Summationsverstärkers bevorzugt Verwendung finden. Hierbei liegen die Kanalwiderstände R1 . . . RN jeweils zwischen Summationseingängen 1 . . . N und einem invertierenden Eingang E des Differenzverstärkers DV, der über ein Rückkopp­ lungsnetzwerk RKN mit einem Ausgang A des Differenzverstärkers DV verbunden ist. Ein nichtinvertierender Eingang des Diffe­ renzverstärkers DV ist beispielsweise mit Massepotential ver­ bunden. Im Fall der erfindungsgemäßen Verwendung als Wider­ standsnetzwerk kann beispielsweise das Kanalgebiet KG so do­ tiert werden, daß der geometrische MOS-Transistor selbstlei­ tend wird und der Gateanschluß G definiert Sourcepotential erhält. Es ist hier auch denkbar, daß die Gateelektrode GE keinen Gateanschluß G besitzt und beispielsweise nur der Ab­ schirmung dient.
Da die Kanalwiderstände bei einem erfindungsgemäßen geometri­ schen Transistor in erster Linie nur von der Anordnung und Geometrie der hochdotierten Gebiete und von der Kanaldotierung abhängen, sind einfache Rückschlüsse auf die Dotierungskonzen­ tration im jeweiligen Bereich des Kanalgebiets möglich, vor allem dann, wenn die hochdotierten Gebiete eine einfache Geo­ metrie und/oder eine hohe Anordnungssymmetrie besitzen. Der erfindungsgemäße geometrische MOS-Transistor kann infolgedes­ sen erfindungsgemäß als Technologie-Teststruktur zur Überprü­ fung der Dotierungshomogenität im Kanalgebiet KG benutzt werden.

Claims (13)

1. Geometrischer MOS-Transistor mit einem Substrat eines ersten Leitungstyps,
mit hochdotierten Gebieten eines zweiten Leitungstyps, die von einer Strukturierungsoberfläche her in das Substrat eingebracht sind,
mit einem Kanalgebiet, das Berührungsflächen mit den hochdo­ tierten Gebieten des zweiten Leitungstyps besitzt,
mit einer die Strukturierungsoberfläche bedeckenden Oxidschicht, die im Bereich der hochdotierten Gebiete des zweiten Leitungs­ typs Aussparungen für Kontaktierungen besitzt,
mit einer Gateelektrode, die durch die Oxidschicht vom Substrat elektrisch isoliert ist und das Kanalgebiet überdeckt, dadurch gekennzeichnet,
daß mindestens drei hochdotierte Gebiete (G1 . . . G8) des zwei­ ten Leitungstyps in das Substrat (SUB) eingebracht sind und jeweils eine Berührungsfläche (zum Beispiel AD1, AD2, AS2) zum Kanalgebiet (KG) besitzen,
daß die horhdotierten Gebiete des zweiten Leitungstyps nur über das Kanalgebiet (KG) elektrisch verbunden und sonst elek­ trisch voneinander getrennt sind und
daß mindestens ein hochdotiertes Gebiet (G1) des zweiten Lei­ tungstyps ein Sourcegebiet und die restlichen hochdotierten Gebiete des zweiten Leitungstyps Draingebiete bilden.
2. Geometrischer MOS-Transistor nach Anspruch 1, da­ durch gekennzeichnet, daß lediglich ein hochdotiertes Gebiet (G1′, G1′′) des zweiten Leitungstyps ein Sourcegebiet und mindestens zwei weitere hochdotierte Gebiete des zweiten Leitungstyps Draingebiete bilden und daß das Sourcegebiet einen Sourceanschluß (S′, S′′) und die Drainge­ biete jeweils einen Drainanschluß besitzen.
3. Geometrischer MOS-Transistor nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die hochdotier­ ten Gebiete (G5 und G6) des zweiten Leitungstyps durch einen Isolator (IOS) voneinander elektrisch so getrennt sind, daß ein Stromfluß nur über das Kanalgebiet (KG) möglich ist.
4. Geometrischer MOS-Transistor nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die hochdotier­ ten Gebiete (G1, G8) des zweiten Leitungstyps durch einen in Sperrichtung gepolten pn-Übergang (ISO′) voneinander elektrisch so getrennt sind, daß ein Stromfluß nur über das Kanalgebiet (KG) möglich ist.
5. Geometrischer MOS-Transistor nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Berührungs­ flächen (AD1 und AD2) zwischen dem Kanalgebiet (KG) und den hochdotierten Gebieten (G2 und G3) des zweiten Leitungstyps unterschiedlich groß sind.
6. Geometrischer MOS-Transistor nach Anspruch 2, da­ durch gekennzeichnet, daß das Sourcegebiet (G1′′) vom Kanalgebiet (KG′′) ringförmig umschlossen wird.
7. Geometrischer MOS-Transistor nach Anspruch 6, da­ durch gekennzeichnet, daß die Draingebie­ te (G2′′ . . . G5′′) so angeordnet sind, daß, infolge von An­ ordnungssymmetrien, die Kanalwiderstände (R1 . . . R4) zwischen dem Sourcegebiet (G1′′) und den Draingebieten (G2′′ . . . G5′′) gleich groß sind.
8. Geometrischer MOS-Transistor nach Anspruch 2, gekenn­ zeichnet durch die Verwendung als Multi-Drain- MOS-Transistor.
9. Geometrischer MOS-Transistor nach Anspruch 2, gekenn­ zeichnet durch die Verwendung als kompaktes Wi­ derstandsnetzwerk, wobei jeweils Kanalwiderstände (R1 . . . R4) zwischen Sourceanschluß (S′′) und Drainanschlüssen (D1′′ . . . D4′′) genutzt werden.
10. Geometrischer MOS-Transistor nach Anspruch 9, da­ durch gekennzeichnet, daß er selbstleitend ist.
11. Geometrischer MOS-Transistor nach Anspruch 9, da­ durch gekennzeichnet, daß die Kanalwider­ stände (R1 . . . RN) des kompakten Widerstandsnetzwerkes durch eine am Gateanschluß (G) anliegende Gate-Source-Spannung steuerbar sind, wobei die Widerstandsverhältnisse konstant bleiben.
12. Geometrischer MOS-Transistor nach einem der Ansprüche 9 bis 13, gekennzeichnet durch die Ver­ wendung als Bestandteil von Summationsverstärkerschaltungen.
13. Geometrischer MOS-Transistor nach Anspruch 1 oder 2, gekennzeichnet durch die Verwendung als Technologie-Teststruktur zur Überprüfung der Dotierungshomoge­ nität im Kanalgebiet (KG).
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