DE4039765A1 - Schaltungsanordnung zum entstopfen von datensignalen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Ent­ stopfen von Stopfbits enthaltenden Datensignalen mit ei­ ner einen Phasenvergleicher enthaltenden Phasenregel­ schleife zur Anpassung der Frequenz eines Lesetaktes an einen Schreibtakt, wobei in dem Schreibtakt jeweils nach n Stopfbits eine Taktlücke eingefügt ist.

Zur Anpassung des Taktes eines zu übertragenden Datensi­ gnals an die Taktrate eines Übertragungssystems werden in der Nachrichtenübertragungstechnik in ein Nutzsignal häu­ fig sogenannte Stopfbits eingefügt (positives Stopfen) bzw. Stopfbits durch Daten ersetzt (negatives Stopfen). Zur Zurückgewinnung des ursprünglichen Nutzsignals müssen eingefügte Stopfbits auf der Empfangsseite aus dem em­ pfangenen Signal entfernt werden.

In der nicht vorveröffentlichten Patentanmeldung mit dem amtlichen Aktenzeichen DE 39 20 391.3, Seiten 12 und 13 ist ein Empfänger für ein solches Übertragungssystem be­ schrieben, bei dem ein Datensignal mit einer Bitrate von 155,52 Mbit/s zum Entstopfen mittels eines Serien-Paral­ lel-Wandlers in acht einzelne Binärsignale aufgeteilt wird. Da jedes dieser Binärsignale dadurch eine Datenrate aufweist, die um den Faktor acht niedriger ist als die Datenrate des Übertragungssignals, kann die Entstopfung des Datensignals mit einer um den Faktor acht niedrigeren Verarbeitungsgeschwindigkeit durchgeführt werden. Zum Entstopfen sind die acht Binärsignale einer Auswahlmatrix zugeführt, die Zwischenspeicher enthält. Von dieser Aus­ wahlmatrix werden die acht Binärsignale in einen Puffer­ speicher mittels eines Schreibtaktes eingeschrieben. Ei­ ne Steuervorrichtung steuert mit Hilfe von im empfangenen Datensignal enthaltenen Stopfinformationsbits den Schalt­ zustand der Auswahlmatrix so, daß die Binärsignale ohne die Stopfbits in den Pufferspeicher eingeschrieben wer­ den. Nach jeweils acht Stopfbits enthält der Schreibtakt eine Taktlücke, die das Einlesen in den Pufferspeicher verhindert und so den Schreibtakt an die Datenrate der entstopften, parallelisierten Binärsignale anpaßt. Mit­ tels eines Lesezählers werden die Bytes aus dem Puffer­ speicher parallel ausgelesen und mittels eines Paral­ lel/Seriell-Wandlers in einen seriellen Datenstrom zu­ rückgewandelt.

Mittels einer Phasenregelschleife wird die Taktrate des Lesezählers an die Taktrate des lückenbehafteten Schreib­ taktes angepaßt, um ein möglichst kontinuierliches Ausle­ sen der von den Stopfbits befreiten Datenwörter aus dem elastischen Pufferspeicher zu erreichen. Bei einer sol­ chen Schaltungsanordnung ist das ausgelesene Signal je­ doch mit einem sehr großen Signaljitter behaftet.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art derart zu verbessern, daß der Jitter im ausgelesenen Signal verringert wird.

Diese Aufgabe wird dadurch gelöst, daß eine Korrektur­ schaltung vorgesehen ist, mittels welcher die Phasenlage des Lesetaktes geändert wird.

Durch die Änderungen der Phasenlage des Lesetaktes zwi­ schen den Taktlücken fällt der Betrag der Phasennachrege­ lung beim Auftreten einer Taktlücke wesentlich geringer aus. Solche kleinen Phasenänderungen können von der Pha­ senregelschleife wesentlich besser ausgeregelt werden, so daß der Jitter des Lesetaktes wesentlich verringert wird.

Wenn zwischen zwei Taktlücken m Änderungen der Phasenlage vorgesehen sind, so wird der Betrag, um den die Phase ge­ ändert wird, so gewählt, daß die Phasenänderung 360°/m+1 entspricht. Hierdurch sind die einzelnen zwischen den Taktlücken vorgenommenen Phasenänderungen jeweils gleich groß. Je nach Konstanz des Lesetaktes bewegt sich die bei einer Taktlücke vorzunehmende Phasenänderung meistens auch nur noch um diesen Betrag. Auf diese Weise sind so­ wohl die zwischen den Taktlücken zusätzlich vorgenommenen Phasenänderungen, als auch die bei jeder Taktlücke noch verbleibende vorzunehmende Phasenänderung einander ange­ glichen. Diese in etwa angeglichenen Phasenänderungen be­ günstigen die Reduzierung des Jitters.

Vorteilhafterweise wird die vorgeschlagene Phasenänderung bei jedem Auftreten eines Stopfbits vorgenommen. Dies führt zu einer günstigen Ausführungsform, da die Informa­ tion über die Lage der einzelnen Stopfbits relativ ein­ fach aus der Stopfinformation gewonnen werden kann. Zur Phasenänderung des Lesetakts besteht sowohl die Möglich­ keit, das Ausgangssignal des Phasenvergleichers selbst zu ändern oder aber eines der beiden den Phasenvergleicher zugeführten Taktsignale zu ändern.

Bei einer Phasenregelschleife mit einem Phasenverglei­ cher, der ein analoges Ausgangssignal zur Ansteuerung ei­ nes spannungsgesteuerten Oszillators erzeugt, kann die Phasenänderung derart vorgenommen werden, daß ein modu­ lo-n Zähler zur Zählung der Stopfbits vorgesehen ist, dessen Ausgangswert nach Umwandlung in einen analogen Spannungswert einem Ausgangssignal des Phasenvergleichers additiv überlagert wird. Für einfache Realisierungen ist n ein Vielfaches von m+1. Eine besonders einfache Reali­ sierung erhält man für n = m+1.

In weiteren Ausführungsformen erfolgt die Phasenänderung des Lesetaktes durch Versetzung der Taktsignale des Schreibtaktes. Eine solche Lösung bietet den Vorteil, daß sie mit ausschließlich digitalen Mitteln realisierbar ist. Dem Phasenvergleicher der Phasenregelschleife wird anstelle des Schreibtaktes ein Referenztakt zugeführt. Dieser Referenztakt weist dieselbe Taktrate wie der Schreibtakt auf, jedoch sind die Taktlücken gegenüber dem Schreibtakt versetzt.

Innerhalb des Zeitraums zwischen zwei Taktlücken des Schreibtaktes wird durch die Verschiebungen der Takt­ lücken im Referenztakt eine zusätzliche Taktlücke einge­ schoben. Im Ausgangssignal des Phasenvergleichers wirkt sich die Verschiebung der Taktlücke wie eine Phasenkor­ rektur um ein Bit aus.

Bei einer besonderen Ausführungsform hierzu, wird die Steuerinformation in Abhängigkeit von den Stopfbits um­ codiert und mit dem Schreibtakt logisch verknüpft. Eine andere Ausführungsform verwendet einen aus im wesent­ lichen aus Addierern zusammengesetzten digitalen Oszilla­ tor, dem in Abhängigkeit der Stopfbits Korrekturzahlen­ werte zuführbar sind.

Eine weitere Reduzierung des Jitters kann noch dadurch erreicht werden, daß in der Phasenregelschleife eine An­ ordnung zur Spektralen Formung der Regelgrößen vorgesehen ist. Bei einer Spektralen Formung werden niederfrequente Jitteranteile zu höherfrequenten Jitteranteilen verscho­ ben. Solche hochfrequenten Jitteranteile können von einer nachfolgenden analogen Phasenregelschleife problemlos re­ duziert werden.

Die Erfindung wird im folgenden anhand von in der Zeich­ nung dargestellten Ausführungsbeispielen näher beschrie­ ben und erläutert.

Es zeigen:

Fig. 1 eine Schaltungsanordnung zum Entstopfen mit Pha­ senkorrektur des Ausgangssignals eines Phasenverglei­ chers.

Fig. 2 eine Schaltungsanordnung zum Entstopfen mit Kor­ rektur eines Eingangssignals des Phasenvergleichers.

Fig. 3 eine Schaltungsanordnung zum Entstopfen mit einem digital gesteuerten Oszillator.

Fig. 4 einen Signallaufplan zur Spektralen Formung des Ausgangssignals eines Reglers.

Fig. 1 zeigt eine Schaltungsanordnung zum Entstopfen von Datensignalen mit einer Bitrate von 140 Mbit/s, die in den sogenannten STM-Rahmen (Rahmenaufbau nach CCITT-Em­ pfehlung G 707, G 708, G 709) transportiert werden.

Ein solches Datensignal De ist einem Seriell/Parallel- Wandler 1 zugeführt. Mittels einer Anordnung zur Takt­ rückgewinnung 2 wird der Empfangstakt Te des empfangenen Datensignals De zurückgewonnen und steuert das Einlesen in den Seriell/Parallel-Wandler. Im Ausführungsbeispiel wird das Datensignal De jeweils in acht-bit-breite Daten­ worte parallel gewandelt. Zum Auslesen dieser Datenworte aus dem Seriell/Parallel-Wandler 1 wird der Empfangs­ takt Te in einem schreibseitigen Teiler 3 um diesen Pa­ rallelisierungsfaktor n geteilt. Hierdurch werden die pa­ rallelisierten Datenwörter mit n-fach, d. h. im Ausfüh­ rungsbeispiel mit achtfach, niedrigerer Datenrate in eine Auswahlmatrix 4 eingelesen. Als Parallelisierungsfaktor ist im Ausführungsbeispiel insbesondere die Zahl Acht ge­ wählt worden, da die parallelisierten Datenwörter dann genau einem Byte entsprechen. Entsprechend wird im fol­ genden auch der um den Faktor n geteilte Empfangstakt Te als Bytetakt Tb bezeichnet.

In einer Anordnung zur Rahmensynchronisation 5 werden die Rahmenaufbausignale und die in den empfangenen Daten vorhandenen Stopfinformationen ausgewertet und einer Steuerschaltung 6 zugeführt. Die Steuerschaltung 6 schaltet die Auswahlmatrix 4 so, daß zu bestimmten Zeitpunkten an den n Ausgängen der Auswahlmatrix nur die von Stopfbits und sonstigen zum Rahmenaufbau zusätzlich übertragenen Informationsdaten befreiten Datenbytes (Nutzbytes Bn) anliegen.

Aus dem Bytetakt Tb erzeugt die Steuerschaltung 6 einen Schreibtakt Ts zum parallelen Einlesen der an den Aus­ gängen der Auswahlmatrix anliegenden Datenbytes in einen elastischen Pufferspeicher 7. Hierzu wird der Schreibtakt in einem Schreibzähler 8 in Adressen zur Ansteuerung des Pufferspeichers 7 umgewandelt. Nach jeweils acht Stopf­ bits enthält der Schreibtakt eine Taktlücke, die jeweils einmalig das Einlesen eines Datenbytes in den Pufferspei­ cher 7 verhindert. Während dieser Taktlücke können die Ausgänge der Auswahlmatrix 4 beliebige Ausgangsdaten an­ nehmen, da diese Ausgangsdaten nicht in den Pufferspei­ cher 7 übernommen werden. Durch den lückenbehafteten Schreibtakt werden somit nur die Nutzbytes Bn in den Puf­ ferspeicher 7 übernommen. Während sogenannte feste Stopf­ bits und die Informationsdaten regelmäßig wiederkehren und dadurch zu regelmäßigen Taktlücken im Schreibtakt führen, ist das Auftreten der variablen Stopfbits unregelmäßig und führt zu unregelmäßig verteilten Takt­ lücken. Die regelmäßige Struktur der festen Stopfbits entspricht einem periodischen Vorgang mit endlicher unte­ rer Frequenz. Der durch die festen Stopfbits hervorgeru­ fene Jitter wird im Ausführungsbeispiel durch Verringe­ rung der PLL-Grenzfrequenz auf vernachlässigbare Werte reduziert. Die Taktlücken aufgrund der variablen Stopf­ bits haben keine exakt regelmäßige Struktur. Ihr Auftre­ ten hängt vom jeweiligen Frequenzverhältnis der zu über­ tragenden Signale des Übertragungssystems ab. Bei ungün­ stigen Verhältnissen können sich beliebig niederfrequente Spektralkomponenten ergeben, die auch durch Verringerung der PLL-Grenzfrequenz nicht zu unterdrücken sind. Diese niederfrequenten Spektralanteile werden durch eine sehr seltene Unterbrechung einer sonst regelmäßigen Struktur variabler Stopfbits hervorgerufen. Im Ausführungsbeispiel wird die Jitterreduzierung bei einem Signal mit solchen unregelmäßig auftretenden Stopfbits beschrieben. Der von regelmäßig wiederkehrenden Stopfbits verursachte Jitter ist ebenso reduzierbar.

Die im Pufferspeicher 7 gespeicherten Nutzbytes werden mittels eines Lesetaktes Tl aus dem Pufferspeicher 7 aus­ gelesen. Der Lesetakt ist hierzu einem Lesezähler 11 zu­ geführt, der Adressen zur Ansteuerung des Pufferspei­ chers 7 erzeugt. In den Pufferspeicher 7 können gleich­ zeitig unabhängig voneinander mittels der durch den Schreibzähler 8 eingestellten Adresse, Nutzbytes einge­ schrieben als auch mittels der durch den Lesezähler 11 erzeugten Adressen Nutzbytes ausgelesen werden. Der Puf­ ferspeicher 7 wirkt daher als ein asynchrones Schiebere­ gister.

Da die Mittelwerte der Taktraten von Schreibtakt und Le­ setakt übereinstimmen entspricht somit auch die Datenrate der in den Pufferspeicher eingelesenen Nutzbytes genau der Datenrate der aus dem Pufferspeicher 7 ausgelesenen Nutzbytes. Während jedoch die Taktimpulse des Schreibtak­ tes durch die Taktlücken nicht äquidistant sind, sollen die Taktimpulse des Lesetaktes möglichst äquidistant auf­ einanderfolgen, um so ein kontinuierliches Auslesen aus dem Pufferspeicher zu erzielen. Hierzu wird der Lesetakt mittels einer Phasenregelschleife erzeugt. Die Phasenre­ gelschleife besteht aus einem spannungsgesteuerten Os­ zillator 9, dessen Ausgangstakt Ta in einem leseseitigen Teiler 10 um den Parallelisierungsfaktor n herabgeteilt wird und den Lesetakt Tl ergibt. Dieser Lesetakt Tl ist dem Lesezähler 11 zugeführt.

Jeweils das höchstwertige Bit (Most Significant Bit MSB) der Schreibadresse bzw. Leseadresse sind einem Phasenver­ gleicher 12 zugeführt, der ein Phasenvergleichssignal zur Gewinnung einer Steuerspannung für den spannungsgesteu­ erten Oszillator 9 erzeugt. Durch die Verwendung der MSBs zur Ansteuerung des Phasenvergleichers 12 sind die dem Phasenvergleicher zugeführten Takte gegenüber dem Schreib- bzw. Lesetakt entsprechend den am Schreib- bzw. Lesezähler eingestellten Zählverhältnissen herabgeteilt. Das Ausgangssignal des Phasenvergleichers 12 ist einem Tiefpaß 13 zugeführt, der aus dem Ausgangssignal einen analogen Spannungswert U1 bildet.

An einem weiteren Ausgang der Steuerschaltung 6 wird je­ weils bei jedem auftretenden variablen Stopfbit ein binä­ res Signal ausgegeben, das einem modulo-n-Zähler 14 zuge­ führt ist. Im Ausführungsbeispiel ist dieser modulo-n- Zähler gesondert eingezeichnet. In der Steuerschaltung 6 ist zur Ansteuerung der Auswahlmatrix 4 bereits ein modu­ lo-acht-Zähler enthalten, der bei jedem variablen Stopf­ bit weitergeschaltet wird. Der Ausgangszählstand dieses Zählers wird im folgenden als Spurzahl Z bezeichnet. Die­ se Bezeichnung leitet sich aus der Bedeutung ab, die die Spurzahl für die Auswahlmatrix hat. Wird wie im Ausfüh­ rungsbeispiel bei jedem Stopfbit ein Korrektursignal für den Phasenvergleicher erzeugt, so kann dieser in der Steuerschaltung enthaltene modulo-acht-Zähler anstelle eines zusätzlichen modulo-n-Zählers mitverwendet werden. Der Zählerstand des modulo-n-Zählers 14 bzw. die Spur­ zahl Z ist einem Digital/Analog-Umsetzer 15 zugeführt, der den Zählerstand in einen analogen Spannungswert um­ wandelt. Dieser analoge Spannungswert U2 wird in einem Summierverstärker 17 zu der Ausgangsspannung U1 des Pha­ senvergleichers 12 überlagert. Diese überlagerte Spannung ist dem Steuereingang des spannungsgesteuerten Oszilla­ tors 9 zugeführt.

Der spannungsgesteuerte Oszillator 9 ist im Ausführungs­ beispiel so ausgelegt, daß eine Spannungserhöhung an sei­ nem Steuereingang zu einer Frequenzerhöhung führt. Daher wird bei jedem Stopfbit die Ausgangsspannung des Phasen­ vergleichers um eine gewisse Korrekturspannung ernie­ drigt. Mittels eines Einstellgliedes 16 ist diese Korrek­ turspannung so zu wählen, daß sie einem n-tel der Diffe­ renzen der Ausgangsspannungen des Phasenvergleichers 12 entspricht, die sich zum einen dann einstellen, wenn der Schreibtakt keine Taktlücke aufweist und zum Zeitpunkt, in dem gerade eine Taktlücke auftritt.

Bei jedem variablen Stopfbit wird auf diese Weise die Steuerspannung des spannungsgesteuerten Oszillators 9 stufenweise gesenkt. Erreicht der modulo-n-Zähler 14 den Zählzustand n, so wird er auf den Ausgangswert "Null" zurückgesetzt und es wird keine zusätzliche Ausgangsspan­ nung erzeugt. Dies ist auch genau der Zeitpunkt an dem die Steuerschaltung 6 für den Schreibzähler eine Takt­ lücke erzeugt. Die Ausgangsspannung U1 des Phasenverglei­ chers sinkt dadurch sprunghaft. Durch den Wegfall der Korrekturspannung wirkt sich dieser Spannungssprung am Ausgang des Summationsverstärkers 17 nur noch in der Größenordnung einer n-tel Korrekturspannung U1 aus. Durch die stufenweise Erzeugung der Korrekturspannung wird also die Eingangsspannung des spannungsgesteuerten Oszillators auf die größere Korrekturspannung beim Auftreten einer Taktlücke vorbereitet. Auf diese Weise ergibt sich ein geringerer Jitter im ausgelesenen Signal.

Die aus dem Pufferspeicher 7 ausgelesenen Nutzbytes sind einem Parallel-Seriell-Wandler 18 zugeführt, der sowohl mit dem Ausgangstakt Ta des spannungsgesteuerten Oszilla­ tors 9 als auch mit dessen n-fach untersetzten Ausgangs­ takt gesteuert wird. Auf diese Weise werden die entstopf­ ten Nutzbytes seriell als Nutzbits mit achtfach höherer Datenrate ausgelesen.

Bei dem nun im folgenden geschilderten Ausführungsbei­ spiel gemäß Fig. 2 wird zur Änderung der Phasenlage des Ausgangssignals des Phasenvergleichers ein vom Schreib­ takt abgeleiteter Referenztakt modifiziert. Bis auf die im folgenden beschriebenen Änderungen wird hierzu der gleiche Schaltungsaufbau wie im ersten Ausführungsbei­ spiel verwendet. Gleichen Schaltungsteilen ist daher auch das gleiche Bezugszeichen zugeordnet.

Der von der Steuerschaltung 6 erzeugte Schreibtakt ist dem Schreibzähler 8 zugeführt. In einer Schaltungsanord­ nung zur Erzeugung von Taktlücken 20 wird ein Referenz­ takt Tr erzeugt.

Beim Ausführungsbeispiel wird ein Datensignal mit einer STM-1-Rahmenstruktur verwendet. Die Daten werden in Zeilen übertragen, wobei jede Zeile aus 270 Bytes be­ steht. Entsprechend der STM-Nomenklatur werden diese Bytes im folgenden als Spalten S bezeichnet. Bei diesem Rahmenaufbau ist das variable Stopfbit jeweils in der 257. Spalte vorgesehen. Die übrigen festen Stopfbits sind überwiegend byteweise in regelmäßigen Abständen über eine Rahmenzeile verteilt. Die Schaltungsanordnung zur Erzeu­ gung einer Taktlücke 20 erzeugt nun beispielsweise in der 257. Spalte eine Taktlücke. Diese Taktlücke an der 257. Spalte wird beispielsweise der Spurzahl Null zuge­ ordnet. Sobald nun ein Stopfbit übersprungen werden muß, erhöht die Steuerschaltung 6 die Spurzahl Z um Eins. Wegen des Entstopfvorgangs wird nun die Taktlücke um eine bestimmte Anzahl von Spalten verschoben. Da nach n-Ver­ schiebungen wieder der Ausgangszustand, nämlich die 257. Spalte, erreicht werden soll, sollte diese Verschie­ bung genau der Spaltenanzahl S dividiert durch n ent­ sprechen.

Im Ausführungsbeispiel würde sich für eine Verschiebung die Zahl 33,75 (=270/8) ergeben, also eine Zahl mit einem Dezimalbruch. Vorteilhaft ist jedoch nur eine Verschie­ bung um ganzzahlige Spalten, da sonst eine höherfrequente Ansteuerung erforderlich wäre, die ja gerade vermieden werden soll. So wird daher im Ausführungsbeipiel jeweils dreimal um 34 Spalten und einmal um 33 Spalten verscho­ ben. Dementsprechend wird bei der Spurzahl 1 eine Takt­ lücke in der 223. Spalte (= 257 minus 34) usw. erzeugt. Die vollständige Zuordnung von Spurzahlen und Spalten, bei denen eine Lücke erzeugt wird, zeigt die folgende Tabelle:

Spurzahl Z
Spalte X
0
257
1	223
2	189
3	155
4	122
5	88
6	54
7	20

Zur Einfügung der Taktlücken an der entsprechenden Spalte ist diese Tabelle in einer Anordnung zur Umcodierung 21 gespeichert. Dieser Einrichtung zur Umcodierung ist am Eingang die Spurzahl Z zugeführt und am Ausgang wird zu der jeweiligen Spurzahl die in der Tabelle 1 angegebene Spaltenzahl X ausgegeben. Diese ausgegebene Spaltenzahl X ist einem Zahlenkomparator 22 zugeführt, an dessen ande­ rem Eingang die jeweils von der Steuerschaltung erzeugte Spaltennummer S zugeführt ist. Der Komparator 22 erzeugt jedesmal ein Ausgangssignal, wenn die aktuelle Spalten­ nummer S mit der von der Anordnung zur Umcodierung 21 ge­ lieferten Spaltennummer X übereinstimmt. Dieses Ausgangs­ signal wird einem invertierenden Eingang eines UND-Gat­ ters 23 zugeführt. Einem nichtinvertierenden Eingang die­ ses UND-Gatters 23 ist der Bytetakt Tb des Teilers 3 zu­ geführt. Solange der Komparator 22 kein Ausgangssignal erzeugt, durchläuft der Bytetakt Tb ungehindert das UND- Glied 23. Sobald jedoch der Komparator 22 ein Ausgangs­ signal erzeugt, geht das Ausgangssignal des UND-Glie­ des 23 auf einen niedrigen logischen Pegel. Auf diese Weise wird der bei der entsprechenden Spaltennummer X auftretende Impuls des Bytetaktes ausgeblendet und es entsteht an der entsprechenden Stelle eine Taktlücke. Dieser lückenbehaftete Takt wird dem Takteingang des Referenzteilers 25 zugeführt.

Der Eingang des Phasenvergleichers, dem bisher das MSB des Schreibzählers 8 zugeführt war, ist nunmehr mit dem Ausgang Q des Referenzteilers 25 verbunden. Da die Tei­ lungsverhältnisse der anderen Zähler bzw. Teiler nicht geändert werden, muß der Referenzteiler 25 dasselbe Tei­ lungsverhältnis haben wie es der Schreibzähler 8 auf­ weist. Einem Dateneingang DI des Referenzteilers 25 ist der Zählerstand des Schreibzählers 8 zuführbar. Bei einem Ladeimpuls an seinem Ladeeingang L übernimmt der Refe­ renzteiler 25 diesen Zählerstand als seinen aktuellen Teilerstand. Der Ladeimpuls wird hierbei von der Steuer­ schaltung 6 immer dann erzeugt, wenn sowohl die Stopfspur Z als auch die Spalte S einen vorbestimmten Wert ein­ nehmen. Auf diese Weise ist eine Synchronisation von Lesezähler 11 und Referenzteiler 25 sichergestellt. Im Ausführungsbeispiel ist dieser vorbestimmte Wert für die Spurzahl Z und die Spalte S jeweils zu Null gewählt.

Bei dieser Ausführungsform werden in das dem Phasenver­ gleicher zugeführte Taktsignal Taktlücken eingefügt, wo­ bei diese Taktlücke von der Zeitdauer n-Bits, also in diesem konkreten Ausführungsbeispiel genau einem Byte entsprechen. Durch Verschiebung der Taktlücken wird je­ weils innerhalb eines bestimmten Zeitraums eine zusätzli­ che Taktlücke eingeschoben. Das Einschieben dieser Takt­ lücke ist jedoch quasi zeitlich über den ganzen Zeitraum verteilt. Im Ausgangssignal des Phasenvergleichers wirkt sich die Verschiebung der Taktlücken wie eine Phasen­ korrektur um ein Bit aus. Auf diese Weise wird ebenso wie im ersten Ausführungsbeispiel die Phasenregelschleife auf die jeweils im Pufferspeicher vorgenommene byteweise Ent­ stopfung bei jedem im eingehenden Takt auftretenden Stopfbit bitweise vorbereitet. Im Gegensatz zum ersten Ausführungsbeispiel wird kein Digital/Analog-Wandler be­ nötigt. Zur Phasenkorrektur der Phasenregelschleife wer­ den ausschließlich digitale Bauelemente benötigt, wobei deren Grenzfrequenz auch nur ein n-tel des Empfangstak­ tes Te betragen muß.

Bei dem geschilderten Ausführungsbeispiel gemäß Fig. 2 ist jeweils ein mögliches Stopfbit auf eine Zeile vorge­ sehen. Somit entspricht die Anzahl der Takte k zwischen zwei möglichen Stopfpositionen pro Zeile. Sind entspre­ chend mehr variable Stopfbits pro Zeile vorgesehen, so ist die Taktlücke, um die verschoben werden soll, ent­ sprechend kleiner zu wählen. Wenn k die Anzahl der Takte zwischen zwei möglichen Positionen variabler Stopfbits ist, so ist die Lücke um jeweils k/n Taktimpulse zu ver­ schieben.

Das dritte Ausführungsbeispiel (Fig. 3) zeigt eine beson­ ders vorteilhafte Ausführungsform zur Erzeugung eines mit Taktlücken versehenen Taktsignales. Soweit diese Ausfüh­ rungsform mit den bereits geschilderten Ausführungsformen übereinstimmt, sind wiederum die gleichen Bezeichnungen und Bezugszeichen verwendet worden. Zur Erzeugung eines mit Lücken versehenen Referenztaktes werden in einem digitalen Oszillator 30 in einer Anordnung von Addierern 31, 32, 33 bei jedem Bytetakt verschiedene Binärwerte addiert. Im Ausführungsbeispiel sind diese Binärwerte betragsmäßig kleiner als der Zahlenwert Eins. Ergibt sich bei dieser Addition ein Zahlenwert größer als Eins, so wird diese Eins als Übertragsbit (Carry-Bit) ausgegeben und als Taktimpuls für den Phasenvergleich dieses Taktes mit dem Lesetakt verwendet. Sind die addierten Binärwerte kleiner als Eins, so entsteht kein Übertragsbit und somit eine Taktlücke. Diese Lösung bietet den Vorteil, daß die Taktlücken auf diese Weise sehr regelmäßig im Taktsignal verteilt werden können.

Dem ersten Addierer 31 sind hierzu an seinen Eingängen Binärsignale zugeführt. Das Binärsignal der ersten Lei­ tung entspricht einer Wertigkeit von 2², das der zwei­ ten Leitung der Wertigkeit 2 ¹, das der dritten Leitung der Wertigkeit von 2⁰, das der vierten Leitung der Wer­ tigkeit von 2^-1, das der fünften Leitung der Wertigkeit von 2^-2 und das der sechsten Leitung der Wertigkeit von 2^-3. In der sechsten Leitung ist ein Binärzähler 34 an­ geordnet, der mit dem Bytetakt getaktet wird. Dieser Bi­ närzähler 34 erzeugt fünfmal hintereinander den Binärwert "1" und darauffolgend einmal den Binärwert "0". Da der Ausgang dieses Binärzählers 34 demjenigen Eingang des ersten Addierers 31 zugeführt ist, der dem Binärwert 2^-3 entspricht, entspricht der binäre Bytetakt dieses Einganges des Addierers im Mittel einem Binärwert 5/62^-3 (gleich 5/48). Den Eingängen mit der Wertigkeit 2², 2¹, 2^-1 und 2^-2 wird ein Binärwert "0" zuge­ führt. Der Eingang, der mit der dritten Leitung verbunden ist, erhält als Festwert einen Binärwert "1". Somit er­ gibt sich im Mittel an den Eingängen des ersten Addierers 31 eine Bruchzahl von 43/48. Wird dieser binäre Wert 270 mal, was der Anzahl von Spalten einer Zeile ent­ spricht, aufaddiert, so erhält man die Dezimalzahl 241,875. Diese Zahl entspricht genau der Anzahl von Nutz­ bytes einer Zeile. Durch fortgesetzte Addition des Binär­ wertes 43/48 erhält man auf demjenigen Ausgang des ersten Addierers 31, dem die Wertigkeit 2⁰ entspricht, im Mit­ tel genau 241,875 Taktimpulse pro Zeile auf dieser Lei­ tung für nicht gestopfte Datensignale. Diese Taktimpulse können unmittelbar als Lesetakt verwendet werden.

Der digitale Oszillator 30 erzeugt ein Ausgangssignal Tx welches dem Phasenvergleicher 12 zugeführt wird. Damit bei einer Taktlücke der Phasenvergleicher 12 eine Phasen­ verschiebung feststellen kann, die sich auf das Ausgangs­ signal des Phasenvergleichers 12 auswirkt, sollte das Ausgangssignal Tx des digitalen Oszillators 30 vorher durch einen bestimmten Teilerwert, beispielsweise von vier, geteilt werden. Ebenso muß der Lesetakt durch einen Teilerwert von vier geteilt werden. Dazu ist ein Teiler 40 vorgesehen, der einen geteilten Lesetakt Tl dem Phasenvergleicher 12 zuführt. Eine Teilung im digitalen Oszillator 30 kann dadurch erreicht werden, daß die Ein­ gänge des Addierers 21 eine andere Wertigkeit erhalten: Der Eingang, der mit der ersten Leitung verbunden ist, weist dann eine Wertigkeit von 2⁰ und der letzte Ein­ gang, der mit dem Binärzähler 34 verbunden ist, eine Wertigkeit von 2^-5 auf.

Zur Berücksichtigung der variablen Stopfbits ist noch ei­ ne Regelmöglichkeit vorgesehen. Hierzu wird der Füllstand des Pufferspeichers in einem Füllstandsanzeiger 37 ermit­ telt. Hierzu sind dem Füllstandsanzeiger 37 die Zähler­ stände des Schreibzählers 8 und des Lesezählers 11 zuge­ führt. Im Füllstandsanzeiger 37 wird von der Differenz dieser beiden Zählerstände der Sollwert des Füllstandes des Pufferspeichers 7 subtrahiert. Der Sollwert für den Füllstand des Pufferspeichers entspricht im Ausführungs­ beispiel der Hälfte der Speicherkapazität des Pufferspei­ chers 7. Entspricht die Differenz der beiden Zählerstände dem Füllstandsollwert, so ist eine Nachregelung des Lese­ taktes nicht erforderlich, und der binäre Ausgangswert D des Füllstandsanzeigers 37 entspricht dem Binärwert "0". Bei Abweichung des Zählerstandes vom Sollwert werden vom Füllstandsanzeiger 37 Binärwerte D ausgegeben, deren Vor­ zeichen eine Voreilung oder Nacheilung des Lesetaktes an­ zeigen und deren Absolutwert ein Maß für die Abweichung des Istwertes vom Sollwert entsprechen. Der binäre Aus­ gangswert D des Füllstandsanzeigers 37 ist somit im re­ geltechnischen Sinne die Regelabweichung des Lesetaktes.

Diese Regelabweichung ist einem weiteren Addierer 39 zu­ geführt, der außerdem die Spurzahl von der Steuerschal­ tung 6 erhält. Durch Hinzuführung der Spurzahl zur Regel­ abweichung D werden die variablen Stopfbits berücksich­ tigt. Hierdurch wird also erreicht, daß nach dem Auftre­ ten von acht variablen Stopfbits eine weitere Taktlücke im Ausgangssignal Tx des digitalen Oszillators 30 sich ergibt. Das Ausgangssignal des Addierers 39 wird einem digitalen Proportional-Integral-Regler 38 zugeführt, der daraus eine Stellgröße berechnet. In dem zweiten Addierer 32 des digitalen Oszillators 30 wird der binäre Ausgangs­ wert des ersten Addierers 31 und die vom PI-Regler 38 be­ rechnete Stellgröße addiert. Die binären Ausgangswerte des zweiten Addierers 32 werden einem dritten Addierer 33 geliefert. Ein Übertragungsausgang CY des dritten Addie­ rers 33 wird in einem ersten Register 35 zwischengespei­ chert. Dieses Übertragungsbit entspricht dem binären Wert 2 ⁰ bzw. Dezimalwert 1. Werte größer als 1 können bei dieser Ausführungsform prinzipbedingt nicht auftreten. Die übrigen binären Ausgänge des dritten Addierers 33, die den Binärwerten 2 ^-1, 2^-2 und 2^-3 entsprechen, sind mittels eines weiteren Registers 36 ebenfalls zwi­ schenspeicherbar. Die an den Ausgängen des dritten Addierers 33 erscheinende Binärzahl entspricht somit den Nachkommastellen des jeweiligen Additionsergebnisses. Die Ausgänge dieses weiteren Registers 36 sind entsprechend ihrer binären Wertigkeit an zweite Binäreingänge des dritten Addierers 33 zurückgekoppelt.

Die Register 35 und 36 werden ebenfalls im Bytetakt ge­ taktet. Auf diese Weise werden in dem weiteren Register 36 jeweils die binären Nachkommastellen des von dem drit­ ten Addierer 33 berechneten Zahlenwertes zwischengespei­ chert. Zu diesen Nachkommastellen wird jeweils der Aus­ gangsbinärwert des zweiten Addierers 32 hinzuaddiert. Es wird jedesmal über das Übertragungsbit CY ein Taktimpuls ausgegeben, wenn sich hierbei eine Zahl größer als 1 er­ gibt. Je größer die positiven Regelabweichungen sind, um so häufiger ergibt sich auf diese Weise ein Taktimpuls an Stellen, an denen normalerweise Taktlücken gewesen wä­ ren. Bei negativen Regelabweichungen werden umgekehrt zu­ sätzliche Taktlücken erzeugt, weil die im Addierer 33 aufaddierten Binärwerte den Binärwert "1" selten errei­ chen. Der auf diese Weise gewonnene mit Lücken behaftete Referenztakt Tx (Ausgangssignal des digitalen Oszillators 30) ist, wie oben erwähnt, dem Phasenvergleicher 12 zuge­ führt und wird mit dem geteilten Lesetakt Tl verglichen. Das Ausgangssignal des Phasenvergleichers 12 steuert auf diese Weise den spannungsgesteuerten Oszillator 9, der den Lesetakt erzeugt.

Wie beim vorherigen Ausführungsbeispiel erwähnt, wird auf diese Weise bei jedem Stopfbits eine sich verschiebende Taktlücke zur Phasenkorrektur eingefügt. So erhält man einen wiederum jitterarmen Lesetakt Tl.

Diese Ausführungsform bietet den Vorteil, daß eine Ab­ speicherung von Tabellen und damit eine Festlegung auf bestimmte Spaltenzahlen zur Bildung der Taktlücken nicht erforderlich ist. Durch die geschilderte Schaltungsanord­ nung verteilen sich die Taktlücken von selbst in eine ausgewogene regelmäßige Struktur. Auch die dritte Ausfüh­ rungsform bietet hierbei den Vorteil, daß die maximale Taktgeschwindigkeit, mit der die Binärwerte zu verarbei­ ten sind, dem Bytetakt entspricht.

Eine weitere Reduzierung des Jitters kann dadurch er­ reicht werden, daß das Ausgangssignals des Reglers einer spektralen Formung unterzogen wird. Bei einer solchen spektralen Formung werden niederfrequente Jitteranteile zu höherfrequenten Jitteranteilen verschoben. Solche hochfrequenten Jitteranteile werden von der nachfolgenden analogen PLL reduziert.

Diese spektrale Formung ist bei allen drei Ausführungs­ beispielen anwendbar. Im folgenden wird die Spektrale Formung exemplarisch im Zusammenhang mit dem dritten Aus­ führungsbeispiel anhand der Anordnung nach Fig. 4 näher beschrieben und erläutert.

Fig. 4 zeigt eine Anordnung 40 zur spektralen Formung des Ausgangssignals des PI-Reglers 38 in Fig. 3. Die Anord­ nung zur spektralen Formung 40 besteht aus fünf Verzöge­ rungsgliedern 41 bis 45, zwei Quantisierern 46 und 47 so­ wie drei Summiergliedern 48, 49, 50. Zur Beschreibung der Anordnung zur spektralen Formung ist die Darstellung in einem Signallaufplan gewählt. Anhand dieses Signallauf­ plans kann der Fachmann eine geeignete Umsetzung in Hard­ ware oder Software wählen. Die Verzögerungsglieder verzö­ gern jeweils um eine Zeile. Die Quantisierer liefern zu mehrstelligen Eingangswerten nur eine begrenzte Anzahl von Ausgangswerten, beispielsweise nur +1 und -1. Die Summierglieder bilden die Summe aus allen Werten, die an ihren Eingängen anliegen. Diese Eingänge sind im Signal­ laufplan durch Pfeile dargestellt, die auf die Summier­ glieder zeigen. Ist einer solchen Pfeilspitze ein Minus­ zeichen beigeordnet, so wird der betreffende Eingangswert subtrahiert statt addiert.

Das Ausgangssignal des PI-Reglers ist dem ersten Summier­ glied 48 zugeführt. Des weiteren sind dem ersten Summier­ glied 48 die Ausgangsdaten des ersten Verzögerungsgliedes 41 und invertiert die Ausgangsdaten des zweiten Verzöge­ rungsgliedes 42 zugeführt. Die Ausgangsdaten des ersten Summiergliedes 48 bilden die Eingangsdaten für das erste Verzögerungglied 41, den ersten Quantisierer 46 und das Eingangsdatum für das zweite Summierglied 49. Die Aus­ gangsdaten des ersten Quantisierers 46 sind dem Eingang des zweiten Verzögerungsgliedes 42, in invertierter Form dem zweiten Summierglied 49 und dem dritten Summierglied 50 zugeführt. Dem zweiten Summenglied 49 sind des weite­ ren die invertierten Ausgangswerte des dritten Verzöge­ rungsgliedes 43 und die nicht invertierten Daten des vierten Verzögerungsgliedes 44 zugeführt. Das Ausgangssi­ gnal des zweiten Summiergliedes 49 ist dem zweiten Quan­ tisierer 47 und dem Eingang des vierten Verzögerungsglie­ des 44 zugeführt.

Die Ausgangswerte des zweiten Quantisierers 47 sind dem Eingang des dritten Verzögerungsgliedes 43, einem Eingang des dritten Summiergliedes 50 und dem Eingang des fünften Verzögerungsgliedes 45 zugeführt. Dem dritten Summier­ glied 50 ist schließlich noch das invertierte Ausgangs­ signal des fünften Verzögerungsgliedes 45 zugeführt.

Der Ausgang des dritten Summiergliedes 50 ist zugleich der Ausgang des spektralen Formers 40. Dieser Ausgang ist dem zweiten Addierer 32 in Fig. 3 zugeführt.

Der Quantisierungsfehler des ersten Quantisierers 46 wird von der Zusammenschaltung der Verzögerungsglieder 41 und 42 differenziert. Des weiteren wird der Quantisierungs­ fehler des ersten Quantisierers 46 durch die Zusammen­ schaltung des zweiten Quantisierers 47 und der dritten und vierten Verzögerungsglieder 43, 44 quantisiert durch die Zusammenschaltung des fünften Verzögerungsgliedes 45 mit dem dritten Summierglied 50 und den direkten Signal­ pfad vom zweiten Quantisierer 47 zum dritten Summierglied 50 ebenfalls differenziert. Am dritten Summierglied 50 hebt sich dadurch der Quantisierungsfehler des ersten Quantisierers 46 rechnerisch auf. Der Quantisierungsfeh­ ler des zweiten Quantisierers hingegen wird durch die Zu­ sammenstellung der dritten und vierten Verzögerungsglie­ der 43, 44 und dem zweiten Summierglied 49 am dritten Summierglied 50 zweimal differenziert. Hierdurch ist der Quantisierungsfehler des zweiten Quantisierers 47 zu ho­ hen Frequenzanteilen hin verschoben.

Die dargestellte Ausführungsform stellt nur ein Beispiel für eine spektrale Formung dar, die zu einer weiteren Re­ duzierung des Jitters führt. Durch fortgesetzte zweifache Differenzierung und weiteren Quantisierern kann dieser Effekt der Frequenzverschiebung weiter verstärkt werden.

Insbesondere das dritte Ausführungsbeispiel und die ge­ schilderte Ausführungsform für den spektralen Former 40 bieten durch ausschließliche Verwendung von Mitteln zur Zahlenmanipulation (Addierung, Zwischenspeicherung) den Vorteil, daß diese Mittel auch durch einen Mikroprozessor nachgebildet werden können. Dabei erfolgt die Realisie­ rung eines digitalen Oszillators bzw. spektralen Formers 40 durch ein Programm.

Claims (10)

1. Schaltungsanordnung zum Entstopfen von Stopfbits ent­ haltenden Datensignalen mit einer einen Phasenvergleicher enthaltenden Phasenregelschleife zur Anpassung der Frequenz eines Lesetaktes an einen Schreibtakt, wobei in dem Schreibtakt jeweils nach n Stopfbits eine Taktlücke eingefügt ist, dadurch gekennzeichnet, daß eine Korrekturschaltung vorgesehen ist, mittels wel­ cher die Phasenlage des Lesetaktes änderbar ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Betrag der Phasenänderung 360°/m+1 entspricht, wobei m die Anzahl der zwischen zwei Taktlücken vorgenom­ menen Phasenänderungen ist.

3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Änderung der Phasenlage bei jedem Auftreten eines Stopfbits vorgenommen wird.

4. Schaltungsanordnung nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, daß zur Phasenänderung des Lesetakts das Ausgangssignal des Phasenvergleichers verändert wird.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein Modulo-n Zähler zur Zählung der Stopfbits vorge­ sehen ist, dessen Ausgangswert nach Umwandlung in einen analogen Spannungswert einem Ausgangssignal des Phasen­ vergleichers additiv überlagert wird.

6. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß zur Änderung der Phasenlage des Ausgangssignals des Phasenvergleichers in den Schreibtakt zeitlich versetzba­ re Taktlücken eingefügt werden.

7. Schaltungsanordung nach Anspruch 6, dadurch gekennzeichnet, daß bei jedem auftretenden Stopfbit die Lücke um etwa k/n-Lücken versetzt wird, wobei k die Anzahl der Takte zwischen zwei möglichen Positionen der Stopfbits sind.

8. Schaltungsanordnung nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß die einer Auswahlmatrix zugeführten Steuerinformationen auch einer Umcodierungsvorrichtung zugeführt sind, deren Ausgangssignal mit dem Schreibtakt logisch verknüpft ist.

9. Schaltungsanordnung nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß zur Erzeugung eines vom Schreibtakt abgeleiteten Referenztaktes eine Anordnung von Addierern vorgesehen ist, wobei einem dieser Addierer in Abhängigkeit von den Stopfbits Korrekturzahlenwerte zuführbar sind.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß in der Phasenregelschleife eine Anordnung zur spek­ tralen Formung (40) vorgesehen ist.