DE4039104A1 - Verfahren zur herstellung eines halbleiterbauelements - Google Patents

Verfahren zur herstellung eines halbleiterbauelements

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements nach dem Oberbegriff des Pa­ tentanspruchs 1.
Aktive Halbleiterbauelemente aus einer auf ein Substrat aufgewachsenen Halbleiterschicht oder- schichtenfolge sind in konventioneller Technik häufig als Mesa-Strukturen aus­ geführt. Zuleitungen von der Oberseite des Bauelements müssen dann über die Flanken heruntergeführt werden. Dabei sind oft Stufen bis zu 1 µm zu überbrücken und es treten häufig Zuleitungsunterbrechungen an Kanten auf. Anderer­ seits sind die Zuleitungen an der Bauelement-Flanke mit verschiedenen dotierten und/oder zusammengesetzten Halbleiterschichten des aktiven Bauelements in Kontakt, woraus störende Leckströme resultieren können.
Zur Vermeidung solcher Leckströme wird teilweise versucht, die Flanken des Mesa-Bauelements mit passivierendem, iso­ lierendem Oxid oder organischen Isolationsschichten (z. B. Polyimid) zu bedecken und die metallischen Zuleitungen darüber anzuordnen. Bei Oxidbedeckungen, die bei hohen Temperaturen abgeschieden werden, besteht die Gefahr, daß die Bauelementeigenschaften verschlechtert werden. Ande­ rerseits sind Niedertemperaturoxide (z. B. bei ca. 150°C photostimuliert abgeschieden) weniger gut isolierend. Auch mit sogenannten Trockenprozessen (z. B. plasmastimuliert oder gesputtert) abgeschiedene Oxide sind z. T. ungeeignet, da bei der Herstellung Ionen im Spiel sind, die eine Leit­ fähigkeitsänderung in der Flankenoberfläche bewirken und so wieder zu Leckströmen führen können.
Bei planaren Anordnungen, bei welchen die Halbleiter­ schicht bzw. -schichtenfolge des Bauelements in Umgebungs­ material eingebettet ist, liegt eine zumindest annähernd planare Oberfläche vor. Von besonderer Bedeutung hierbei sind die sogenannten differentiellen Bauelemente, d. h. nach dem Verfahren der differentiellen Epitaxie herge­ stellte Bauelemente, bei denen der monokristalline Bereich des Bauelements seitlich umgeben ist von polykristallinem Umgebungsmaterial, das die gleiche Zusammensetzung und Schichtung aufweist. Die Führung von Zuleitungen auf der Oberfläche des Umgebungsmaterials wirft dann keine Pro­ bleme auf, wenn die die Oberfläche bildende Schicht des Umgebungsmaterials hochohmig (<104 Ω cm) ist, so daß dar­ auf verlaufende Verbindungsleitungen voneinander und von tiefer liegenden Schichten ausreichend separiert sind. Häufiger ist aber die oberste Schicht durch hohe Dotierung (<1018 cm-3) relativ gut leitend (<10-1 Ω cm). In diesem Fall sind wiederum Maßnahmen zur Isolation der Zuleitung von der gut leitenden Schicht zu treffen, z. B. durch eine Oxid-Zwischenschicht mit den bereits genannten Nachteilen oder Erzeugen von Sperrschichten um die Zuleitung mittels Implantationstechniken. Bei letzteren besteht aber bei­ spielsweise die Gefahr, daß durch den notwendigen Ionenbe­ schuß Defekte im aktiven Halbleiterbereich erzeugt werden.
Darüber hinaus können bei derartigen, von Umgebungsmate­ rial eingeschlossenen Bauelementen aber auch an tieferlie­ genden Schichtgrenzen, insbesondere an pn-Übergängen, an denen im Betrieb hohe Feldstärken auftreten, Leckströme über angrenzendes, gut leitendes Umgebungsmaterial oder über Defekte im Übergangsbereich von monokristallinem Ma­ terial zu polykristallinem Umgebungsmaterial auftreten.
Aufgabe der vorliegenden Erfindung ist es daher, ein Ver­ fahren zur Herstellung eines Halbleiter-Bauelements, an­ zugeben, welches zu Bauelementen mit wesentlich geringeren Leckströmen führt.
Die Erfindung ist im Patentanspruch 1 beschrieben. Die Un­ teransprüche enthalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.
Durch die tiefe Grabenätzung, die durch Anwendung eines anisotropen Ätzverfahrens besonders vorteilhaft ist, wird das Bauelement nahezu ideal von evtl. störenden Bereichen separiert. Lediglich in einem schmalen Verbindungssteg, über den die Zuleitung verläuft, ist der Graben unterbro­ chen und eine Verbindung des Bauelements mit dem Umge­ bungsmaterial erhalten. Die Breite der Zuleitung ist im Regelfall sehr klein im Verhältnis zum Umfang des Bauele­ ments und im entsprechenden Verhältnis sind die Leckströme reduziert. Die Zuleitungen können planar geführt werden.
Besonders vorteilhafte Weiterbildungen ergeben sich durch die Herstellung passiver Bauelemente auf einer freigeätz­ ten hochohmigen Oberfläche des Umgebungsmaterials und durch Aufwachsen einer weiteren Bauelementebene.
Die Erfindung ist nachfolgend anhand von Beispielen unter Bezugnahme auf die Abbildungen noch eingehend veranschau­ licht. Dabei zeigt
Fig. 1A ein aus einer Halbleiterschicht aufgebautes diffe­ rentielles Bauelement im Querschnitt,
Fig. 1B ein aus einer Halbleiterschichtenfolge aufgebautes differentielles Bauelement im Querschnitt,
Fig. 2 eine Draufsicht auf ein Bauelement nach Fig. 1A oder Fig. 1B mit Zuleitung und Kontaktfläche,
Fig. 3A und 3B eine Draufsicht auf ein Bauelement nach Fig. 1A bzw. Fig. 1B nach Grabenätzung gemäß der Erfindung,
Fig. 4A und 4B einen ersten Querschnitt durch ein Bauelement nach Fig. 3A bzw. Fig. 3B,
Fig. 5A und 5B einen weiteren Querschnitt durch ein Bauelement nach Fig. 3A bzw. Fig. 3B,
Fig. 6A und 6B einen Querschnitt durch das Umgebungsmaterial mit Zuleitung,
Fig. 7 einen Querschnitt durch ein Bauelement wie in Fig. 1B nach Grabenätzung,
Fig. 8 ein Bauelement wie in Fig. 7 mit aufgewachsener weiterer Bauelementebene,
Fig. 9 ein Bauelement wie in Fig. 8 nach weiterer Gra­ benätzung,
Fig. 10 das Bauelement nach Fig. 7 in anderem Querschnitt,
Fig. 11 das Bauelement nach Fig. 8 im Querschnitt wie bei Fig. 10,
Fig. 12 das Bauelement nach Fig. 9 im Querschnitt wie bei Fig. 10.
Ausgangspunkt für die Beispiele ist ein differentielles Halbleiter-Bauelement auf einem Halbleitersubstrat 1 (z. B. Si) mit strukturierter amorpher-Schicht 2 (z. B. SiO2), be­ stehend aus einer einkristallinen Halbleiterzone 3 (z. B. Si oder SiGe) im Oxidfensterbereich auf dem dort freige­ legten einkristallinen Substrat, umgeben von auf der amor­ phen Schicht 2 aufgewachsenem polykristallinem Umgebungs­ material 4 mit weitgehend gleicher Zusammensetzung und Do­ tierung wie die einkristalline Schicht 3 (Fig. 1) bzw. ein Halbleiter-Bauelement, bestehend aus einer Folge von ein­ kristallinen Schichten 31, 32, 33 die unterschiedlich do­ tiert (n⁻, p⁻, n, p, n⁺, p⁺) und/oder zusammengesetzt (Si, SiGe, GaAs, usw.). Das Umgebungsmaterial besteht aus ent­ sprechend dotierten und zusammengesetzten polykristallinen Schichten 41, 42, 43 auf der amorphen Schicht 2. Die bei der differentiellen Epitaxie gleichzeitig aufgewachsenen entsprechenden einkristallinen und polykristallinen Schichten weisen jeweils gleiche Schichtdicken auf, so daß die Oberfläche der Anordnung als planar angesehen werden kann. Die der Dicke der Oxidschicht 2 entsprechende Stufe zwischen einkristallinem und polykristallinem Bereich ist vernachlässigbar gering. Typische Schichtdicken für die Schichten 31, 32, 33 bzw. 41, 42, 43 liegen bei 0,2 µm, für die Schicht 2 bei 0,05-0,1 µm.
Während Zusammensetzung und Dotierung von einander ent­ sprechenden, d. h. gleichzeitig aufgewachsenen einkristal­ linen und polykristallinen Schichten weitgehend gleich sind, können in den Leitfähigkeiten erhebliche Unter­ schiede auftreten. Im skizzierten Beispiel nach Fig. 1A sei für den Bereich 3 z. B. n-leitendes, 1018 cm-3 dotier­ tes Si mit einem spezifischem Widerstand von 2 10-2 Ω cm angenommen. Eine entsprechende Dotierung und Leitfähigkeit liegt dann auch in dem polykristallinen Bereich 4 vor, d. h. das Umgebungsmaterial 4 ist relativ gut leitend.
Im in Fig. 1B skizzierten Fall bestehe das Bauelement aus einer n-leitenden Schicht 31 (z. B. 1017 cm-3 Sb-dotiertes Si) mit einem spezifischem Widerstand von ca. 10-1 Ω cm, einer p-leitenden Schicht 32 (z. B. 1017 cm-3 Ga-dotiert, ca. 3 10-1 Ω cm) und einer gut p-leitenden Schicht 33 (z. B. 1019 cm-3 B-dotiert, ca. 10-2 Ω cm). Im polykristal­ linen Umgebungsbereich ist die hochdotierte Schicht 43 an­ nähernd gleich gut leitend wie die entsprechende einkri­ stalline Schicht 33, während die polykristallinen Schich­ ten 41, 42 mit ca. 104 Ω cm erheblich hochohmiger sind als die entsprechenden einkristallinen Schichten 31, 32. Die Abhängigkeit der Leitfähigkeiten in einkristallinen und polykristallinen Schichten in Abhängigkeit von der Dotie­ rung ist beispielsweise dem Beitrag von M. Kuisl, U. Kö­ nig, F. Schäffler, R. Lossos "Characterization of MBE­ grown polysilicon" in Proceedings in Physics, Vol. 35 (Springer 1989), S. 192 entnehmbar.
In Fig. 2 ist in Draufsicht die Lage einer über die poly­ kristalline Schicht 4 bzw. 43 verlaufenden Zuleitung 5 und einer über der einkristallinen Schicht 3 bzw. 33 liegenden Kontaktfläche 51 skizziert. Die Fläche 51 überdeckt im we­ sentlichen den einkristallinen Bauelementbereich, kann aber auch geringfügig kleiner oder größer sein. Zuleitung und Kontaktfläche bestehen üblicherweise aus einer Metall­ bahn.
Gemäß der Erfindung wird auf die Anordnung nach Fig. 1A oder 1B eine strukturierte Maskierungsschicht aufgebracht, die im wesentlichen die Flächen des einkristallinen Be­ reichs und der Zuleitung umfaßt und mittels eines aniso­ tropes Ätzverfahren ein um den einkristallinen Bereich um­ laufender, lediglich an der Stelle der Zuleitung unter­ brochener Graben geätzt. Geeignete Maskierungsmaterialien, z. B. organische Photolacke sind bekannt. Inbesondere kann aber auch die strukturierte Metallbahn für Zuleitung und Kontaktfläche selbst als Maskierung für die Grabenätzung dienen oder die Strukturierung der Metallbahn erfolgt un­ ter einer Photolackmaske zusammen mit der Grabenätzung. Schließlich kann auch auf eine gesonderte Metallbahn ganz verzichtet und die gut leitende Schicht selbt als Zulei­ tung benutzt werden.
Vorzugsweise wird ein Ätzverfahren benutzt, welches in ei­ nem schmalen Randbereich einer Maskierung stärker ätzt als in weiter vom Maskierungsrand entfernten Bereichen. Dieser üblicherweise störende Randeffekt wird hier gezielt ausge­ nutzt. Vorzugsweise werden Naßätztechniken z. B. unter Ver­ wendung einer aus HF, HNO3 und H2O bestehenden Ätzlösung oder einer Chromatätze, eingesetzt. Aber auch anisotrope Trockenätztechniken (wie z. B. ion beam milling) sind ge­ eignet.
Im Beispiel des in Fig. 1A skizzierten Bauelements wird nach Fig. 3A ein schmaler tiefer Graben 6 um die Kontakt­ fläche des Bauelements und entlang den Rändern der Zulei­ tung 5 geätzt. Im polykristallinen Umgebungsbereich 4 be­ wirkt das anisotrope Ätzverfahren nur einen vergleichs­ weise geringen Materialabtrag, so daß eine quasi planare Anordnung erhalten bleibt. Die Separation des Bauelements und der Zuleitung von dem Umgebungsmaterial wird weiter veranschaulicht durch die Querschnittsskizzen nach Fig. 4A, 5A und 6A entsprechend Schnitten durch die in Fig. 3A mit LL′, MM′ und NN′ angedeuteten Ebenen senkrecht zur Zeichenebene der Fig. 3A. Deutlich wird die unverändert nahezu in einer Ebene mit der Zuleitung 5 liegende Kontaktfläche 51. Der tiefe Graben 6 reicht bis zur amor­ phen Schicht 2, so daß das Bauelement auf fast dem ge­ samten Umfang von dem polykristallinen Bereich getrennt ist. Lediglich über den die Zuleitung 5 tragenden schmalen Steg besteht noch eine Verbindung des einkristallinen Be­ reichs 3 mit dem polykristallinen Bereich.
Vorzugsweise verläuft der Graben auch entlang den Rändern der Zuleitung mit derselben bis zu amorphen Schicht 2 rei­ chenden Tiefe, so daß der großflächige Anteil des Umge­ bungsmaterials vollständig von der Zuleitung und dem Bau­ element isoliert ist und damit auch keine störende Kapazi­ tät der Schicht 4 gegen das Substrat entsteht. Während im Randbereich der als Abdeckung dienenden Metallbahn 5, 51 ein tiefer Graben 6 geätzt wird, wird der übrige polykri­ stalline Bereich 4, der vom Maskierungsrand weiter ent­ fernt ist, weit weniger tief abgeätzt. Bei einem typisches Anisotropieverhältnis von beispielsweise 5 : 1 wird bei ei­ ner Grabentiefe von 1 µm (=Schichtdicke von 3 und 4) der polykristalline Bereich 4 großflächig nur um 0,2 µm ge­ dünnt und ein quasiplanarer Aufbau bleibt erhalten.
Besondere Vorteile ergeben sich bei einer Schichtenfolge wie in Fig. 1B für das Bauelement. Es werde auch hier mit­ tels eines anisotropen Ätzverfahrens ein mit Ausnahme ei­ nes die Zuleitung 5 tragenden Stegs den einkristallinen Bauelementbereich vollständig umfassender tiefer Graben 6 geätzt. Von besonderer Bedeutung ist hierbei, daß, wie aus den Schnittbildern der Fig. 4B, 5B, 6B entsprechend Schnittebenen RR′, SS′, TT′ ersichtlich, der Graben 6 bis zur untersten kritischen Schichtgrenze geätzt wird. Als kritisch sei eine Schichtgrenze betrachtet, bei welcher im Betrieb ohne die Grabenätzung durch angrenzendes Material störende Leckströme auftreten können, im skizzierten Bei­ spiel der pn-Übergang zwischen Schichten 32 und 31. Durch die Grabenätzung über fast den gesamten Umfang von z. B. 50 µm wird bei einer Zuleitungsbreite von z. B. 2 µm der einkristalline pn-Übergang fast vollständig von dem polykristallinen Bereich separiert und der Leckstrom in entsprechendem Verhältnis verringert. Da die unterste po­ lykristalline Schicht 41 als hochohmig angenommen ist, ist eine Berührungsfläche mit der einkristallinen Schicht 31 unkritisch. Bei gut leitender Schicht 41 wäre der Graben tiefer zu ätzen bis zur amorphen Schicht 2, um eine Ver­ bindung zu anderen Bauelementen auf demselben Substrat und/oder eine störende kapazitive Wirkung dieser Schicht zu verhindern.
Im polykristallinen Bereich genügt in dem Beispielsfall zur Separation der Zuleitung von der gut leitenden Schicht 43 bereits eine geringere Grabentiefe, die lediglich bis zur als hochohmig angenommenen Schicht 42 reicht. Ein tie­ fer reichender Graben entlang der Zuleitung wirkt sich aber in der Regel nicht negativ aus.
Von besonderem Vorteil ist eine Vorgehensweise, bei wel­ cher im polykristallinen Bereich die gut leitende Schicht 43 großflächig entfernt wird und nur unter der Zuleitung 5 als Leitungsschicht 431 erhalten bleibt, wie in Fig. 6B angedeutet. Wird für die Schichten 33 und 43 eine Dicke von 0,2 µm, für die Schichten 32 und 42 eine Dicke von 0,4 µm angenommen und ist eine Grabentiefe bis zur Schicht 31 ausreichend, so genügt bereits ein Anisotropieverhältnis von ca. 3 : 1 beim Ätzvorgang, um die Schicht 43 großflächig zu entfernen und die erforderliche Grabentiefe zu erzie­ len.
Ein Aufbau ohne entlang der Zuleitung geätzten Gräben bei großflächiger Entfernung der Schicht 43 kann technologisch beispielsweise erzielt werden durch Einsatz von Ätzlösun­ gen mit unterschiedlichem Ätzverhalten gegenüber einkri­ stallinem und polykristallinem Material oder gegenüber un­ terschiedlich dotiertem Material 43 und 42. Weiters können für die Zuleitung 5 und die Kontaktfläche 51 unterschied­ liche Maskierungsmaterialien angewandt werden, die das An­ isotropieverhältnis aufgrund des beschriebenen Randeffekts unterschiedlich beeinflussen (z. B. Photolack für Zuleitung 5 und Metall für Kontaktfläche 51). Schließlich können auch im Zuleitungsbereich und im Bereich des aktiven Bau­ elements unterschiedliche Ätzverfahren eingesetzt werden. Auch kann zur Grabenätzung eine auf die Grenzschicht von einkristallinem zu polykristallinem Bereich verstärkt wir­ kende Ätzlösung zum anisotropen Ätzverfahren eingesetzt werden. Die verschiedenen Ätzverfahren können zur Verstär­ kung gewünschter Effekte selbstverständlich auch kombi­ niert werden.
Die großflächige Entfernung der Schicht 43 ist von beson­ derem Vorteil für eine Weiterbildung der Erfindung, die auf der Oberfläche der dann freiliegenden hochohmigen Schicht die Herstellung zusätzlicher integrierter Bauele­ mente wie beispielsweise Widerstände vorsieht.
Bei gut leitender oberster polykristalliner Schicht trägt der nach dem Ätzverfahren unter der Zuleitung 5 verblei­ bende Steg zur Reduzierung des Zuleitungswiderstands bei.
Auf die Metallbahn kann auch vollständig verzichtet und nur das polykristalline Material 431 als Zuleitung genutzt werden. Hierbei wird entweder keine Metallbahn als Maskie­ rung benutzt oder eine solche anschließend wieder ent­ fernt. Dadurch liegt eine nur aus Halbleitermaterialien bestehende Oberfläche vor (Fig. 7), die als Grundlage für das Aufwachsen einer weiteren Halbleiterschicht oder - schichtenfolge als weitere Bauelementebene gemäß einer vorteilhaften Weiterbildung der Erfindung dient.
In einem an sich gebräuchlichen Halbleiter-Abscheidepro­ zeß, vorzugsweise Molekularstrahlepitaxie (MBE), wird auf der Oberfläche der ersten Bauelementebene (Schichten 31, 32, 33, 41, 42, Zuleitungsschicht 431) weiteres Halblei­ termaterial, z. B. wiederum in unterschiedlich dotierten und/oder zusammengesetzten Schichten 71, 72, 73 bzw. 81, 82, 83 aufgewachsen (Fig. 8, 9, 11 und 12). Die Schichten­ folge 71, 72, 73 über dem einkristallinen Bauelementbe­ reich 31, 32, 33 wächst wiederum einkristallin und kann als weiteres Bauelement ausgeführt werden. Die ersten Schichten vorzugsweise die ersten beiden Schichten der weiteren Bauelementebene sind niedrig dotiert, so daß im polykristallinen Bereich die Schicht 81 hochohmig ist. Die niederohmige Zuleitungsschicht 431 ist dann unten von der hochohmigen Schicht 42, seitlich und oben von der hochoh­ migen Schicht 81 begrenzt und bildet eine vergrabene Zu­ leitung zur einkristallinen Bauelementschicht 33. Der Gra­ ben 6, der in Fig. 7 und 8 das Bauelement der ersten Bau­ elementebene und evtl. auch die Leitungsschicht 431 um­ gibt, wird mit dem hochohmigen Material der Schicht 81 ge­ füllt, so daß die Separation des durch Schichten 31, 32, 33 gebildeten Bauelements erhalten bleibt. Die Grabenät­ zung durch ein anisotropes Ätzverfahren kann in entspre­ chender Weise mit metallischer Zuleitung 9 und Kontaktflä­ che 91 oder anderer geeigneter Maskierung auch für die weitere Bauelementebene vorgenommen werden, so daß dort ein separierender Graben 10 z. B. um den einkristallinen Bereich 72, 73 und ggf. um die Zuleitung 9 mit Schicht 83 entsteht.
Im Falle des Einsatzes von Siliziden für die Zuleitung 5 und Kontaktfläche 51 auf den Schichten 43 bzw. 33 kann das Silizid bei der nachfolgenden Herstellung der weiteren Bauelementebene belassen werden, da sich auf der einkri­ stallinen Schicht 33 auch die Silizidschicht einkristallin ausbildet und das nachfolgend abgeschiedene Halbleiterma­ terial auch auf der einkristallinen Silizidschicht einkri­ stallin weiterwächst.
Um die spätere Kontaktierung der vergrabenen Leitungs­ schicht 431 durch den polykristallinen Bereich der weite­ ren Bauelementebene hindurch zu vereinfachen, wird vor­ teilhafterweise vor Abscheiden des Halbleitermaterials für die weitere Bauelementebene der polykristalline Bereich der ersten Bauelementebene mit einer dünnen Oxidschicht bedeckt. Nach Fertigstellung der weiteren Bauelementebene werden durch die Schichten 81, 82, 83 Kontaktfenster ge­ ätzt unter Verwendung einer an der Oxidschicht stoppenden Ätze. Danach wird in dem freigeätzten Kontaktfenster in an sich bekannter Weise die Oxidschicht entfernt und die ver­ grabene Zuleitungsschicht 431 kontaktiert.

Claims (15)

1. Verfahren zur Herstellung eines Halbleiterbauelements, das in planarer Anordnung als einkristalline Halbleiter­ schicht oder -schichtenfolge auf ein vorstrukturiertes Substrat aufgewachsen ist und auf der Oberfläche der pla­ naren Anordnung mindestens einen Kontakt und eine Zulei­ tung aufweist, dadurch gekennzeichnet, daß auf der plana­ ren Oberfläche eine strukturierte Maskierungsschicht (5, 51) aufgebracht wird, welche im wesentlichen die Flächen des einkristallinen Bauelementbereichs 3, 31, 32, 33 und der Zuleitung umfaßt, und daß mittels eines Ätzverfahrens ein um den einkristallinen Bereich umlaufender, an der Stelle der Zuleitung unterbrochener tiefer Graben (6) ge­ ätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Ätzverfahren eingesetzt wird, welches im Randbereich einer maskierten Fläche stärker ätzt als in vom Flächen­ rand weiter entfernten Bereichen.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß ein Naßätzverfahren eingesetzt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als strukturierte Maskierungsschicht metallische Leiterflächen aufgebracht werden, die als Zu­ leitung (5) und/oder Kontakt (51) des fertigen Bauelements auf der planaren Oberfläche verbleiben.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß für ein aus einer Halbleiterschichten­ folge (31, 32, 33) aufgebautes Bauelement und entsprechen­ der Schichtung des Umgebungsmaterials (41, 42, 43) die Oberflächenschicht (43) als niederohmige und die darunter liegende Schicht (42) des Umgebungsmaterials als hochoh­ mige Schicht aufgewachsen werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß entlang den Rändern der Zuleitung (5) gleichfalls Gräben geätzt werden.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß außer unter der maskierten Zuleitungs- und/oder Kontakt­ fläche die niederohmige Schicht (43) flächig entfernt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die flächige Entfernung der niederohmigen Schicht (43) in einem von der Ätzung des Grabens (6) verschiedenen Verfahrensschritt erfolgt.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß auf freiliegenden Flächen hochohmigen Umgebungsmaterials (42) zusätzlich passive Bauelemente hergestellt werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß auf die planare Oberfläche nach der Grabenätzung eine weitere Halbleiterschicht oder -schich­ tenfolge als weitere Bauelementebene aufgewachsen wird, wobei im Umgebungsbereich als erste Schicht (81) der wei­ teren Bauelementebene eine hochohmige Schicht aufgewachsen wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß im Umgebungsbereich als Zwischenschicht vor den Halb­ leiterschichten der weiteren Bauelementebene eine Oxid­ schicht aufgewachsen wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß nach Fertigstellen der weiteren Bauelementebene zur Kontaktierung der Zuleitung der planaren Anordnung durch die zweite Bauelementebene mittels einer selektiven, an der Oxidschicht stoppenden Ätze ein Kontaktfenster bis zur Oxidschicht geätzt und in einem weiteren Verfahrensschritt die Oxidschicht im Kontaktfenster entfernt wird.
13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die Zuleitung und/oder der Kontakt aus Siliziden hergestellt werden.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterschicht- bzw. Schichtenfolge des Bauelements zusammen mit dem Umgebungs­ material nach dem Verfahren der differentiellen Epitaxie aufgewachsen wird.
15. Verfahren nach Anspruch 15, gekennzeichnet durch die Anwendung der Molekularstrahlepitaxie (MBE).
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845793A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4114256A (en) * 1977-06-24 1978-09-19 Bell Telephone Laboratories, Incorporated Reliable metal-to-junction contacts in large-scale-integrated devices
EP0146789A2 (de) * 1983-12-29 1985-07-03 International Business Machines Corporation Verfahren zur Herstellung von Isolationsgräben in integrierten Schaltungsanordnungen
US4728997A (en) * 1985-08-14 1988-03-01 Thomson-Csf Method of fabricating a light image detector and a linear image detector obtained by this method
DE3743774A1 (de) * 1987-12-23 1989-07-13 Licentia Gmbh Stapelbare halbleiterbauelemente
EP0327210A1 (de) * 1988-01-20 1989-08-09 Advanced Micro Devices, Inc. Verfahren zum Verhindern von Silizidabschälung
US4868633A (en) * 1986-10-22 1989-09-19 Texas Instruments Incorporated Selective epitaxy devices and method
DE3813836A1 (de) * 1988-04-23 1989-11-02 Licentia Gmbh Verfahren zur herstellung monolithisch integrierter, multifunktionaler schaltungen
DE3828809A1 (de) * 1988-08-25 1990-03-01 Licentia Gmbh Verfahren zur herstellung von halbleiterbauelementen

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4114256A (en) * 1977-06-24 1978-09-19 Bell Telephone Laboratories, Incorporated Reliable metal-to-junction contacts in large-scale-integrated devices
EP0146789A2 (de) * 1983-12-29 1985-07-03 International Business Machines Corporation Verfahren zur Herstellung von Isolationsgräben in integrierten Schaltungsanordnungen
US4728997A (en) * 1985-08-14 1988-03-01 Thomson-Csf Method of fabricating a light image detector and a linear image detector obtained by this method
US4868633A (en) * 1986-10-22 1989-09-19 Texas Instruments Incorporated Selective epitaxy devices and method
DE3743774A1 (de) * 1987-12-23 1989-07-13 Licentia Gmbh Stapelbare halbleiterbauelemente
EP0327210A1 (de) * 1988-01-20 1989-08-09 Advanced Micro Devices, Inc. Verfahren zum Verhindern von Silizidabschälung
DE3813836A1 (de) * 1988-04-23 1989-11-02 Licentia Gmbh Verfahren zur herstellung monolithisch integrierter, multifunktionaler schaltungen
DE3828809A1 (de) * 1988-08-25 1990-03-01 Licentia Gmbh Verfahren zur herstellung von halbleiterbauelementen

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
BERNARD, C. *
et.al.: Chemical Vapor Deposition of Refractory Metal Silicides for VLSI Metalli- zation. In: Solid State Technology, Feb. 1989, S.79-84 *
JP 62-159464 A. In: Patents Abstracts of Japan, E-568, Dec.24, 1987, Vol.11, No. 396 *
PARRY, Peter D. *
PROCESS FOR MAKING CONTACTS TO SHALLOW JUNCTIONS. In: IBM Technical Disclosure Bulletin, Vol.31, No.12, May 1989, S.86-87 *
RODDE, Anton F.: Anisotropic Plasma Etching of Semiconductor Materials. In: SOLID STATE TECHNOLOGY, April 1979, S.125-132 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845793A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
US6465318B1 (en) 1998-09-21 2002-10-15 Institut Fuer Halbleiterphysik Franfurt (Oder) Gmbh Bipolar transistor and method for producing same

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