DE4036512A1

DE4036512A1 - Digitale schaltungsanordnung zur naeherungsweisen realisierung einer gmsk (gaussian minimum shift keying)-modulation

Info

Publication number: DE4036512A1
Application number: DE4036512A
Authority: DE
Inventors: Wolfgang Dr Ing Koch; Juergen Dipl Ing Weith
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1990-11-16
Filing date: 1990-11-16
Publication date: 1992-05-21
Also published as: JPH04273740A; EP0486101A3; KR920011091A; CS344991A3; EP0486101A2

Description

Die Erfindung bezieht sich auf eine digitale Schaltungs anordnung zur näherungsweisen Realisierung einer GMSK (Gaussian Minimum Shift Keying)-Modulation, bei der aus einer Folge von binären Eingangswerten mit einer linearen Filteranordnung eine Folge von imaginären und eine Folge von reellen Ausgangswerten erzeugt wird.

Bei dem geplanten europäischen digitalen Mobilkommunika tionssystem (GSM-Netz) werden die zu übertragenden digi talen Daten moduliert und als analoges Signal in einem Funk-Hochfrequenzkanal übertragen. Als Modulationsart wird die GMSK (Gaussian Minimum Shift Keying)-Modulation verwendet. Ein solcher GMSK-Modulator moduliert einen Strom von binären Eingangswerten a_k, welche jeweils einem Bit entsprechen. Das von dem GMSK-Modulator modulierte Ausgangssignal y(t) läßt sich durch folgende mathemati sche Ausdrücke beschreiben:

Das Zeichen ⊕ beschreibt eine modulo-2-Addition, das Zei chen * ist das Faltungssymbol, T_B beschreibt die Zeit dauer zwischen zwei aufeinanderfolgenden Eingangswerten a_k und ω₀ ist die Trägerfrequenz.

Die eingangs genannte Schaltungsanordnung zur GMSK-Modu lation, die ein Ausgangssignal y(t) erzeugt, ist aus der EP-A2-03 71 751 bekannt. Zur Erzeugung eines Stromes von reellen und imaginären Ausgangswerten enthält die be kannte Schaltungsanordnung zwei Speicherschaltungen. Die Adresseneingänge jeder Speicherschaltung sind mit jeweils drei Registern und einem Interpolationszähler verbunden. Der Interpolationszähler liefert jeder Speicherschaltung ein Taktsignal mit einer erhöhten Frequenz gegenüber der Frequenz des Taktsignales, mit dem die Eingangswerte in einen ersten Speicher eingelesen werden. Den Speicher schaltungen werden vom ersten Register die Eingangswerte, von einem zweiten Register die Phasenwerte der Eingangs werte und von einem dritten Register Werte zur Synchroni sation geliefert. Durch die Speicherschaltungen wird ein nichtrekursives Filter, eine Integration, eine Berechnung von Sinus- und Kosinuswerten zur Erzeugung von imaginären und reellen Ausgangswerten und eine Non-Return-Zero (NRZ)-Codierung nachgebildet. Hiermit wird im wesentli chen das oben angegebene Ausgangssignal y(t) berechnet.

Die reellen und imaginären Ausgangswerte werden jeweils einem Digital-Analog-Umsetzer und einem nachfolgenden Tiefpaß zugeführt.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal tungsanordnung zur GMSK-Modulation zu schaffen, die einen geringeren Realisierungsaufwand aufweist.

Diese Aufgabe wird bei einer Schaltungsanordnung der ein gangs genannten Art dadurch gelöst, daß ein Phasengenera tor in Abhängigkeit zweier aufeinanderfolgender binärer Eingangswerte die reellen Zahlen 1 oder -1 oder die ima ginären Zahlen j oder -j als binär codierte Phasengenera torwerte ausgibt, daß in dem Phasengenerator bei Gleich heit von zwei aufeinanderfolgenden Eingangswerten die Zahlen in positiver Reihenfolge von 1 auf j oder von j auf -1 oder von -1 auf -j oder von -j auf 1 und bei Un gleichheit von zwei aufeinanderfolgenden Eingangswerten in umgekehrter negativer Reihenfolge verändert werden und daß die lineare Filteranordnung die Phasengeneratorwerte erhält, welche die reellen und imaginären Ausgangswerte erzeugt.

Die erfindungsgemäße Schaltungsanordnung läßt sich durch folgende mathematische Ausdrücke beschreiben:

wobei das Faltungssymbol und T_B die Zeitdauer zwi schen zwei aufeinanderfolgenden Eingangswerten a_k beschreibt. Es läßt sich zeigen, daß die Funktion y(t) an nähernd der Funktion (t)/x₁(t) entspricht. Die Fehler sind vernachlässigbar gering. Die Funktion x₁(t) stellt das oben genannte Trägersignal dar. Nach Multiplikation der Funktion y(t) mit dem Trägersignal x₁(t) ergibt sich das modulierte Ausgangssignal.

Der Phasengenerator, der die reellen Zahlen 1 oder -1 und die imaginären Zahlen j und -j ausgibt, stellt die zeit diskrete Realisierung der Funktion s₀(t) dar. Sind zwei aufeinanderfolgende Eingangswerte gleich, so gibt der Phasengenerator Phasengeneratorwerte ab, die sich von 1 auf j oder von j auf -1 oder von -1 auf -j oder von -j auf 1 verändern. Bei zwei aufeinanderfolgenden ungleichen Eingangswerten verändert sich der Phasengeneratorwert von j auf 1 oder von 1 auf -j oder von -j auf -1 oder von -1 auf j.

Die Phasengeneratorwerte werden der linearen Filteranord nung zugeführt, die durch die Funktion h₀(t) = h₀(lT) be schrieben wird, wobei T die Abtastperiode und l = 1,..., L ist, und die reelle und imaginäre Ausgangswerte erzeugt. Diese lineare Filteranordnung kann aus zwei rekursiven oder nichtrekursiven Filtern bestehen. Ein Filter bildet den imaginären und das andere Filter den reellen Ausgangs wert. Die Koeffizienten h_l der Filter lassen sich nach verschiedenen Methoden bestimmen. Bei einer ersten Methode wird die lineare Filteranordnung nach Vorschriften im Fre quenz- und Zeitbereich optimiert. Bei einer zweiten Metho de wird für eine Quasizufallsfolge die Kreuzkorrelations funktion zwischen der Funktion (1) und der Folge der Ein gangswerte a_k bestimmt. Hiervon ausgehend werden die Koef fizienten der Filteranordnung berechnet. Bei einer dritten Methode wird das Signal y(t) der Funktion (1) für eine Folge von Eingangswerten a_k für alle relevanten Bitkombi nationen bestimmt. Danach werden die Folgen von Phasen generatorwerten berechnet, die sich aus den Folgen der Eingangswerte ergeben. Es wird anschließend ein Glei chungssystem mit den Phasengeneratorwerten, den Filter koeffizienten und den Ausgangswerten aufgestellt, die sich bei der Folge von Eingangswerten nach Funktion (1) ergeben. Zum Schluß wird das Gleichungssystem für die Filterkoeffizienten aufgelöst. Hierbei können Näherungs verfahren berücksichtigt werden, da sich die Koeffizien ten oft nicht exakt bestimmen lassen.

Die lineare Filteranordnung muß also so entworfen werden, daß deren Ausgangszeitfunktion annähernd die Ausgangs zeitfunktion ergibt, die sich aus Funktion (1) berechnen läßt. Eine solche Filteranordnung weist eine glockenför mige Übertragungsfunktion auf.

Vom Phasengenerator werden abwechselnd imaginäre und reelle Phasengeneratorwerte geliefert. Daher ist es nur wesentlich, daß die lineare Filteranordnung Vorzeichenin formationen erhält. Der Phasengenerator liefert also der linearen Filteranordnung als Phasengeneratorwert nur das Vorzeichenbit.

In einer Weiterbildung der Erfindung ist vorgesehen, daß die als nichtrekursives Filter ausgebildete lineare Fil teranordnung eine Kette von Registern enthält, welche die von dem Phasengenerator gelieferten Phasengeneratorwerte durchlaufen, daß eine im Filter enthaltene Kombinations schaltung den von dem Phasengenerator gelieferten Phasen generatorwert und die Ausgangswerte der Register zur Er zeugung von jeweils zwei Filterwerten erhält, daß ein er ster Filterwert durch eine erste Wichtung des Phasengene ratorwertes und der Ausgangswerte der Register, die einen die Kette durchlaufenden Wert nach Durchlaufen von je weils (2n+1)-Registern, wobei n eine natürliche Zahl ist, erhalten und durch Summierung der ersten gewichteten Wer te und ein zweiter Filterwert durch eine zweite Wichtung der anderen Ausgangswerte und durch Summierung der zwei ten gewichteten Werte gebildet ist und daß die beiden Filterwerte einer im Filter enthaltenen Schalteranordnung zugeführt werden, die nach jeder Filterwertbildung ab wechselnd die Filterwerte als reelle oder imaginäre Aus gangswerte ausgibt. Bei dieser Weiterbildung wird zur Er zeugung der Ausgangswerte nur eine als nichtkursives Fil ter ausgebildete Filteranordnung verwendet. Diese weist zwei Ausgänge auf. Jeder Ausgang liefert abwechselnd ei nen imaginären und einen reellen Ausgangswert.

In einer ersten Ausführungsform für die Kombinations schaltung ist vorgesehen, daß diese jeweils dem Eingang des ersten Registers der Kette der Register und jedem Ausgang der Register zugeordnete Multiplizierer, welche den Phasengeneratorwert und die Ausgangswerte der Regi ster mit Koeffizienten multiplizieren, einen ersten Addierer zur Bildung des ersten Filterwertes durch Summierung der ersten gewichteten Werte und einen zweiten Addierer zur Bildung des zweiten Filterwertes durch Summierung der zweiten gewichteten Werte enthält. Die Wichtung mit Koeffizienten wird bei dieser Ausführungs form mit Multiplizierern realisiert. Nach der Multiplika tion werden die Filterwerte durch Addition der multipli zierten Werte gebildet.

Die reellen und imaginären Ausgangswerte müssen jeweils einen Digital-Analog-Umsetzer und jeweils einen Tiefpaß durchlaufen bevor sie nach Multiplikation mit dem Träger signal in einem analogen Multiplizierer als moduliertes Ausgangssignal über eine Funkübertragungsstrecke gegeben werden. Jeder analoge Tiefpaß unterdrückt störende, ge spiegelte Spektralanteile. Damit ein solcher analoger Tiefpaß auf einfache Weise ausgeführt werden kann, werden zwischen einem Taktintervall der Register weitere Filter werte gebildet (Überabtastung). Hierdurch ergibt sich ei ne Streckung des Spektrums, so daß der Tiefpaß so ausge führt werden kann, daß er eine flachere Flanke an der Grenzfrequenz aufweisen kann. Hierbei ist vorgesehen, daß die Multiplizierer jeweils während eines Taktintervalles der Register mehrmals den Phasengeneratorwert und die Ausgangswerte der Register mit unterschiedlichen Koeffi zienten multiplizieren zur Bildung von überabgetasteten ersten und zweiten Filterwerten.

Bei einer zweiten Ausführungsform für die Kombina tionsschaltung ist vorgesehen, daß dieser eine erste Steuerschaltung, einen ersten Koeffizientenspeicher und einen Akkumulator enthält, daß die erste Steuerschaltung zeitlich hintereinander den Phasengeneratorwert und die Ausgangswerte der Register als Adressen dem ersten Ko effizientenspeicher zur Abgabe von Koeffizienten dem Akkumulator zuführt und daß dem Akkumulator zur Bildung des ersten und zweiten Filterwertes nacheinander Koeffi zienten und das entsprechende von der ersten Steuerschal tung zugeführte Vorzeichenbit geliefert wird. Hierbei wird dem Akkumulator jeweils zeitlich hintereinander ein Koeffizient vom ersten Koeffizientenspeicher zugeführt. Zuerst wird der erste Filterwert und anschließend der zweite Filterwert berechnet.

Bei dieser letztgenannten Ausführungsform läßt sich eben falls eine Überabtastung realieren. Hierbei ist vorge sehen, daß die erste Steuerschaltung während eines Takt intervalles der Register mehrmals zeitlich hintereinander außer dem Phasengeneratorwert und den Ausgangswerten der Register auch eine Zeigeradresse dem ersten Koeffizien tenspeicher zuführt, daß die Zeigeradresse angibt, wie oft während des Taktintervalles jeweils der Phasengenera torwert und die Ausgangswerte der Register als Adresse verwendet worden sind, und daß der Akkumulator aus den Koeffizienten über abgetastete erste und zweite Filterwer te bildet.

Bei einer dritten Ausführungsform ist vorgesehen, daß die Kombinationsschaltung eine zweite Steuerschaltung und ei nen zweiten und dritten Koeffizientenspeicher enthält, daß die zweite Steuerschaltung den Phasengeneratorwert und die Ausgangswerte der Register, die zur Bildung des ersten Filterwertes dienen, als Adressen dem zweiten Ko effizientenspeicher liefert, der den ersten Filterwert ausgibt, und daß die zweite Steuerschaltung die Ausgangs werte der Register, die zur Bildung des zweiten Filter wertes dienen, als Adresse dem dritten Koeffizientenspei cher liefern, der den zweiten Filterwert ausgibt. In den beiden Koeffizientenspeichern sind jeweils alle möglichen Ergebnisse für den ersten und zweiten Filterwert abge speichert. Die zweite Steuerschaltung ruft jeweils durch Anlegen einer Adresse an den Koeffizientenspeicher das Ergebnis am Ausgang der Koeffizientenspeicher auf.

Bei dieser Ausführungsform können ebenfalls überabgeta stete erste und zweite Filterwerte gebildet werden. Dabei ist vorgesehen, daß die zweite Steuerschaltung während eines Taktintervalles der Register mehrmals zeitlich hin tereinander dem zweiten Koeffizientenspeicher außer dem Phasengeneratorwert und Ausgangswerten von Registern auch eine Zeigeradresse und dem dritten Koeffizientenspeicher außer Ausgangswerten von Registern auch die Zeigeradresse zuführt, daß die Zeigeradresse angibt, wie oft während des Taktintervalles jeweils der Phasengeneratorwert und die Ausgangswerte der Register als Adresse verwendet wor den sind und daß der zweite und dritte Koeffizientenspei cher überabgetastete erste und zweite Filterwerte ausgeben.

Es hat sich bei praktischen Untersuchungen gezeigt, daß eine Schaltungsanordnung zur GMSK-Modulation mit genügen der Genauigkeit realisiert werden kann, wenn die lineare Filteranordnung eine Kette von vier Registern und einer achtfachen Überabtastung enthält. Bei einer Kette von vier Registern können insgesamt 32 Bitkombinationen ge bildet werden, die den Multiplizierern oder den jeweili gen Koeffizientenspeichern zugeführt werden. Bei der zweiten Ausführungsform der Register müssen maximal 40 Koeffizienten im Koeffizientenspeicher gespeichert wer den. Bei der dritten Ausführungsform müssen im zweiten Koeffizientenspeicher 64 Ausgangswerte und im dritten Ausgangsspeicher 32 Ausgangswerte gespeichert sein. Die Anzahl der gespeicherten Ausgangswerte ist wesentlich ge ringer als die Anzahl der gespeicherten Ausgangswerte in der oben genannten, bekannten Schaltungsanordnung zur GMSK-Modulation.

In einer Ausführungsform für den Phasengenerator ist vor gesehen, daß in diesem ein EXKLUSIV-ODER-Gatter die Ein gangswerte und Werte von einem Eingangs-Register erhält, welchem die Eingangswerte zugeführt werden, und das Aus gangssignal des EXKLUSIV-ODER-Gatters ein Zählrichtungs eingang eines Zählers erhält, dessen Zählerausgang die Phasengeneratorwerte abgibt.

Ausführungsbeispiele der Erfindung werden nachstehend an hand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine schematisch skizzierte Schaltungsanordnung zur näherungsweisen Realisierung einer GMSK-Modulation und

Fig. 2 bis 4 Ausführungsbeispiele einer in Fig. 1 verwen deten linearen Filteranordnung.

Die in Fig. 1 dargestellte Schaltungsanordnung zur näherungsweisen Realisierung einer GMSK-Modulation (GMSK = Gaussian Minimum Shift Keying) enthält einen Phasenge nerator 1 und eine lineare Filteranordnung 2. Der Phasen generator 1 umfaßt ein EXKLUSIV-ODER-Gatter 3, ein Ein gangs-Register 4 und einen Zähler 5. Das EXKLUSIV-ODER- Gatter 3 und das Eingangs-Register 4 empfangen binäre Eingangswerte, die jeweils aus einem Bit bestehen. Der Ausgang des Eingangs-Registers 4 ist mit einem weiteren Eingang des EXKLUSIV-ODER-Gatters 3 verbunden. Der Aus gang des EXKLUSIV-ODER-Gatters 3 ist mit einem Zählrich tungseingang des Zählers 5 verbunden. Der Zähler 5 stellt einen Aufwärts-Abwärts-2-Bit-Zähler dar. Die 2-Bit-Werte die der Zähler 5 an seinem Ausgang abgibt, sollen die reellen Zahlen 1 oder -1 oder die imaginären Zahlen j oder -j repräsentieren. Ein Ausgang des Zählers 5 gibt das Vorzeichenbit an und der andere Ausgang, ob die Zahl reell oder imaginär ist. Sind zwei aufeinanderfolgende binäre Eingangswerte gleich, so verändert sich die Zahl am Ausgang des Phasengenerators 1 von j auf -1 oder von -1 auf -j oder von -j auf 1 oder von 1 auf j. Sind zwei aufeinanderfolgende binäre Eingangswerte unterschiedlich, so verändert sich die Zahl am Ausgang des Phasengenera tors 1 von j auf 1 oder von 1 auf -j oder von -j auf -1 oder von -1 auf j. Der nachfolgend angeordneten linearen Filteranordnung 2 wird als Phasengeneratorwert vom Pha sengenerator 1 nur das Vorzeichenbit geliefert, da das andere Bit am Ausgang des Zählers 5 keine Information enthält. Die lineare Filteranordnung 2 wird durch ein nichtrekursives Filter realisiert, dessen Koeffizienten sich nach einem der oben angegebenen Entwurfsmethoden be stimmen lassen. Die lineare Filteranordnung 2, das Ein gangs-Register 4 und der Zähler 5 erhalten noch ein Takt signal T₁. Des weiteren erhält die lineare Filteranord nung 2 noch ein Taktsignal T₂, dessen Frequenz um den Faktor 8 größer ist als die Frequenz des Taktsignales T₁.

Die lineare Filteranordnung 2 weist zwei Ausgänge 6 und 7 auf. Der Ausgang 6 liefert eine Folge von imaginären und der Ausgang 7 eine Folge von reellen Ausgangswerten. In der linearen Filteranordnung 2 wird eine Überabtastung um den Faktor 8 realisiert, d. h. für einen Phasenwert erge ben sich acht imaginäre und acht reelle Ausgangswerte. Der Ausgang 6 der linearen Filteranordnung 2 ist mit einem Digital-Analog-Umsetzer 8 und der Ausgang 7 mit einem weiteren Digital-Analog-Umsetzer 9 verbunden. Beide Digital-Analog-Umsetzer 8 und 9 erhalten das Taktsig nal T₂. Zur Unterdrückung höherer unerwünschter Spektral anteile ist jeweils der Ausgang jedes Digital-Analog-Um setzers 8 und 9 mit einem Tiefpaß 10 und 11 verbunden. Der Ausgang des Tiefpasses 10 ist mit einem Multiplizie rer 54 verbunden, der das analoge Ausgangssignal des Tiefpasses 10 mit einem Sinussignal multipliziert. Das Ausgangssignal des Tiefpasses 11 wird ebenfalls mit einem Sinussignal, jedoch gegenüber dem erstgenannten um 90° versetzt, in einem Multiplizierer 55 multipliziert. Die beiden Ausgangssignale der Multiplizierer 54 und 55 wer den in einem Addierer 56 kombiniert und bilden das modu lierte Ausgangssignal des Modulators.

Ein erstes Ausführungsbeispiel für die lineare Filteran ordnung 2 ist in der Fig. 2 dargestellt. Die von dem Zäh ler 5 gelieferten Phasenwerte werden einer Kette von vier Registern 12 bis 15 zugeführt. Jedes der Register 12 bis 15 verzögert ein ihm zugeführtes Signal um einen Takt des Taktsignales T₁. Die Register 12 bis 15 erhalten eben falls das Taktsignal T₁.

Die Folge der Phasengeneratorwerte und die Folgen der Ausgangswerte der Register 12 bis 15 werden einer Kombinationsschaltung 16 zugeführt. Die Kombinations schaltung 16 enthält fünf Multiplizierer 17 bis 21, den Multiplizierern 17 bis 21 zugeordnete Teil-Koeffizienten speicher 22 bis 26, einen ersten Addierer 27 und einen zweiten Addierer 28. Die Folge der Phasengeneratorwerte erhält der Multiplizierer 17, dem Koeffizienten vom Teil-Koeffizientenspeicher 22 geliefert werden. Den Mul tiplizierern 18 bis 21 werden jeweils Koeffizienten von den Teil-Koeffizientenspeichern 23 bis 26 geliefert. Die Folge der Ausgangswerte des Registers 12 werden dem Mul tiplizierer 18, die Folge der Ausgangswerte des Registers 13 dem Multiplizierer 19, die Folge der Ausgangswerte des Registers 14 dem Multiplizierer 20 und die Folge der Aus gangswerte des Registers 15 dem Multiplizierer 21 gelie fert. Jeder Phasengeneratorwert und jeder Ausgangswert der Register 12 bis 15 werden zeitlich hintereinander je weils mit acht Koeffizienten multipliziert. Hierdurch wird eine Überabtastung um den Faktor 8 realisiert. Zur Steuerung der Reihenfolge der Koeffizientenzuführung zu den jeweiligen Multiplizierern 17 bis 21 enthält noch je der Teil-Koeffizientenspeicher 22 bis 26 einen Steue rungsteil. Folgende Koeffizienten sind in den Teil-Ko effizientenspeichern 22 bis 26 gespeichert:

h1
= 0,00000174392735
h2 = h40	= 0,00000984207507
h3 = h39	= 0,00004735484536
h4 = h38	= 0,00019512354117
h5 = h37	= 0,00069421355724
h6 = h36	= 0,00215498093580
h7 = h35	= 0,00588390228783
h8 = h34	= 0,01424572656741
h9 = h33	= 0,03082029075074
h10 = h32	= 0,06005558046161
h11 = h31	= 0,10630369900764
h12 = h30	= 0,17250149731516
h13 = h29	= 0,25899226901518
h14 = h28	= 0,36286856193896
h15 = h27	= 0,47796533588624
h16 = h26	= 0,59555317796627
h17 = h25	= 0,70576086716994
h18 = h24	= 0,79946004620151
h19 = h23	= 0,86987654832661
h20 = h22	= 0,91314516745915
h21	= 0,92768719469259

In dem Teil-Koeffizientenspeicher 22 sind die Koeffizien ten h1 bis h8, in dem Teil-Koeffizientenspeicher 23 die Koeffizienten h9 bis h16, in dem Teil-Koeffizientenspei cher 24 die Koeffizienten h17 bis h24, in dem Teil-Ko effizientenspeicher 25 die Koeffizienten h25 bis h32 und in dem Teil-Koeffizientenspeicher 26 die Koeffizien ten h33 bis h40 abgelegt.

Im ersten Addierer 27 werden die mit den Koeffizienten des Teil-Koeffizientenspeichers 16 gewichteten Phasenge neratorwerte, die mit den Koeffizienten des Teil-Koeffi zientenspeichers 24 gewichteten Ausgangswerte des Regi sters 13 und die mit den Koeffizienten des Teil-Koeffi zientenspeichers 26 gewichteten Ausgangswerte des Regi sters 15 addiert. Die mit den Koeffizienten des Teil-Ko effizientenspeichers 23 gewichteten Ausgangswerte des Re gisters 12 und die mit den Koeffizienten des Teil-Koeffi zientenspeichers 25 gewichteten Ausgangswerte des Regi sters 14 werden in dem zweiten Addierer 28 addiert. Der von dem ersten Addierer 27 gebildete erste Filterwert und der von dem zweiten Addierer 28 gebildete zweite Filter wert werden einer Schalteranordnung 29 zugeführt, die ei nen ersten Schalter 30 und einen zweiten Schalter 33 ent hält. Der erste Schalter 30 verbindet den Ausgang des er sten Addierers 27 oder den Ausgang des zweiten Addierers 28 mit seinem Ausgang 32. Der zweite Schalter 33 verbin det ebenfalls den Ausgang des ersten Addierers 27 oder den Ausgang des zweiten Addierers 28 mit seinem Ausgang 31. Die beiden Schalter sind dabei gegensätzlich ge schaltet. Wenn der Ausgang 32 des ersten Schalters 30 mit dem Ausgang des ersten Addierers 27 verbunden ist, ist der Ausgang 31 des zweiten Schalters 33 mit dem Ausgang des zweiten Addierers 28 verbunden und umgekehrt.

Es sei noch bemerkt, daß den Multiplizierern 17 bis 21, den Teil-Koeffizientenspeichern 22 bis 26, dem ersten Addierer 27, dem zweiten Addierer 28 und den Schaltern 30 und 33 das Taktsignal T₁ zugeführt wird.

Ein weiteres Ausführungsbeispiel der linearen Filteran ordnung 2 ist in Fig. 3 dargestellt. Dieses enthält eben falls die Kette der Register 12 bis 15, die jeweils das Taktsignal T₁ erhalten. Die Folge der Phasengeneratorwer te und die Folgen der Ausgangswerte der Register 12 bis 15 werden einer ersten Steuerschaltung 34 zugeführt. Die erste Steuerschaltung 34 liefert an einen ersten Koeffi zientenspeicher 35 eine Anzahl von Adressen. Der erste Koeffizientenspeicher 35 liefert in Abhängigkeit von den Adressen Koeffizienten an einen Akkumulator 36, der aus einem Addierer 37 und einem Akkumulator-Register 38 be steht. Des weiteren wird dem Addierer 37 über eine Lei tung 39 noch ein Vorzeichen von der ersten Steuerschal tung 34 zugeführt. Der Ausgang des Addierers 37 ist mit dem Akkumulator-Register 38 verbunden, dessen Ausgang an einen weiteren Eingang des Addierers 37 und an eine Schalteranordnung 40 angeschlossen ist.

In dem ersten Koeffizientenspeicher 35 sind alle vierzig Koeffizienten h1 bis h40 abgespeichert, mit denen der Phasengeneratorwert und die Ausgangswerte der Register 12 bis 15 multipliziert werden. Die Bildung eines ersten Filterwertes wird auf folgende Weise durchgeführt. Nach Einlesen von neuen Werten in die Register 12 bis 15 wird in der ersten Steuerschaltung 34 ein erster Zeiger auf einen Anfangswert gesetzt. Dieser Zeiger liefert eine Zeigeradresse zusammen mit einer Hauptadresse an den er sten Koeffizientenspeicher 35. Die Hauptadresse kenn zeichnet zuerst den Phasengeneratorwert. Der von dem er sten Koeffizientenspeicher 35 zuerst ausgegebene Koeffi zient ist der Koeffizient h1. Dieser Koeffizient h1 wird zusammen mit dem Vorzeichen des Phasengeneratorwertes im Akkumulator-Register 38 abgespeichert. Als nächstes wird nur die Hauptadresse geändert, die den Ausgangswert des Registers 13 kennzeichnet. Der erste Koeffizientenspei cher 35 gibt dann den Koeffizienten h17 und das Vorzei chen des Ausgangswertes des Registers 13 an den Addierer 37, in dem der Speicherinhalt des Akkumulator-Registers 38 mit dem zugeführten Koeffizienten und dem Vorzeichen verknüpft wird. Das Ergebnis wird im Akkumulator-Register 38 gespeichert. Die nächste Hauptadresse kennzeichnet den Ausgangswert des Registers 15. Der erste Koeffizienten speicher 35 führt daher den Koeffizienten h33 dem Akkumu lator zu, der nach erfolgter Addition einen ersten Fil terwert bildet, der der Schalteranordnung 40 zugeführt wird.

Zur Bildung des zweiten Filterwertes wird zuerst die Hauptadresse geändert. Nun kennzeichnet die Hauptadresse den Ausgangswert des Registers 12. Der erste Koeffizien tenspeicher 35 gibt den Koeffizienten h9 ab, der im Akku mulator-Register 38 gespeichert wird. Vorher wurde durch einen Löschbefehl über eine Löschleitung 53 von der er sten Steuerschaltung 34 das Akkumulator-Register 38 auf einen Anfangswert gesetzt. Anschließend wird eine Haupt adresse gebildet, die den Ausgangswert des Registers 14 kennzeichnet. Der erste Koeffizientenspeicher 35 liefert daraufhin den Koeffizienten h25, mit dem der Inhalt des Akkumulator-Registers 38 verknüpft wird. Auch bei der Bildung des zweiten Filterwertes wird jedesmal das Vor zeichen der Ausgangswerte der Register 12 und 14 dem Addierer 37 geliefert. Nach der Bildung des ersten und zweiten Filterwertes wird die Zeigeradresse um eine Ein heit erhöht, so daß nachfolgend für die Bildung des zwei ten Filterwertes die Koeffizienten h2, h18 und h34 dem Akkumulator 36 zugeführt werden können. Dies wird mit dem gleichen Phasengeneratorwert und den gleichen Ausgangs werten der Register 12 bis 15 achtmal durchgeführt.

Der ersten Steuerschaltung 34 und dem Akkumulator-Regi ster 38 wird noch ein Taktsignal T₃ zugeführt, dessen Frequenz um das Vierzigfache höher ist, als die Frequenz des Taktsignales T₁. Die erste Steuerschaltung 34, der erste Koeffizientenspeicher 35 und der Akkumulator 36 sind Bestandteile einer Kombinationsschaltung 51.

Die Schalteranordnung 40 enthält einen Umschalter, der von einem Taktsignal T₁ gesteuert wird. An den beiden Ausgängen der Schalteranordnung 40 sind die reellen und imaginären Ausgangswerte abzunehmen.

Ein drittes Ausführungsbeispiel der linearen Filteranord nung 2 zeigt Fig. 4. Der Phasengeneratorwert und die Aus gangswerte der Register 12 bis 15, die das Taktsignal T₁ erhalten werden einer zweiten Steuerschaltung 41 zuge führt, die die beiden Taktsignale T₁ und T₂ erhält und die ebenso wie ein zweiter Koeffizientenspeicher 43 und ein dritter Koeffizientenspeicher 46 Bestandteil einer Kombinationsschaltung 52 sind. Ein erster Ausgang 42 der zweiten Steuerschaltung 41 ist mit dem zweiten Koeffi zientenspeicher 43 verbunden, dessen Ausgang 44 den er sten Filterwert liefert. Den zweiten Filterwert liefert ein Ausgang 45 des dritten Koeffizientenspeichers 46, dessen Eingang mit einem zweiten Ausgang 47 der zweiten Steuerschaltung 41 verbunden ist. Die Adressen, die von den Ausgängen 42 und 47 der zweiten Steuerschaltung 41 geliefert werden, bestehen aus einer Haupt- und Zeiger adresse. Die Hauptadresse, die zum Ausgang 42 gegeben wird, besteht aus dem Phasengeneratorwert und den Aus gangswerten der Register 13 und 15. Die Hauptadresse, die am Ausgang 47 abgegeben wird, besteht aus den Ausgangs werten der Register 12 und 14. Die Zeigeradressen be stehen aus einer Zahl zwischen 1 und 8 und kennzeichnen das wievielte Mal eine Hauptadresse dem zweiten oder dritten Koeffizientenspeicher 43 oder 46 geliefert worden ist. Im zweiten Koeffizientenspeicher 43 sind alle Ergeb nisse abgespeichert, die der erste Filterwert annehmen kann. Im dritten Koeffizientenspeicher 47 sind alle Er gebnisse abgespeichert, die der zweite Filterwert anneh men kann.

Mit dem Ausgang 44 des zweiten Koeffizientenspeichers 43 und mit dem Ausgang 45 des dritten Koeffizientenspei cher 46 ist noch eine Schalteranordnung 48 verbunden, die einen ersten Umschalter 49 und einen zweiten Umschalter 50 enthält. Der Ausgang 44 ist mit jeweils einem ersten Eingang der Umschalter 49 und 50 und der Ausgang 45 mit jeweils einem zweiten Eingang der Umschalter 49 und 50 verbunden. Am Ausgang des Umschalters 49 liegt der reelle Ausgangswert und am Ausgang des Umschalters 50 der imagi näre Ausgangswert an. Wenn der Umschalter eine Verbindung seines Ausganges mit dem Ausgang 44 des zweiten Koeffi zientenspeichers 43 herstellt, ist der Ausgang des Um schalters 50 mit dem Ausgang 45 des dritten Koeffizien tenspeichers 46 verbunden. Beide Umschalter 49 und 50 wechseln gleichzeitig ihre Stellung. Das Taktsignal T₂ wird den beiden Umschaltern 49 und 50 noch zugeführt.

Claims

1. Digitale Schaltungsanordnung zur näherungsweisen Re alisierung einer GMSK (Gaussian Mininum Shift Keying)-Mo dulation, bei der aus einer Folge von binären Eingangs werten mit einer linearen Filteranordnung (2) eine Folge von imaginären und eine Folge von reellen Ausgangswerten erzeugt wird, dadurch gekennzeichnet, daß ein Phasengenerator (1) in Abhängigkeit zweier auf einanderfolgender binärer Eingangswerte die reellen Zah len 1 oder -1 oder die imaginären Zahlen j oder -j als binär codierte Phasengeneratorwerte ausgibt, daß in dem Phasengenerator bei Gleichheit von zwei aufeinanderfol genden Eingangswerten die Zahlen in positiver Reihenfolge von 1 auf j oder von j auf -1 oder von -1 auf -j oder von -j auf 1 und bei Ungleichheit von zwei aufeinanderfolgen den Eingangswerten in umgekehrter negativer Reihenfolge verändert werden und daß die lineare Filteranordnung (2) die Phasengeneratorwerte erhält, welche die reellen und imaginären Ausgangswerte erzeugt.

2. Digitale Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Phasengenerator (1) der linearen Filteranord nung (2) als Phasengeneratorwert nur das Vorzeichenbit liefert.

3. Digitale Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die als nichtrekursives Filter ausgebildete lineare Filteranordnung (2) eine Kette von Registern (12 bis 15) enthält, welche die von dem Phasengenerator (1) geliefer ten Phasengeneratorwerte durchlaufen, daß eine im Filter enthaltene Kombinationsschaltung (16, 51, 52) den von dem Phasengenerator gelieferten Phasengeneratorwert und die Ausgangswerte der Register zur Erzeugung von jeweils zwei Filterwerten erhält, daß ein erster Filterwert durch eine erste Wichtung des Phasengeneratorwertes und der Aus gangswerte der Register, die einen die Kette durchlaufen den Wert nach Durchlaufen von jeweils (2n+1)-Registern, wobei n eine natürliche Zahl ist, erhalten und durch Summierung der ersten gewichteten Werte und ein zweiter Filterwert durch eine zweite Wichtung der anderen Aus gangswerte und durch Summierung der zweiten gewichteten Werte gebildet ist und daß die beiden Filterwerte einer im Filter enthaltenen Schalteranordnung (29, 40, 48) zu geführt werden, die nach jeder Filterwertbildung abwech selnd die Filterwerte als reelle oder imaginäre Ausgangs werte ausgibt.

4. Digitale Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Kombinationsschaltung (16) jeweils dem Eingang des ersten Registers (12) der Kette der Register und je dem Ausgang der Register (12 bis 15) zugeordnete Multi plizierer (17 bis 21), welche den Phasengeneratorwert und die Ausgangswerte der Register mit Koeffizienten multi plizieren, einen ersten Addierer (27) zur Bildung des er sten Filterwertes durch Summierung der ersten gewichteten Werte und einen zweiten Addierer (28) zur Bildung des zweiten Filterwertes durch Summierung der zweiten gewich teten Werte enthält.

5. Digitale Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Multiplizierer jeweils während eines Taktinter valles der Register (12 bis 15) mehrmals den Phasengene ratorwert und die Ausgangswerte der Register mit unter schiedlichen Koeffizienten multiplizieren zur Bildung von überabgetasteten ersten und zweiten Filterwerten.

6. Digitale Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Kombinationsschaltung (51) eine erste Steuer schaltung (34), einen ersten Koeffizientenspeicher (35) und einen Akkumulator (36) enthält, daß die erste Steuer schaltung zeitlich hintereinander den Phasengeneratorwert und die Ausgangswerte der Register (12 bis 15) als Adressen dem ersten Koeffizientenspeicher zur Abgabe von Koeffizienten dem Akkumulator zuführt und daß dem Akkumu lator zur Bildung des ersten und zweiten Filterwertes nacheinander Koeffizienten und das entsprechende von der ersten Steuerschaltung zugeführte Vorzeichenbit geliefert wird.

7. Digitale Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Steuerschaltung (34) während eines Taktin tervalls der Register (12 bis 15) mehrmals zeitlich hin tereinander außer dem Phasengeneratorwert und den Aus gangswerten der Register auch eine Zeigeradresse dem er sten Koeffizientenspeicher (35) zuführt, daß die Zeiger adresse angibt, wie oft während des Taktintervalls je weils der Phasengeneratorwert und die Ausgangswerte des Registers als Adresseverwendet worden sind, und daß der Akkumulator (36) aus den Koeffizienten überabgetastete erste und zweite Filterwerte bildet.

8. Digitale Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Kombinationsschaltung (52) eine zweite Steuer schaltung (41) und einen zweiten und dritten Koeffizien tenspeicher (43, 46) enthält, daß die zweite Steuerschal tung den Phasengeneratorwert und die Ausgangswerte der Register (13, 15), die zur Bildung des ersten Filterwer tes dienen, als Adressen dem zweiten Koeffizientenspei cher liefert, der den ersten Filterwert ausgibt, und daß die zweite Steuerschaltung die Ausgangswerte der Register (12, 14), die zur Bildung des zweiten Filterwertes die nen, als Adresse dem dritten Koeffizientenspeicher lie fert, der den zweiten Filterwert ausgibt.

9. Digitale Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Steuerschaltung (41) während eines Taktin tervalles der Register (12 bis 15) mehrmals zeitlich hin tereinander dem zweiten Koeffizientenspeicher (43) außer dem Phasengeneratorwert und Ausgangswerten von Registern auch eine Zeigeradresse und dem dritten Koeffizienten speicher (46) außer Ausgangswerten von Registern auch die Zeigeradresse zuführt, daß die Zeigeradresse angibt, wie oft während des Zeitintervalles jeweils der Phasengenera torwert und die Ausgangswerte der Register als Adresse verwendet worden sind, und daß der zweite und dritte Ko effizientenspeicher überabgetastete erste und zweite Fil terwerte ausgeben.

10. Digitale Schaltungsanordnung nach einem der An sprüche 3 bis 9, dadurch gekennzeichnet, daß die lineare Filteranordnung (2) eine Kette von vier Registern (12 bis 15) enthält.

11. Digitale Schaltungsanordnung nach einem der vorher gehenden Ansprüche, dadurch gekennzeichnet, daß in dem Phasengenerator (1) ein EXKLUSIV-ODER- Gatter (3) die Eingangswerte und Werte von einem Ein gangs-Register (4) erhält, welchem die Eingangswerte zu geführt werden und das Ausgangssignal des EXKLUSIV-ODER- Gatters ein Zählrichtungseingang eines Zählers (5) er hält, dessen Zählerausgang die Phasengeneratorwerte ab gibt.