DE4017447A1 - Verfahren und anordnung zur umsetzung von codewoertern mit unterschiedlicher breite in datenwoerter gleicher breite - Google Patents

Description

Die Erfindung betrifft eine Anordnung zum Umsetzen von Code­ wörtern nach Oberbegriff des Patentanspruchs 1.

Eine Codierung mit variabler Wortlänge ist eine effektive Methode zur Datenreduktion. Sie kann überall dort angewendet werden, wo Codewörter mit unterschiedlicher Wahrscheinlich­ keit auftreten. Ein entsprechender Code wird als Optimalcode bezeichnet. Eine entsprechende Codierung wird auch bei der Übertragung von Videosignalen angewendet. Diese können vorher bereits einem Datenreduktionsverfahren, beispielsweise dem DPCM-Verfahren, unterzogen worden sein. Die Codewörter unter­ schiedlicher Breite werden zunächst zu Datenwörter gleicher Breite zusammengefaßt, die dann zwischengespeichert und an­ schließend parallel oder seriell ausgesendet werden.

Für die Umsetzung in Datenwörter gleicher Breite ist eine Anordnung bekannt, bei der die Codewörter mit Hilfe von Schieberegistern aneinandergereiht werden. Bei höheren Ver­ arbeitungsgeschwindigkeiten erfolgt die Umsetzung mittels Shifteinrichtungen, wie aus der deutschen Offenlegungsschrift 37 36 898 bekannt ist. Bei dieser Anordnung werden jedoch kom­ plizierte Shifteinrichtungen und ein geeignetes Rechenwerk zur Berechnung der jeweiligen Shiftlänge benötigt.

Aufgabe der Erfindung ist es, ein mit geringem Schaltungsauf­ wand realisierbares Verfahren zum Umsetzen von Codewörtern un­ terschiedlicher Breite in Datenwörter gleicher Breite bei hohen Datenraten anzugeben. Außerdem ist eine zur Durchführung des Verfahrens geeignete Anordnung anzugeben.

Diese Aufgaben werden durch die in den unabhängigen Ansprüchen angegebenen Merkmale gelöst.

Vorteilhafte Ausbildungen der Erfindung sind in den Unteran­ sprüchen angegeben.

Besonders vorteilhaft ist es, daß die Umsetzung in mehreren Stufen durchgeführt wird. Der Rechenaufwand und damit der Schaltungsaufwand wird besonders gering, wenn die Breite des Datenwortes gleich 2ⁿ (n = 2, 3, 4, 5,...) ist. Hierdurch muß nur stets eine geringe konstante Anzahl von Bits mit den fol­ genden Codewort aneinander gereiht werden. Hierdurch sind nur einfache Multiplex- bzw. Shiftanordnungen notwendig und die Steuerung kann entsprechend einfach ausgeführt werden. Außer von der verwendeten Schaltungstechnik und von der Struktur von zur Realisierung verwendeten Logic-Arrays ist der Schaltungs­ aufwand in Vergleich mit anderen Lösungsvorschlägen vor allem von dem Umfang der Code- und Datenwörter abhängig. Der besonde­ re Vorzug der erfindungsgemäßen Schaltungsanordnung liegt aber in der Eignung für hohe Datenraten. Für die Verarbeitung und Steuerung ist nur der Worttakt erforderlich. Die Rechenopera­ tionen beschränken sich auf die Addition einer einzigen Binär­ stelle zu einer die Wortbreite angebenden Zahl. Entsprechend einfach fallen auch die Umsetzerstufen mit den zugehörigen Steuerteilen aus.

Die Erfindung wird anhand eines Ausführungsbeispiels näher erläutert. Die hierzu verwendeten Figuren zeigen:

Fig. 1 das Prinzipschaltbild einer Anordnung zur Um­ setzung von Codewörtern in Datenwörter,

Fig. 2 eine Multiplexeinrichtung der ersten Umsetzer­ stufe,

Fig. 3 eine Umsetzereinrichtung für die zweite Umsetzer­ stufe,

Fig. 4 ein Prinzipschaltbild für den zugehörigen Steuer­ teil und

Fig. 5 eine weitere Ausführung des Steuerteils.

Die in Fig. 1 dargestellte Anordnung zur Umsetzung enthält drei Umsetzerstufen US1 bis US3, die in Kette geschaltet sind. Die erste Umsetzerstufe US1 ist an eine Codierschaltung CS angeschlossen, die aus einem Codierer COV mit einem nachge­ schalteten Datenregister RD und einem Wortbreitenregister RB besteht.

Alle Umsetzerstufen sind im Prinzip gleich aufgebaut. Die erste Umsetzerstufe enthält eine erste Multiplexeinrichtung ME1, deren Eingänge an die Ausgänge des Datenregisters RD angeschal­ tet sind. Die Eingänge eines ersten Multiplexers MX1 (8/1) sind ebenfalls an das Datenregister angeschaltet. Der Ausgang des ersten Multiplexers ist über eine erste Speichereinrichtung FF1 an einen weiteren Eingang der Multiplexeinrichtung ME2 geführt. Die Ausgänge der Multiplexeinrichtung sind mit einem ersten Datenregister R1 verbunden. Die erste Umsetzerstufe enthält einen ersten Steuerteil ST1, dessen Eingänge an das Wortbreiten­ register RB der Codiererschaltung CS angeschaltet sind. Der erste Multiplexer MX1 wird direkt von der Wortbreite WB1 ge­ steuert, während die erste Multiplexeinrichtung ME1 über den ersten Steuerteil ST1 umgeschaltet wird, der auch festlegt ob eine Einspeicherung eines Datenzwischenwortes TW1 in das erste Datenregister R1 erfolgt. Außerdem wird über weitere Ausgänge des Steuerteils die Wortbreite WB2 des jeweiligen im Daten­ register gespeicherten Datenzwischenwortes an den Steuerteil ST2 der nächsten Umsetzerstufe US2 gemeldet. Die dritte Um­ setzerstufe US3 ist gleich aufgebaut. Die Anordnung ist für Codewörter der Breite 1 bis 8 Bits und Datenwörter der Breite 8 Bits ausgeführt.

Die Umsetzung soll in möglichst wenigen Umsetzerstufen erfol­ gen. In diesem Ausführungsbeispiel bietet sich somit jeweils eine Verdoppelung der Codewörter minimaler Länge bzw. von Daten­ zwischenwörtern der minimalen Länge an, die am Ausgang der Umsetzerstufen abgegeben werden. Im Ausführungsbeispiel erfolgt eine Umsetzung von Codewörtern in Datenzwischenwörter mit der minimalen Wortbreite von zwei oder einem ganzzahligen Viel­ fachen hiervon. Werden von dar Codierschaltung mehrere auf­ einanderfolgende Codewörter mit der Breite von jeweils einem Bit abgegeben, dann wird mit jedem zweiten Systemtakt (ST) kein Datenzwischenwort ausgegeben. Entsprechend beträgt die Daten­ zwischenwortbreite WB3 am Datenzwischenwortausgang DA2 der zweiten Umsetzerstufe US2 null, vier oder acht. Am Datenausgang DA der dritten Umsetzerstufe US3 werden entweder Datenwörter mit der Breite von 8 Bits abgegeben oder keine Datenwörter ab­ gegeben. Häufig wird ein Taktsignal zusammen mit den Daten ausgegeben und bei einem fehlenden Datenwort wird der entspre­ chende Taktimpuls unterdrückt.

Bevor - abhängig von der Breite der Code- und Datenwörter - auf verschiedene Umsetzungsmöglichkeiten eingegangen wird, soll die Funktion der Anordnung näher erläutert werden.

Die am Codierereingang EC liegenden digitalen Werte werden als Codewörter CW am Ausgang der Codiererschaltung CS parallel ab­ gegeben. Das höchstwertige (erste) Bit eines Codewortes wird dabei stets über dieselbe Ausgangsleitung ausgeben (links­ bündig). Die dazugehörige Wortbreite WB1 liegt gleichzeitig und ebenfalls in paralleler Form an weiteren Ausgängen der Codierer­ schaltung an. Je nach Art der zu verarbeitenden Signale und der Codierung wird mit jedem Systemtakt ST (Worttakt) ein neues Codewort ausgegeben oder es treten auch Lücken in der Ausgabe auf, beispielsweise bei einer Kombination mit einer Lauflän­ gencodierung oder bei der Codierung von Fernsehsignalen. Diese Lücken können durch Unterdrücken von Impulsen gekennzeichnet werden, die gleichzeitig mit den Codewörtern ausgegeben werden oder beispielsweise durch Angabe der Wortbreite WB1=0. Die letzte Möglichkeit soll hier angewendet werden.

Es wird davon ausgegangen, daß vor der Abgabe des ersten Code­ wortes alle Datenregister R1 bis R3 der Umsetzerstufen leer sind. Beträgt die Breite des ersten Codewortes 2, 4, 6 oder 8 Bits, so wird dies Codewort über die erste Multiplexeinrichtung ME1 in das erste Register R1 eingespeichert und mit dem nächs­ ten Systemtakt in die folgende Umsetzerstufe übernommen. Ein erstes Codewort mit 8 Bits Länge wird mit jedem Systemtakt der nächsten Umsetzerstufe übergeben bis es zum Datenausgang DA gelangt. Das erste Bit des Codewortes wird dabei stets in die­ selbe Speicherzelle - hier beispielsweise die oberste - ein­ gespeichert, wobei sich die folgenden Bits anschließen. Ist die Anzahl der Bits des ersten Codewortes dagegen ungerade, so wird hiervon ein Datenzwischenwort abgetrennt und das restliche (niederwertigste bzw. letzte) Bit in die erste Speicherein­ richtung FF1 eingespeichert. Dieses Bit wird über den ersten Multiplexer MX1 ausgewählt, dessen Steuerung durch die Wort­ breite WB1 erfolgt.

Ist die Wortbreite kleiner als 2 Bits, so erfolgt keine Ein­ speicherung in das erste Register R1; es wird lediglich das niederwertigste (einzige) Bit als restliches Bit in die erste Speichereinrichtung FF1 eingespeichert. Von dem ersten Steuer­ teil ST1 wird die Wortbreite des am Datenzwischenwort-Ausgang DA1 anliegenden Datenzwischenwortes TW1 zur Steuerung der zweiten Umsetzerstufe US2 an deren Steuerteil ST2 und dem zwei­ ten Multiplexer MX2 abgegeben, zunächst hier also eine "Wort­ breite" von null. Dies bedeutet, daß kein Datenzwischenwort übergeben wird.

Im ersten Steuerteil wird gespeichert, ob eine relevante Ein­ speicherung eines restlichen (niederwertigsten) Bits in der ersten Speichereinrichtung FF1 erfolgte. War dies der Fall, so muß dieses Bit dem folgenden Codewort vorangestellt werden, d. h. in die oberste Stelle des ersten Datenregisters R1 einge­ speichert werden und das folgende aktuelle Codewort muß mit Hilfe der Multiplexeinrichtung angefügt werden.

In Fig. 2 ist ein Ausführungsbeispiel der ersten Multiplexein­ richtung ME1 dargestellt. Sie besteht aus 8 Multiplexern mit jeweils 2 Eingängen. An den Ausgang MA1 des ersten 2/1-Multi­ plexers kann durch ein Select-Signal SE wahlweise das nieder­ wertigste in der ersten Speichereinrichtung FF1 zwischengespei­ cherte Bit LB des vorangegangenen Codewortes oder das erste Bit des aktuellen Codewortes durchgeschaltet werden. An den zweiten Multiplexerausgang MA2 kann folglich das erste Bit oder das zweite Bit des aktuellen Codewortes durchgeschaltet werden usw. bis an den achten Multiplexerausgang MA8 entweder das siebte oder das achte Bit des aktuellen Codewortes durchschaltbar ist. Der besseren Übersichtlichkeit wurde der Multiplexer mit Hilfe von Schaltern dargestellt. Eine Realisierung mit Logikschaltun­ gen ist entsprechend einfach. In die erste Speichereinrichtung FF1 kann die Einspeicherung des niederwertigsten Bits aus Grün­ den einer einfachen Schaltungsausführung immer erfolgen. Ledig­ lich im Steuerteil ST1 muß gespeichert werden, ob es sich hier­ bei um ein restliches (ungeradzahliges niederwertigstes) Bit eines Codewortes oder einer aus Codewörtern zusammengesetzten Bitfolge handelt. Ebenso wird das niederwertigste Bit eines Codewortes meistens auch in das erste Datenregister R1 über­ nommen. Weist das erste Codewort beispielsweise 5 Bits auf, so wird dies fünfte Bit also in die erste Speichereinrichtung FF1 und auch in das Datenregister R1 eingespeichert. Eine Abtren­ nung eines Datenzwischenwortes TW1 mit vier Bits Länge von der fünf Bits umfassenden Bitfolge erfolgt, indem als relevante Wortbreite WB2 lediglich "vier" von der ersten Steuerung ST1 abgegeben wird. Das niederwertigste ungeradzahlige Bit der Bitfolge im ersten Datenregister R1 wird folglich immer als null betrachtet und muß daher auch nicht an den zweiten Steuer­ teil ST2 weitergegeben werden. Ein zwischengespeichertes rele­ vantes Bit wird aber stets mit dem nächsten Codewort zusammen­ gefügt, wodurch sich zunächst die in Tabelle 1, unten darge­ stellten Bitfolgen ergeben. Wird an ein relevantes zwischenge­ speichertes Bit ein Codewort mit maximaler Länge angefügt, so wird das letzte Bit automatisch nicht mehr in das Datenregister R1 eingespeichert. In der folgenden Tabelle wird dies anhand der Codewörter A bis D näher erläutert, deren Bits nummeriert sind.

Tabelle 1

Am Ausgang DA1 des ersten Datenregisters R1 werden folglich nur Datenzwischenwörter der relevanten Länge 2, 4, 6 oder 8 abge­ geben.

Das Prinzip des ersten Steuerteils ST1 ist in Fig. 4 näher dargestellt. Die Wortbreite WB1 von null bis acht läßt sich mit vier Bits darstellen. Das niederwertigste Bit W1 ist über einen Modulo-2-Addierer (Exklusiv-ODER-Gatter) an den Dateneingang D einer ersten Kippstufe KS1 geführt, deren Q-Ausgang auf den zweiten Eingang des Modulo-2-Addierers rückgekoppelt ist. Der Q-Ausgang der Kippstufe ist mit einer ersten Additionsein­ richtung AV1 verbunden, deren Eingängen auch die Wortbreite mit den Bits W1 bis W4 zugeführt ist. Bis auf das niederwer­ tigste Bit wird das Ergebnis der Addition in einem nachge­ schalteten Speicherregister RA1 mit dem Systemtakt ST über­ nommen. Außerdem ist ein Vergleichsausgang VA1 vorgesehen, der ab zwei ein Takt-Enable-Signal TE abgibt, durch das die Ein­ speicherung in das erste Datenregister R1 gesteuert wird.

Durch den Schaltungsteil des Modulo-2-Addierers und der ersten Kippstufe wird ermittelt, ob ein relevantes "restliches" Bit in der ersten Speichereinrichtung FF1 gespeichert ist. Wies das erste Codewort eine ungeradzahlige Anzahl von Bits auf, so wird der Q-Ausgang bzw. Select-Ausgang SA auf die logische "1" ge­ stellt. Die Multiplexeinrichtung ME1 wird dann (durch das Se­ lectsignal SE) so geschaltet, daß das zwischengespeicherte Bit an die erste Stelle des ersten Datenregisters übernommen wird. Weist das zweite Codewort eine geradzahlige Anzahl von Bits auf, so ändert sich am Zustand der Kippstufe KS1 nichts. Erst wenn ein folgendes Codewort (D1 bis D3) ungeradzahlig ist, wird die Kippstufe zurückgestellt und das folgende Codewort (E1, E2) wird - wieder angefangen bei der obersten Speicherzelle des ersten Datenregisters R1 - übernommen.

Ein weiteres Ausführungsbeispiel des ersten Steuerteils ist in Fig. 5 dargestellt. Der Additionseinrichtung AV1 ist ein Steu­ erregister RA1 mit vier Kippstufen nachgeschaltet. Das nieder­ wertigste Bit ist vom Ausgang der Kippstufe KS1 auf einen Ein­ gang der Additionseinrichtung AV1 rückgekoppelt, dessen weite­ ren Eingang die vier Bits W1 bis W4 der Wortbreitenangabe WB1 zugeführt sind. Der Modulo-2-Addierer kann hierdurch entfallen, da dessen Funktion auch in der binären Addition enthalten ist.

In derselben Weise wie im ersten Steuerteil ST1 das ungerad­ zahlige, niederwertigste Bit gespeichert werden muß, müssen in der nächsten Umsetzerstufe US2 die letzten ungeradzahlige Bit­ paare, die bei der Bildung der neuen - höherwertigen - Daten­ zwischenwörter TW2 mit 4 oder 8 Bits Wortbreite WD3 entstehen, oder Datenzwischenwörter (TW1) mit nur einem Bitpaar in der zweiten Speichereinrichtung FF2 zwischengespeichert werden, da nur Datenzwischen wörter TW2 der Länge 4 oder 8 Bits ausgegeben werden sollen. Die zwischengespeicherten relevanten Bitpaare werden hier entsprechend als restliche Bitpaare bezeichnet. Der zweite Steuerteil ST2 kann identisch aufgebaut werden, nur müssen jeweils zwei Bits anstelle eines einzigen Bit in der zweiten Speichereinrichtung FF2 zwischengespeichert werden. Über den zweiten Multiplexer MX2 werden also die niederwertigsten Bitpaare zur zweiten Speichereinrichtung FF2 durchgeschaltet. Der Multiplexer MX2 besteht aus zwei 4/1-Multiplexern, von denen der erste Multiplexer das 1, 3, 5 oder 7 Bit durchschal­ tet und der zweite gleichzeitig das 2, 4, 6 oder 8 Bit des Da­ tenzwischenwortes TW1 durchschaltet. Die Multiplexeinrichtung ME2 ist einer "Schrittbreite" von 2 Bits entsprechend aufge­ baut. Nach Fig. 3 wird am ersten Ausgang MA11 der Multiplex­ einrichtung ME2 entweder das vorletzte Bit VLB aus der zweiten Speichareinrichtung FF2 abgegeben oder das erste Bit aus dem ersten Datenregister R1. Am zweiten Ausgang MA12 wird das letzte Bit LB aus der zweiten Speichereinrichtung FF3 abgegeben oder das zweite Bit aus dem ersten Register R1. Am dritten Aus­ gang MA13 wird entsprechend das erste oder das dritte Bit aus dem ersten Register ausgegeben usw. Die Wortbreite WB3 des zwei­ ten Datenzwischenwortes TW2 am Ausgang des zweiten Registers wird entsprechend auf vier oder acht Bits ergänzt bzw. be­ schränkt.

In der dritten Umsetzerstufe US3 werden Datenzwischenwörter TW2 mit vier Bits Länge zu Datenwörtern mit acht Bits Länge durch das folgende Datenzwischenwort ergänzt. Entsprechend müssen die ersten vier oder die zweiten vier Bits eines Daten­ zwischenwortes TW2 als restliche Bitquartetts aus dem zweiten Datenregister R2 über einen dritten Multiplexer MX3 der aus vier Multiplexern mit je zwei Eingängen besteht, in die dritte vier Bits umfassende Speichereinrichtung FF3 eingeschrieben werden. Die dritte Multiplexereinrichtung ME3 weist eine ent­ sprechende Schrittweite von vier Bits auf. Der Steuerteil ST3 ist wiederum ganz oder weitgehend identisch. Da jedoch nur Da­ tenwörter mit der Wortbreite von acht Bits oder Kriterien "kein Datenwort" abgegeben werden, reicht ein Bit (W4) zur Signali­ sierung der Wortbreite WB4 aus. Ebenso kann - wie bereits er­ wähnt - ein Taktsignal TS mit teilweise unterdrückten Takt­ impulsen (Stottertakt) abgegeben werden. Selbstverständlich müssen das oder die niederwertigsten Bits W1, W2 der jeweiligen Wortbreite WB1, WB2 von den Steuerteilen ST1 und ST2 nicht an die weiteren Steuerteile weitergegeben werden.

Um auch das letzte Codewort einer Sendung oder eines Sende­ teils als Datenwort ausgeben zu können, kann beispielsweise von der Codierschaltung nach der eigentlichen Information minde­ stens eine Nullkombination mit maximaler Wortbreite ausgegeben werden oder es werden die in den Speichereinrichtungen noch vorhandenen Bits, bei der ersten Umsetzerstufe angefangen, mit denen der nächsten Umsetzerstufe zusammengefaßt und zum Da­ tenausgang durchgeschoben.

Die Anordnung kann entsprechend der minimalen Wortbreite der Codewörter und der Breite der Datenwörter variiert werden. Besonders effektiv und einfach zu realisieren sind aber Um­ setzerstufen nach dem Ausführungsbeispiel. Jede Stufe bringt eine Halbierung der Anzahl unterschiedlicher Wortbreiten und eine Verdoppelung der minimalen Wortbreite, wenn die Teilwort­ längen 2ⁿ; n = 1, 2, 3, 4,... sind. Hierbei ist auch nur je­ weils ein "Rest" mit konstanter Bitlänge von 1, 2, 4, 8, ... in der jeweiligen Speichereinrichtung FF zwischenzuspeichern, der bei einer Teilung der Wortbreite der Datenzwischenwörter bzw. des Datenwortes durch 2, 4, 8, .. übrig bleibt. Deshalb sollte die Anordnung nach Fig. 1 auch dann Verwendung finden, wenn die Breite der Codewörter z. B. nur zwischen 2 und 6 Bits schwankt und die Datenwortbreite ebenfalls 8 Bits beträgt, wobei das erste Datenregister verkleinert werden kann. Allge­ mein ausgedrückt: Auch eine für die geforderte Umsetzung über­ dimensionierte Lösung kann aufwandsmäßig am günstigsten sein.

Ist die Breite des Datenwortes auch 6 und die Codewortbreite zwischen 1 und 6, so ist zunächst ebenfalls eine Umsetzung in geradzahlige Datenzwischenwörter 2, 4, 6 zweckmäßig, dann in 4 und 6 und schließlich in 6 erforderlich, wobei aber in der letzten Stufe 2 oder 4 Bits zwischengespeichert werden müssen, wodurch kompliziertere Multiplexeinrichtungen erforderlich sind.

Die Anordnung kann als integrierte Bausteine oder durch Logic-Array realisiert werden.

Claims (5)

1. Verfahren zur Umsetzung von Codewörtern (CW) mit variab­ ler Breite in Datenwörter (DW) gleicher Breite, dadurch gekennzeichnet,
daß die Umsetzung in mehreren Schritten erfolgt,
daß durch den ersten Umsetzungsschritt die Codewörter (CW) in Datenzwischenwörter (TW1) mit einer geradzahligen Anzahl von Bits (2, 4, 6, 8) umgesetzt werden, indem ein Codewort (CW = G1, G2) mit einer geradzahligen Anzahl von Bits als Datenzwischenwort (TW1) übernommen wird
oder von einem Codewort (CW = E1, E2, E3) mit einer ungeradzah­ ligen Anzahl von Bits ein Datenzwischenwort (TW1) abgetrennt und das letzte Bit (E3) zwischengespeichert wird
oder an ein zwischengespeichertes Bit (B4) das folgende Code­ wort (CW = C1, C2, C3, C4) angefügt wird
oder an ein zwischengespeichertes Codewort mit minimaler Länge (A1) das folgende Codewort (B1, B2, B3, B4) angefügt wird,
wobei bei einer sich ergebenden Bitfolge mit einer geradzahli­ gen Anzahl von Bits die Bitfolge als DZW (TW1) übernommen wird und bei einer ungeradzahligen Anzahl von Bits wiederum ein DZW (TW1) abgetrennt und das letzte Bit zwischengespeichert wird,
daß durch den nächsten Umsetzerschritt in entsprechender Weise die Datenzwischenwörter (DW1) als höherwertigere Datenzwischen­ wörter (TW2), die eine größere minimale Wortbreite (WB3) und eine geringere Anzahl unterschiedlicher Wortbreiten aufweisen, übernommen oder zu diesen zusammengefaßt werden, wobei restli­ che Bitpaare zwischengespeichert werden,
und daß weitere Umsetzungsschritte folgen, bis Datenwörter (DW) gleicher Breite vorliegen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei jeder weiteren Umsetzung die minimale Breite der Daten­ zwischenwörter (TW1, TW2) verdoppelt wird.

3. Anordnung zur Umsetzung von Codewörtern (CW) unterschied­ licher Breite in Datenwörter (DW) gleicher Breite mit einer Codiererstufe (CS) an deren Ausgängen die Codewörter (CW) und die Codewortlängen paralleler Form abgegeben werden, mit Re­ gistern zum Speichern von Datenzwischenwörtern und mit einer Steuerung,
dadurch gekennzeichnet,
daß mehrere in Ketten geschaltete Umsetzerstufen (US1, US2, US3) vorgesehen sind, von denen die erste (US1) an die Ausgänge der Codiererschaltung (CS) angeschaltet ist,
daß die erste Umsetzerschaltung (US1) eine erste Multiplex­ einrichtung (ME1) enthält, der jeweils ein Codewort (CW) vom Ausgang der Codiererschaltung zugeführt wird, daß ein erster Multiplexer (MX1) mit einer nachgeschalteten Speichereinrich­ tung (FF1) an denselben Ausgang der Codiererschaltung angeschal­ tet ist, daß die Speichereinrichtung mit weiteren Eingängen der Multiplexeinrichtung (ME1) verbunden ist,
daß der erste Multiplexer (MX1) von der Wortlänge (WL1) der Codewörter gesteuert wird,
daß ein erster Steuerteil (ST1) vorgesehen ist, der aufgrund der aktuellen Wortbreite (WB1) und einer vorhergegangenen re­ levanten Einspeicherung des letzten Bits oder der letzten Bits des vorangegangenen Codewortes (CW) die erste Multiplexein­ richtung (ME1) und die Einspeicherung eines Datenzwischenwortes (TW1) in ein erstes an dem Ausgang der Multiplexeinrichtung (ME1) angeschalteten Registers (R1) steuert,
daß die weiteren Umsetzerstufen (US2, US3) der ersten Umsetzer­ stufe (US1) entsprechend aufgebaut sind
und daß ihren Eingängen jeweils die Datenzwischenwörter (TW1, TW2) der vorgeschalteten Umsetzerstufe (US1, US2) sowie die Wortbreitenangaben (WB2, WB3) von deren Steuerteile (ST1, ST2) zugeführt werden.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß in jedem Steuerteil (ST1, . . .) eine Addiereinrichtung (AV1, AV2) vorgesehen ist, der die Codewortbreite (WB1, . . .) beziehungsweise die Datenzwischenwortbreite (WB2, WB3) von der vorhergehenden Codierschaltung (CS) bzw. Umsetzerstufe (US1, . . .) zugeführt wird,
daß der Ausgang der Addiereinrichtung (AV1, . . .) mit einem Speicherregister (RA1, . . .) verbunden ist,
daß ein Vergleichsausgang (VA1, . . .) der Addiereinrichtung (AV1, . . .) zur Steuerung der Einspeicherung in das zugehö­ rige Datenregister (R1, . . .) vorgesehen ist,
und daß ein Speicherglied (KS1, . . .) zur Registrierung einer relevanten Einspeicherung in die Speichereinrichtung (FF1, . . .) vorgesehen ist, dessen Ausgang die Multiplexeinrichtung (ME1, . . .) steuert.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgänge der Addiervorrichtung (AV1, . . .) mit einem Speicherregister (RA1, . . .) verbunden sind und daß das niederwertigste Bit vom Ausgang des Speicherre­ gisters (RA1, . . .) auf einen Eingang dar Addiervorrichtung (AV1, . . .) rückgekoppelt ist.